專利名稱：核心電源電壓的供應(yīng)方法、存儲器陣列電路及集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于核心(正)電源電壓(core positive voltage supply ;CVDD)供 應(yīng)電路與方法，用以提供核心電源電壓CVDD至靜態(tài)隨機(jī)存取存儲器(SRAM)陣列(也稱 為SRAM陣列電路)中。SRAM陣列時常被嵌入在目前具有外掛式邏輯電路、巨集單元(例 如處理器與數(shù)字信號處理器(DSP))、模擬前端或是其他電路的集成電路中。硅晶自動編 輯器(silicon compilers)或是類似自動化設(shè)計工具通常被用來設(shè)計(specify) SRAM陣 列。隨著半導(dǎo)體工藝技術(shù)的發(fā)展，電路編譯工具越來越被廣泛使用，理論上使用此電路編 譯工具生產(chǎn)的SRAM設(shè)計，都不需要重新設(shè)計而能夠在不同的工藝中被重復(fù)使用和縮放 (scalable)以便增強(qiáng)效能。傳統(tǒng)SRAM陣列和嵌入式SRAM陣列的核心電源電壓都需要一固 定電壓，而這個參數(shù)也必然地限制電源電壓VDD中可允許的壓降，因而在電源電壓VDD最小 值(即最小電源電壓VDDjiiin)上會設(shè)有一固定的限制。本發(fā)明提供一種改良式電路及方 法，用以有效地提供一個可重復(fù)使用和可縮放(scalable)的高效節(jié)能SRAM陣列，并能在提 供足夠的靜態(tài)噪聲容限(SNM)給SRAM存儲單元的同時，進(jìn)一步降低最小電源電壓VDDjiiin。
背景技術(shù)：
在集成電路中，功率消耗和電源管理是一個越來越重要的問題。隨著越來越多的 電子裝置(例如便攜式裝置)被制造成由電池供電，因此減少功率消耗已經(jīng)成為一個迫在 眉睫的重要問題。 集成電路中也是需要存儲裝置(storage)的。許多集成電路都需要半永久存儲裝 置來存儲各種數(shù)據(jù)，也越來越多集成電路使用內(nèi)建(on-board)存儲裝置。SRAM或是SRAM 陣列時常被嵌入在其他邏輯電路、處理器、手機(jī)電路或其他功能部件中，以便提供高度整合 的單芯片解決方案，有時也稱為系統(tǒng)單芯片或是S0ICs。 設(shè)計方式(或技巧)通常會和允許使用軟件電路編譯工具(software circuitcompilation tools)的集成電路的設(shè)計流程相結(jié)合，以便在特定的工藝技術(shù)中提 供嵌入式SRAM陣列。這些工具使得電路設(shè)計者不必重復(fù)建立常見且公知的元件。理想上， 這些設(shè)計通過尺寸縮減"shrinking"或工藝比例縮放(processingscaling)也可在其它工 藝技術(shù)中重復(fù)使用?？煽s放(scalable)和可重復(fù)使用(reusable)的電路設(shè)計能夠使得集 成電路制造商可以在最小重工(ninimalrework)的情況之下，加快產(chǎn)品上市的時間(time to market)。 隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，最小特征尺寸也不斷地在縮減。舉例而言，從一開始 的90納米工藝發(fā)展到65和45納米，如今32納米和28納米工藝已經(jīng)接近商業(yè)化階段。隨 著工藝的持續(xù)微縮，集成電路中大部分電路的電源電壓(VDD)也跟著降低。因為使用最小 的電源電壓不但能省電還能增加效率，所以對集成電路而言，最小電源電壓(VDD_min)這 個參數(shù)是一個十分重要的效能測量值。隨著這個參數(shù)的降低，電池供電式應(yīng)用產(chǎn)品中電路 的效用(use)將可大大地提升。對集成電路而言，與日倶增的電池供電式且便攜式的應(yīng)用 是十分重要的，例如音樂播放器、手機(jī)、移動網(wǎng)頁瀏覽器、PDA、移動電子郵件、膝上型電腦、筆記本電腦、移動電腦、GPS等等。 然而，在傳統(tǒng)SRAM陣列(例如使用SRAM編譯器生產(chǎn)的SRAM陣列)中，供應(yīng)至存 儲單元核心陣列的核心電源電壓CVDD具有一些規(guī)定，因而限制了降低最小電源電壓(VDD_ min)可能性。舉例來說，在許多傳統(tǒng)SRAM設(shè)計中，核心電源電壓CVDD是被固定且限制在約 1. 2伏特。如果供應(yīng)至核心陣列的核心電源電壓CVDD和供應(yīng)至在SRAM存儲單元周邊并與 SRAM存儲單元聯(lián)系的邏輯電路的電源電壓VDD之間的壓差太大將會導(dǎo)致SRAM產(chǎn)生錯誤的 動作。 一般而言，核心電源電壓CVDD和電源電壓VDD間的電壓差(CVDD-VDD)的最大值必 須維持在0. 35伏特到0. 5伏特之間或是更低的范圍內(nèi)。這也表示最小電源電壓VDD_min 不能被縮減而低于核心電源電壓CVDD太多。 圖1為一公知SRAM陣列(電路)10的簡化方框圖。SRAM陣列可為一個單獨的集 成電路，更典型地說，在現(xiàn)今的應(yīng)用產(chǎn)品中SRAM可為一個編譯設(shè)計(compiled design)或 是巨集設(shè)計(design macro)，例如與其它電路配合的集成電路上的嵌入式存儲器。SRAM陣 列用以提供一整合系統(tǒng)的靜態(tài)數(shù)據(jù)存儲。 SRAM陣列是由許多行與列排列而成的多個存儲單元組成的。對SRAM陣列進(jìn)行定 址(address)是用以致能(activate) —行字線以便選擇某一行存儲單元，接著通過一對 位線來存取與被致能行交錯的存儲單元。在圖1中，解碼器11是用來決定哪一行存儲單 元被致能以便進(jìn)行一特定動作。主控制區(qū)塊15提供多個控制信號。電平移位器(level shifter) 13用以將每行字線的解碼信號的電平從較低的電源電壓VDD增加到較高的核心 電源電壓CVDD。緩沖器(或驅(qū)動器)19，從公知技術(shù)可知它可以是反向或非反向的，并且緩 沖器19用以驅(qū)動SRAM陣列中每行或每條字線。圖1中可以看到一個6個晶體管型式的 SRAM存儲單元18，而存儲單元18為組成一個SRAM陣列或子陣列的成千個存儲單元中之 一。選擇電路SEL耦接互補(bǔ)式差動位線BL和BLB，而互補(bǔ)式差動位線BL和BLB通常一列一 列地排列并且穿過SRAM陣列到讀寫區(qū)塊17中。由公知技術(shù)可知，當(dāng)這個選擇電路SEL被 使用時，多個靜態(tài)存儲器單元(SRAM cells)所構(gòu)成的陣列將共用在多個存儲單元中的多個 差動感側(cè)放大器(未顯示)來節(jié)省布局(layout)空間。當(dāng)字線WL在高電位時，存儲單元 18通過傳輸柵或存取晶體管(本圖指T1與T2)，耦接至互補(bǔ)式差動位線BL和BLB上。在 SRAM陣列中，存儲單元18通常在位線與字線的交集處存儲數(shù)據(jù)。存儲單元18由核心電源 電壓CVDD所供電，而核心電源電壓CVDD會高于電源電壓VDD所供電的最小電源電壓(VDD_ min)。 6個晶體管型式的SRAM存儲單元(例如存儲單元18)，包括由4個晶體管所構(gòu)成的 閂鎖(latch)以及2個存取晶體管。這4個晶體管形成一對相互耦接的反相緩沖器，使得 數(shù)據(jù)值一但被存入存儲單元中，反相緩沖器的運(yùn)行有助于強(qiáng)化這個數(shù)據(jù)值，而存取晶體管 則是能重寫并且改變存儲在存儲單元中的數(shù)據(jù)值。靜態(tài)隨機(jī)存取存儲器單元(SRAM cells) 與動態(tài)隨機(jī)存取存儲器單元(DRAM cells) —樣會被排列成多個行和多個列，但是靜態(tài)隨機(jī) 存取存儲單元的面積要比動態(tài)隨機(jī)存取存儲單元的面積還大。靜態(tài)隨機(jī)存取存儲單元與動 態(tài)隨機(jī)存取存儲單元不同的是不需要刷新，只要電源電壓VDD供應(yīng)核心電源電壓CVDD還存 在，存儲單元中的緩沖器就會持續(xù)強(qiáng)化數(shù)據(jù)，這就是為什么SRAM被稱作"靜態(tài)"隨機(jī)存取存 儲器的原因了 。電源消失數(shù)據(jù)就跟著消失這項特性，就某種意義上來說，靜態(tài)隨機(jī)存取存儲 仍然是一種易失性的存儲裝置。通過將SRAM存儲體與外接式(off board)非易失性存儲裝置或是閃存裝置結(jié)合，現(xiàn)在的系統(tǒng)已經(jīng)不需使用動態(tài)隨機(jī)存取存儲裝置，以避免不斷地
刷新。盡管永久性存儲器(例如閃存)常與靜態(tài)隨機(jī)存取存儲封裝在同一個ic中，以便提
供存儲裝置同時具有SRAM陣列存取時間快的優(yōu)點與閃存裝置的永久非易失性存儲器的特 點，但在某些系統(tǒng)中由電池作為備用電源的靜態(tài)隨機(jī)存取存儲器也被當(dāng)作非易失性存儲裝 置在使用。 圖2詳細(xì)描述一個傳統(tǒng)6個晶體管型式的SRAM存儲單元18。如傳統(tǒng)一樣，晶體管 Pl、 P2、 Ml與M2為PM0S和NM0S晶體管，其中晶體管Pl和Ml以及晶體管P2和M2分別構(gòu) 成一個反相器，而這兩個反相器交互耦合形成一個閂鎖式存儲存儲單元。當(dāng)耦接至存取晶 體管Tl與T2的柵極的字線WL在高電位時，存取晶體管Tl與T2會導(dǎo)通并將互補(bǔ)式差動位 線BL和BLB耦接到存儲數(shù)據(jù)節(jié)點C和數(shù)據(jù)節(jié)點C八 圖3用以描述圖2中6晶體管式SRAM存儲單元的一典型讀取周期，互補(bǔ)式差動位 線BL和BLB會預(yù)先充電到大約等于電源電壓VDD。預(yù)充電完成后，當(dāng)字線WL上升到核心 電源電壓CVDD時，存儲器存取周期開始動作。在此第一個圖解例中，核心電源電壓CVDD與 電源電壓VDD的壓差維持在0. 3伏特左右(核心電源電壓CVDD值為1. 2伏特，最小電源電 壓VDDjiiin大約維持在0. 9伏特)。因為在讀取周期開始前數(shù)據(jù)節(jié)點C/為零電位，當(dāng)存取 閘T2將數(shù)據(jù)節(jié)點C/和位線BLB耦接在一起時，由時序圖可以看出位線BLB稍微地在放電， 互補(bǔ)式差動位線BL和BLB的電壓開始變得不一樣(spread即art)。晶體管P1、P2、N1和N2 為一定尺寸，所以在兩條互補(bǔ)式差動位線之間逐漸產(chǎn)生差動位線電壓。由存儲器電路技術(shù) 得知，此差動電壓可以經(jīng)由耦接至此對差動位線的差動感測放大器(沒有顯示)被感測和 放大，并且感測放大器的讀取數(shù)據(jù)接著從SRAM陣列輸出。 圖3中表示在讀取周期中SRAM存儲單元的正確運(yùn)行時序圖。圖3中，即使電路在 讀取存儲數(shù)據(jù)時造成位線電壓值的改變，但數(shù)據(jù)節(jié)點C和C/在整個時序圖中仍然維持它們 的電壓值。圖3中，核心電源電壓CVDD和電源電壓VDD之間的偏移電壓保持在一個低電位， 大約為0. 3伏特。這代表著當(dāng)核心電源電壓CVDD固定時，最小電源電壓VDDjiiin不能被縮減。 圖4中的時序圖用以說明當(dāng)電源電壓VDD低于核心電源電壓CVDD太多時，可能發(fā) 生的錯誤運(yùn)行。圖4中，互補(bǔ)式差動位線BL和BLB充電到電位比較低的電源電壓VDD。在 此圖中，核心電源電壓CVDD和電源電壓VDD之間的偏移電壓大約為0. 5伏特。 一開始，數(shù) 據(jù)節(jié)點C為高電位而另一個數(shù)據(jù)節(jié)點C/為低電位。如前所述，字線WL的電壓會再度上升 到核心電源電壓CVDD來開始存儲器讀取周期動作。 然而在這個例子中，位線上被降低的電源電壓VDD會對SRAM存儲單元的運(yùn)行產(chǎn) 生負(fù)面的影響。數(shù)據(jù)節(jié)點C和C/的電壓值不但沒有維持反而開始"翻轉(zhuǎn)"(flip)。造成此 "位元轉(zhuǎn)換"(bit flip)是因為低電位的位線或電源電壓VDD干擾了 SRAM存儲單元中交互 耦合閂鎖器的存儲值。數(shù)據(jù)已經(jīng)被改變了。 —個SRAM陣列正常運(yùn)行時，要有足夠的靜態(tài)噪聲容限(SNM)來避免數(shù)據(jù)錯誤。為 了維持適當(dāng)?shù)撵o態(tài)噪聲容限，大部分傳統(tǒng)的SRAM陣列會將電源電壓VDD或最小電源電壓 (VDD_min)限制為核心電源電壓CVDD在一特定范圍的電壓變量，通常電源電壓VDD或最 小電源電壓(VDD_min)會固定于一特定電壓之上。因此，如果核心電源電壓CVDD維持在 1. 2伏特，電源電壓VDD就要保持在大約0. 8伏特到0. 9伏特之間(或更高)。SRAM陣列中，在想要降低最小電源電壓(VDD_miri)的同時，還必須要考慮電源電壓VDD是否在足夠 的電位以維持適當(dāng)?shù)撵o態(tài)噪聲容限(SNM)。有些公知技術(shù)的方法是將最小電源電壓(VDD_ min)和核心電源電壓CVDD皆固定在一個單一電壓。然而，這些已知的方法卻會阻礙將最 小電源電壓(VDD_min)進(jìn)一步調(diào)降至用以節(jié)省電源的理想電位。此外，可重復(fù)使用的縮放 (scalable)設(shè)計現(xiàn)今已實施在典型的集成電路設(shè)計方法中，特別是當(dāng)使用軟件工具(例如 電路編譯器)以及縮小最小特征尺寸的趨勢下，建議在更小的半導(dǎo)體工藝技術(shù)中，核心電 源電壓CVDD和電源電壓VDD之間的電壓差，應(yīng)該要能增大或縮小。當(dāng)使用更先進(jìn)的半導(dǎo)體 工藝時，通常都會改良電路性能，而公知技術(shù)方法在設(shè)計尺寸縮減"shrinks"時，卻無法利 用到縮放(scaling)這項優(yōu)點。 為了使SRAM陣列能穩(wěn)健地運(yùn)行，改良核心電源電壓CVDD和電源電壓VDD供應(yīng)電 路及方法的需求不斷存在著，目的是要允許改良后的最小電源電壓(VDD_min)能使SRAM陣 列有足夠的靜態(tài)噪音容限，并且設(shè)計出可縮放(scalable)和可重復(fù)使用性的SRAM陣列電 路。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種適應(yīng)性的核心電源電壓的供應(yīng)電路，用以提供核心電源電 壓至SRAM陣列，并同時能可解決公知技術(shù)的問題。 于本發(fā)明的一實施例中，核心電源電壓的供應(yīng)電路包括一能帶隙參考電壓電路， 用以供應(yīng)一對固定的參考電壓；一參考電壓產(chǎn)生器，用以輸出一參考電壓，其中參考電壓隨 著一電源電壓與一既定偏移電壓相總合的電壓變化；一電壓隨耦器，用以供應(yīng)一核心電源 電壓至存儲單元陣列和多個字線驅(qū)動器。電壓隨耦器與參考電壓產(chǎn)生器則用以提供追隨參 考電壓(電源電壓加上偏移電壓)變化的核心電源電壓，直到核心電源電壓到達(dá)一最大核 心電源電壓；之后若電源電壓繼續(xù)上升，核心電源電壓則仍舊維持在最大核心電源電壓。
于本發(fā)明的另一實施例中，核心電源電壓的供應(yīng)電路中的參考電壓產(chǎn)生器為一分 壓器。 于本發(fā)明的另一實施例中，核心電源電壓供應(yīng)電路的電源電壓是可變動的，并且 電源電壓約在0. 6伏特到1. 2伏特的范圍內(nèi)。于其它實施例中，供應(yīng)至存儲單元陣列的最 大核心電源電壓為1.2伏特。 于本發(fā)明的核心電源電壓的供應(yīng)方法的一實施例中，核心電源電壓會追隨電源電 壓與偏移電壓的總合電壓，直到核心電源電壓到達(dá)一最大核心電源電壓。于核心電源電壓 的供應(yīng)方法的另一實施例中，核心電源電壓會追隨電源電壓與偏移電壓的總合電壓，直到 核心電源電壓到達(dá)一最大核心電源電壓，接著，核心電源電壓則維持在電壓最大值。于核心 電源電壓的供應(yīng)方法的另一實施例中，最大核心電源電壓為1. 2伏特。 本發(fā)明的另一實施例為一集成電路，其具有SRAM陣列，而核心電源電壓則用以供 電至SRAM陣列中的存儲單元與字線驅(qū)動器。核心電源電壓會追隨參考電壓(電源電壓加 上偏移電壓)，直到核心電源電壓到達(dá)一最大核心電源電壓；之后若電源電壓繼續(xù)上升，核 心電源電壓則仍舊維持在最大核心電源電壓。于某些實施例中，集成電路中的電源電壓為 0. 6伏特，偏移電壓為0. 35伏特。 本發(fā)明提供一種具有適應(yīng)性的存儲器核心電源電壓的供應(yīng)電路，使SRAM能有穩(wěn)
7定的性能和靜態(tài)噪聲容限(SNM)，該適應(yīng)性的核心電源電壓CVDD供應(yīng)電路會具有比公知技 術(shù)還理想的最小電源電壓(VDD_min)，能讓整個設(shè)計在不需要重工(rework)下，就能輕易 地改變(scaling)核心電源電壓CVDD。 為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實 施例，并配合所附圖示，作詳細(xì)說明如下


圖1所示為-
圖2所示為一公知SRAM存儲單元的簡化電路圖。




-公知SRAM電路的簡化方框圖。
圖3所示為一公知SRAM存儲單元的讀取周期運(yùn)行時序圖。
圖4所示為一公知SRAM存儲單元的錯誤讀取周期運(yùn)行時序圖。 圖5所示為本發(fā)明核心電源電壓的供應(yīng)電路的一實施例。 圖6所示為圖5中參考電壓產(chǎn)生器的簡化電路圖。
圖7所示為核心電源電壓與電源電壓之間所限制的偏移電壓以及目前所使用的 半導(dǎo)體工藝技術(shù)的對照圖。 圖8所示為本發(fā)明實施例中模擬和實際測量的核心電源電壓與電源電壓的對照 圖9所示為在公知技術(shù)與本發(fā)明實施例中，4個具有SRAM陣列的測試晶片所產(chǎn)生 的不同的最小電源電壓的標(biāo)準(zhǔn)差(standard deviation)。
其中，附圖標(biāo)記說明如下 10 SRAM電路；
CVDD 核心電源電壓；VDD 電源電壓； 11 解碼器； 13 電平移位器； 15 主控制區(qū)塊；17 讀寫區(qū)塊； 18 靜態(tài)隨機(jī)存儲器存儲單元；19 ； Pl 第一 P型金屬氧化物半導(dǎo)體晶體 P2 第二 P型金屬氧化物半導(dǎo)體晶體 Ml 第一 N型金屬氧化物半導(dǎo)體晶體 M2 第二 N型金屬氧化物半導(dǎo)體晶體 Tl 第一存取晶體管；T2 第二存取晶體管；
C、 C/ 數(shù)據(jù)節(jié)點； WL 字線；
BL、 BLB 互補(bǔ)式差動位線； SEL 選擇電路；
'啟動電路；33 能帶隙參考電壓電路； '參考電壓產(chǎn)生器； '靜態(tài)隨機(jī)存取存儲器邏輯電路； '預(yù)充電電路；41 存儲單元陣列； ;47 運(yùn)算放大器；

















31 35 37 39 43 49
'字線驅(qū)動器 '反饋晶體管
晉
沖 ........
一f 管管管管
50 靜態(tài)隨機(jī)存取存儲器陣列電路； 52 處理器；VDDPST 外部電源電壓； VRef 參考電壓；a 偏移電壓； Rl 第一電阻；R2 第二電阻。
具體實施例方式
以下將詳細(xì)說明有關(guān)本較佳實施例的制造和使用方式。本發(fā)明提供許多可實施的 發(fā)明概念，可廣泛的在特定背景下實施；因此以下所述的特定實施例，并非用以限定本發(fā)明 范圍。 圖5為SRAM陣列電路(或SRAM電路)50中雙軌式(dual rail)核心電源電壓 CVDD的供應(yīng)電路的電路圖，其中核心電源電壓CVDD追隨著電源電壓VDD變化。如圖5所 示，外部電源電壓VDDPST為1. 8伏特。電源電壓VDD使用在各種邏輯電路中，例如靜態(tài)隨 機(jī)存儲器邏輯電路(SRAM 1ogic)37，并且電源電壓VDD盡可能越低愈好。在實施例中，電源 電壓VDD標(biāo)示在O. 6伏特到1. 2伏特的范圍內(nèi)。未來的工藝節(jié)點(future process nodes) 可能操作在更低的電源電壓VDD之下。能帶隙參考電壓電路(bandg即referencecircuit ; BGR) 33耦接至啟動電路31 ，用以供應(yīng)兩個電壓至參考電壓產(chǎn)生器35。在此實施例中，這兩 個電壓分別為1. 2伏特和0. 6伏特，但其他電壓也是可使用的。 于圖5中，劃虛線的電路50表示這個電路可能是一個集成電路，或是集成電路 (例如嵌入式SRAM設(shè)計)的一個巨集或部分。此外，可供選擇的處理器52以虛線表示它是 可有可無的，而其他的邏輯電路例如模擬電路、無線電收發(fā)器電路、數(shù)字信號處理器(DSP)、 精簡指令集運(yùn)算(RISC)，或是微處理器電路都可以跟SRAM陣列一起使用以便構(gòu)成一個系 統(tǒng)集成電路。前述這些變化型式的所有實施例，均視為發(fā)明的一部分，并落在本發(fā)明所附專 利保護(hù)范圍內(nèi)。 參考電壓產(chǎn)生器35輸出參考電壓VRef，并且參考電壓VRef約等于電源電壓VDD 加上偏移電壓a。參考電壓VRef接著會被輸出至運(yùn)算放大器47，而運(yùn)算放大器47則與反 饋晶體管49組成一電壓隨耦器，用以輸出核心電源電壓CVDD。核心電源電壓CVDD也會被 反饋到運(yùn)算放大器47使得電壓隨耦器能完整的運(yùn)行。電壓隨耦器會改變電壓隨耦器其輸 出電壓(即核心電源電壓CVDD)使它與其輸入電壓(即參考電壓VRef)相等。因此核心電 源電壓CVDD會追隨參考電壓VRef變化，也就是追隨電源電壓VDD加上偏移電壓a變化。
核心電源電壓CVDD供應(yīng)至存儲單元陣列41和字線驅(qū)動器43。舉例而言，存儲單 元陣列41包括多個靜態(tài)隨機(jī)存取存儲單元(例如圖1中所示的6個晶體管型式的存儲單 元18)。預(yù)充電電路39用以接收電源電壓VDD。 圖6描述參考電壓產(chǎn)生器35的一實施例。如圖6中所示，分壓器耦接電源電壓 VDD、1.2伏特的電源電壓與0.6伏特的電壓，其中1.2伏特的電源電壓為參考電壓產(chǎn)生器 35所能輸出的電壓(即參考電壓)VRef的最大值。參考電壓產(chǎn)生器35所輸出的電壓(參 考電壓)VRef會追隨電源電壓VDD加上偏移電壓a變化，直到所輸出的電壓(參考電壓) VRef達(dá)到電壓最大值(即最大核心電源電壓1.2伏特)為止。因此，電壓隨耦器所輸出的 核心電源電壓CVDD會追隨電源電壓VDD加上偏移電壓a變化，直到核心電源電壓CVDD到 達(dá)最大核心電源電壓，同時電源電壓VDD上偏移電壓a的電壓將比最大核心電源電壓低。在不同工藝中，偏移電壓a可通過調(diào)整參考電壓產(chǎn)生器35中的電阻值，以及能帶隙參考電 壓電路33供應(yīng)至參考電壓產(chǎn)生器35的電壓值來改變。 偏移電壓a的選擇是一種設(shè)計選擇(design choice)，并且可依照不同的工藝技 術(shù)來做改變。圖7為核心電源電壓CVDD和電源電壓VDD之間所限制的最大偏移電壓(表 示偏移電壓a不能超過此限制電壓)與目前工藝技術(shù)中所使用的最小特征尺寸(65、45和 32納米工藝)間的對應(yīng)關(guān)系。如圖所示，在最小特征尺寸比較大的工藝技術(shù)中可選擇較大 的偏移電壓a 。偏移電壓a會隨著工藝技術(shù)的進(jìn)步而跟著降低，這將進(jìn)一步限制必須根據(jù) 一固定的核心電源電壓CVDD來設(shè)定一固定的最小電源電壓(VDD_min)的公知技術(shù)。對使 用公知技術(shù)的方法而言，最小電源電壓(VDD_miri)必須維持在一個不希望得到的相對高電 位。 與公知技術(shù)方法不同的是，本實施例可允許核心電源電壓CVDD追隨具有一適當(dāng) 的偏移電壓a的電源電壓VDD變化。因為核心電源電壓CVDD隨著電源電壓VDD的降低而 降低，因此當(dāng)使用較低電位的最小電源電壓(VDD_min)時，SRAM陣列在運(yùn)行時仍可維持所 須的靜態(tài)噪聲容限(SNM)。 圖8為圖5和圖6實施例電路(尺寸為45納米工藝)中的模擬核心電源電壓CVDD 和實際測量的核心電源電壓CVDD，以及電源電壓VDD的對照圖。利用不同工藝邊界模擬 (process corner simulations)，偏移電壓a的值可為350毫伏特。當(dāng)電源電壓VDD上升 時，核心電源電壓CVDD維持在電源電壓VDD加上偏移電壓a ，直到核心電源電壓CVDD到達(dá) 電壓最大值(即最大核心電源電壓1. 2伏特)，之后若電源電壓VDD繼續(xù)上升，核心電源電 壓CVDD則仍舊維持在1. 2伏特。由此圖可看出，使用本發(fā)明中的雙軌(dual-rail)式核心 電源電壓的供應(yīng)電路，將可允許(最小電源電壓VDDjiiin)的電壓值為0.64伏特。此電源 電壓VDD的電壓值比任何使用公知技術(shù)方法所得到的電源電壓VDD還要來的低。此外，隨 著半導(dǎo)體工藝的發(fā)展，只要核心電源電壓CVDD能正確地追隨電源電壓VDD，通過改變偏移 電壓a的值，可輕易地改變(scale)核心電源電壓CVDD，最小電源電壓(VDD_min)就能保 持在理想的電位，并且維持SRAM陣列中的靜態(tài)噪聲容限(SNM)。 圖9為描述使用圖5和圖6中利用4個45納米測試晶片所制造的實施例電路所 獲得的效益的客觀測量。如圖9所示，4個測試晶片A、 B、 C和D中的每一者皆具有本發(fā)明 實施例中的SRAM陣列以及公知使用(w/o dual rail)固定式最小電源電壓(VDD_min)約 為0. 93伏特的核心電源電壓CVDD電路。若使用本發(fā)明的實施例，最小電源電壓(VDD_miri) 則可降低至0.64伏特。此外，本發(fā)明實施例的最小電源電壓(VDD_min)的標(biāo)準(zhǔn)差約為29 毫伏特。相較之下，公知技術(shù)的最小電源電壓(VDD_min)平均值約為0. 93伏特，并且在其 中一個測試晶片的最小電源電壓(VDD_min)的標(biāo)準(zhǔn)差竟高達(dá)43毫伏特。因此，本發(fā)明的實 施例確實在操作上帶來明顯的的效益，也提供可縮放(scaling)的好處并能使用在新一代 工藝所制造的使用SRAM電路中。同時本發(fā)明的實施例在實際操作時，也能維持理想的最小 電源電壓(VDD_min)以及降低其偏差值。 本發(fā)明實施例包括一具有適應(yīng)性的存儲器核心電源電壓的供應(yīng)電路，用以提供核 心電源電壓CVDD至SRAM陣列，而核心電源電壓CVDD和電源電壓VDD之間存在著一既定的 偏移電壓a ，并且核心電源電壓CVDD追隨電源電壓VDD變化。核心電源電壓CVDD供應(yīng)電路 并同時能保持適當(dāng)?shù)碾妷?，使SRAM能有穩(wěn)定的性能和靜態(tài)噪聲容限(SNM)。本實施例可使用在單獨的SRAM電路、陣列或SRAM集成電路中；或使用在部分的嵌入式SRAM設(shè)計或SRAM 編譯器設(shè)計中。因為核心電源電壓CVDD會追隨電源電壓VDD，本發(fā)明的適應(yīng)性的核心電源 電壓CVDD供應(yīng)電路會具有比公知技術(shù)還理想的最小電源電壓(VDD_min)。偏移電壓a可 依照半導(dǎo)體工藝的發(fā)展來做調(diào)整，并且能讓整個設(shè)計在不需要重工(rework)下，就能輕易 地改變(scaling)核心電源電壓CVDD。 雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動與潤飾，因此本發(fā)明的保護(hù) 范圍當(dāng)以隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種核心電源電壓的供應(yīng)方法，適用于一存儲單元陣列，上述供應(yīng)方法包括接收一電源電壓；決定出一偏移電壓，其中上述偏移電壓為上述電源電壓與上述核心電源電壓間的一最小電壓差；決定出一最大核心電源電壓；產(chǎn)生相等于上述偏移電壓與上述電源電壓的總合的一參考電壓；以及當(dāng)上述核心電源電壓小于上述最大核心電源電壓時，輸出隨著上述參考電壓變動的上述核心電源電壓，而當(dāng)上述核心電源電壓不小于上述最大核心電源電壓時，則輸出相等于上述最大核心電源電壓的上述核心電源電壓。
2. 如權(quán)利要求第l所述的核心電源電壓的供應(yīng)方法，其中上述電源電壓小于上述核心 電源電壓。
3. 如權(quán)利要求1所述的核心電源電壓的供應(yīng)方法，其中上述電源電壓被降低至一最小 電源電壓。
4. 如權(quán)利要求1所述的核心電源電壓的供應(yīng)方法，其中產(chǎn)生上述參考電壓的步驟包括將上述最大核心電源電壓供應(yīng)至一分壓器；以及將上述電源電壓供應(yīng)至上述分壓器，使得上述分壓器輸出相等于上述偏移電壓與上述 電源電壓的總合的上述參考電壓，直到上述參考電壓到達(dá)上述最大核心電源電壓。
5. 如權(quán)利要求1所述的核心電源電壓的供應(yīng)方法，其中輸出上述核心電源電壓的步驟 還包括耦接上述參考電壓至一電壓隨耦器，其中上述電壓隨耦器以上述核心電源電壓作為 輸出。
6. 如權(quán)利要求4所述的核心電源電壓的供應(yīng)方法，其中產(chǎn)生上述參考電壓的步驟，還 包括耦接上述分壓器至一能帶隙參考電壓電路。
7. —種存儲器陣列電路，具有隨著一電源電壓變化的一核心電源電壓，上述存儲器陣 列電路包括一存儲單元陣列，包括由上述核心電源電壓所供電的多個靜態(tài)隨機(jī)存取存儲單元，并 且多個靜態(tài)隨機(jī)存取存儲單元被排列成多個列與多個行；多個字線，對應(yīng)于多個行的靜態(tài)隨機(jī)存取存儲單元，并且耦接至由上述核心電源電壓 所供電的多個驅(qū)動器；多個位線，對應(yīng)于上述列的靜態(tài)隨機(jī)存取存儲單元，耦接至由上述電源電壓所供電的 一預(yù)充電電路；一電壓產(chǎn)生電路，用以根據(jù)一參考電壓，產(chǎn)生上述核心電源電壓；以及 一參考電壓產(chǎn)生器，由一最大核心電源電壓所供電，并接收上述電源電壓，用以產(chǎn)生上 述參考電壓，其中上述核心電源電壓會隨著上述參考電壓的變動而改變，直到上述核心電 源電壓相等于上述最大核心電源電壓，并且上述參考電壓為上述電源電壓與一既定偏移電 壓的總合。
8. 如權(quán)利要求7所述的存儲器陣列電路，其中上述電壓產(chǎn)生電路包括一電壓隨耦器， 以上述參考電壓作為輸入，用以輸出上述核心電源電壓。
9. 如權(quán)利要求7所述的存儲器陣列電路，其中上述參考電壓產(chǎn)生器為一分壓器，用以輸出上述電源電壓與上述既定偏移電壓相總合的電壓和上述最大核心電源電壓兩者中較 小的一個。
10. 如權(quán)利要求7所述的存儲器陣列電路，其中上述電源電壓被降低至一最小電源電壓。
11. 如權(quán)利要求7所述的存儲器陣列電路，其中上述既定偏移電壓由一半導(dǎo)體工藝節(jié) 點參數(shù)所決定。
12. 如權(quán)利要求7所述的存儲器陣列電路，還包括一能帶隙參考電壓電路，耦接至上述 參考電壓產(chǎn)生器，用以提供上述最大核心電源電壓。
13. 如申權(quán)利要求7所述的存儲器陣列電路，其中上述既定偏移電壓小于0. 5伏特。
14. 一種集成電路，包括一靜態(tài)隨機(jī)存取存儲器邏輯電路，由一電源電壓所供電；以及一靜態(tài)隨機(jī)存取存儲器陣列電路，耦接上述靜態(tài)隨機(jī)存取存儲器邏輯電路，并具有高 于上述電源電壓的一核心電源電壓，上述靜態(tài)隨機(jī)存取存儲器陣列電路陣列包括一存儲單元陣列，包括由上述核心電源電壓所供電的多個靜態(tài)隨機(jī)存取存儲單元，并 且上述靜態(tài)隨機(jī)存取存儲單元被排成多個列與多個行；多個字線，對應(yīng)于上述行的靜態(tài)隨機(jī)存取存儲單元，并且耦接至由上述核心電源電壓 所供電的多個驅(qū)動器；多個位線，對應(yīng)于上述列的靜態(tài)隨機(jī)存取存儲單元，耦接至由上述電源電壓所供電的 一預(yù)充電電路；一電壓產(chǎn)生電路，用以根據(jù)一參考電壓，產(chǎn)生上述核心電源電壓；以及 一參考電壓產(chǎn)生器，由一最大核心電源電壓所供電，并接收上述電源電壓，用以產(chǎn)生上 述參考電壓，其中上述核心電源電壓會隨著上述參考電壓的變動而改變，直到上述核心電 源電壓相等于上述最大核心電源電壓，并且上述參考電壓為上述電源電壓與一既定偏移電 壓的總合。
15. 如權(quán)利要求14所述的集成電路，其中上述電壓產(chǎn)生電路包括一電壓隨耦器，以上 述參考電壓作為輸入，用以輸出上述核心電源電壓。
16. 如權(quán)利要求14所述的集成電路，其中上述參考電壓產(chǎn)生器為一分壓器，用以輸出上述電源電壓與上述既定偏移電壓相總合的電壓和上述最大核心電源電壓兩者中較小的 一個。
17. 如權(quán)利要求14所述的集成電路，其中上述電源電壓被降低至一最小電源電壓。
18. 如權(quán)利要求14所述的集成電路，其中上述既定偏移電壓由一半導(dǎo)體工藝節(jié)點參數(shù) 所決定。
19. 如權(quán)利要求14所述的集成電路，還包括一能帶隙參考電壓電路，耦接至上述參考 電壓產(chǎn)生器，用以提供上述最大核心電源電壓。
20. 如權(quán)利要求14所述的集成電路，其中上述既定偏移電壓小于0. 5伏特。
全文摘要
一種核心電源電壓的供應(yīng)方法、存儲器陣列電路及集成電路，該存儲器陣列電路具有隨著一電源電壓變化的一核心電源電壓，包括一存儲單元陣列，包括由核心電源電壓所供電的多個靜態(tài)隨機(jī)存取存儲單元，并且靜態(tài)隨機(jī)存取存儲單元被排列成多個列與多個行；一電壓產(chǎn)生電路，用以根據(jù)一參考電壓，產(chǎn)生核心電源電壓；以及一參考電壓產(chǎn)生器，由一最大核心電源電壓所供電，并接收電源電壓，用以產(chǎn)生參考電壓，其中核心電源電壓會隨著參考電壓的變動而改變，直到核心電源電壓相等于最大核心電源電壓，并且參考電壓為電源電壓與一既定偏移電壓的總合。本發(fā)明提供一種具有適應(yīng)性的存儲器核心電源電壓的供應(yīng)電路，使SRAM能有穩(wěn)定的性能和靜態(tài)噪聲容限。
文檔編號H02M3/00GK101795059SQ200910146179
公開日2010年8月4日 申請日期2009年6月18日 優(yōu)先權(quán)日2008年6月23日
發(fā)明者周紹禹, 詹偉閔, 陳炎輝 申請人:臺灣積體電路制造股份有限公司