專利名稱：靜電放電引導電路的制作方法
技術領域：
本發(fā)明相關于一種靜電放電引導電路，尤指用于一大尺寸開放式漏極電路的靜電放電防護電路。
背景技術：
在一般電路設計中，由于需要避免因為環(huán)境或人體靜電對電路造成的傷害，通常會在電路中設置一個電路組，以使整個電路避免因為靜電的傷害破壞或是減損電路的壽命。
這樣的電路通常稱為靜電放電(ESD ; ElectrostaticDischarge)防護電路，在已知技術中，考慮ESD電路設計通常有兩種方法
1. 在電路中裝設鎮(zhèn)流電阻器(Ballast resistor),可避免因為電路中的寄生(parasitic)NMOS,因為不正常的導通，因而降低靜電保護的等級，在電路中裝設鎮(zhèn)流電阻器可改善NMOS不正常導通的問題。
2. 在電源線間加上ESD箝制電路，以引導部4分或全部的電流。請參閱圖1,其為傳統(tǒng)具有ESD箝制電路的輸出電路電路圖，如圖l所示，輸出電路l中包括ESD箝制電路ll,連接于電壓源VCC以及接地端12之間，輸出電路l另外包括PMOS13， PMOS13的源極耦4妄于電壓源VCC 、 漏耦4妻于輸出端16 ,以及NMOS14, NMOS14的源極耦4妻至4妻地端12,漏才及耦接至輸出單元16,寄生二極管15的陰極耦接于電壓源VCC,輸出單元16耦接于寄生二極管15的陽極。在PS模式(mode)時，因為ESD箝制電路可引導靜電電流按照寄生二極管15、電壓源VCC、 ESD箝制電路ll到接地端12的路線行走，因此可以避免靜電對電路造成的A皮壞。
但是在大尺寸的輸出電路應用上，普遍都有低通導電阻
(RDSON)的需求，但是鎮(zhèn)流電阻器會使通導電阻升高，因此在
參考通導電阻以及電路布局尺寸所反應出的成本，大尺寸輸出 電路中 一般都是不加或只是加極小的鎮(zhèn)流電阻器，因此寄生
NPN非常容易有不一致導通的情形發(fā)生，而如果發(fā)生在大尺寸 的ODNMOS(open drain NMOS),則ESD的問題將會更加的嚴 重，因為此時缺少寄生順偏二極管使靜電電流如圖l所示按照寄 生二極管、電壓源、ESD箝制電路(power clamp)到接地端的 路線行走，因而使靜電電流必須流經NMOS。請參閱圖2，其顯 示大尺寸ODNMOS(open drain NMOS)的輸出電路圖，如圖2所 示，輸出電路2中，第一寄生電容21及第二寄生電容22用以提供 分壓來使第一NMOS23正常的導通，但在實際電路中，當進行 靜電放電時，會通過第一寄生電容21與寄生二極管25使電壓源 VCC被充電，如果電壓源與接地端之間的電容比第 一 寄生電容 21大，則電壓源VCC只會纟皮充電到一個不太高的電位，造成第 一NMOS23的柵極電位不夠高，使第一NMOS23通道導通的阻 抗過高，因而降低了靜電防護的表現(xiàn)，另外第二NMOS24如果 處于導通的狀態(tài)下，也會更進一步的將第一NMOS23的柵極電 位拉低至接地端，使靜電放電防護的表現(xiàn)更差。
發(fā)明內容
因此，本發(fā)明的目的之一，在于提供一種靜電放電引導電 路，其用于一輸出電路，該輸出電路包括 一電壓源，用以提 供一電壓； 一第一P型金屬氧化物半導體，耦接至該電壓源； 一第一N型金屬氧化物半導體，耦接至該P型金屬氧化物半導 體； 一寄生二極管，耦接至該P型金屬氧化物半導體； 一第二N型金屬氧化物半導體，耦接至該P型金屬氧化物半導體的漏極;
一第一寄生電容，耦接至該第二N型金屬氧化物半導體； 一第 二寄生電容，耦接至該第 一 寄生電容與該第二N型金屬氧化物 半導體；以及一柵極電壓提升電路，耦接至該第二N型金屬氧 化物半導體的4冊才及與源極，其中該4冊才及電壓才是升電^各包括一 第三N型金屬氧化物半導體； 一第一電容耦接至該第三N型金屬 氧化物半導體的源極； 一接地端；和一第一電阻耦接于該第一 電容與該4妻地端。
本發(fā)明所述的靜電放電引導電路，可以解決NMOS柵極電 壓過低以及不正常導通而降低靜電放電防護表現(xiàn)等問題。
圖1為傳統(tǒng)具有箝制ESI)電路的輸出電路電路圖； 圖2為顯示大尺寸ODNMOS(open drain NMOS)的輸出電路
圖3顯示本發(fā)明較佳實施例的靜電放電引導電路電路圖。
具體實施例方式
請參閱圖3 ,圖3為本發(fā)明較佳實施例的靜電放電引導電路 電路圖，如圖3所示，靜電放電引導電路3包括電壓源VCC、電 容31、第一PMOS32、第一NMOS35、寄生二極管34、第二 NMOS36、第一寄生電容37、第二寄生電容38、柵極電壓提升 電路39、輸出單元40和接地端41。
電容31 —端耦接至電壓源VCC,另 一端耦接至接地端41， 第一PMOS32的源極耦接至電壓源VCC,第一NMOS35的源極耦 接至第一PMOS32的漏極，柵極耦接至第一PMOS32的柵極，漏 極耦接至接地端41;寄生二極管34的一端耦接至第一PMOS32的源極，另 一端耦接至第一PMOS32的漏極。
第二NMOS36的柵極耦接至第一PMOS32的漏極，漏極耦接 至接地端41、源極耦接至輸出單元40。第一寄生電容37與第二 寄生電容38串聯(lián)， 一端耦接在第二NMOS36的源極， 一端耦接 在第二NMOS36的漏極。
柵極電壓^是升電路39耦接至第二NMOS36的源極，包括第 三NMOS391、第一電容392、第 一 電阻393以及接地端41 。第一 電阻393 —端耦接至第 一 電容392的一端、另 一端耦接至接地端 41 、第 一 電容另 一 端耦接至第三NMOS391的源極，第三 NMOS391的漏極耦接至第二NMOS36的柵極，柵極耦接至第一 電阻393。
柵極電壓^是升電路39的存在，可以-提高第二NM()S36柵極 的電位，避免在進行靜電放電時，電壓源VCC只會被充電到一 個不太高的電位，造成NMOS的柵極電位不夠高，使NMOS通 道導通的阻抗過高，因而降低了靜電防護的表現(xiàn)的問題。
如前所述，本發(fā)明可以解決NMOS4冊才及電壓過低以及不正 常導通而降低靜電放電防護表現(xiàn)等問題，極具產業(yè)上的價值。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā) 明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神 和范圍內，可在此基礎上做進一步的改進和變化，因此本發(fā)明 的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下
1:輸出電路
11: ESD箝制電路
VCC:電壓源
12:接地端
13: PMOS14:畫OS
15:寄生二極管
16: 輸出單元
2:輸出電路
21:第一寄生電容
22:第二寄生電容
23:第一NMOS
24:第二NMOS
25寄生二極管
3:靜電放電引導電路
31電容
32第一PMOS
34寄生二極管
35第一NMOS
36:第二NMOS
37第一寄生電容
38第二寄生電容
39柵極電壓提升電路
40輸出單元
41接地端
VCC:電壓源 391:第三NMOS 392:第一電容 393:第一電阻。
權利要求
1.一種靜電放電引導電路，其特征在于，用于一輸出電路，該輸出電路包括一電壓源，用以提供一電壓；一第一P型金屬氧化物半導體，耦接至該電壓源；一第一N型金屬氧化物半導體，耦接至該P型金屬氧化物半導體；一寄生二極管，耦接至該P型金屬氧化物半導體；一第二N型金屬氧化物半導體，耦接至該P型金屬氧化物半導體的漏極；一第一寄生電容，耦接至該第二N型金屬氧化物半導體；一第二寄生電容，耦接至該第一寄生電容與該第二N型金屬氧化物半導體；以及一柵極電壓提升電路，耦接至該第二N型金屬氧化物半導體的柵極與源極，其中該柵極電壓提升電路包括一第三N型金屬氧化物半導體；一第一電容耦接至該第三N型金屬氧化物半導體的源極；一接地端；和一第一電阻耦接于該第一電容與該接地端。
全文摘要
一種靜電放電引導電路，其用于一大尺寸開放式漏極電路的靜電放電防護電路，包括電壓源，用以提供電壓；第一PMOS，耦接至電壓源；第一NMOS，耦接至PMOS；寄生二極管，耦接至PMOS；第二NMOS，耦接至PMOS的漏極；第一寄生電容，耦接至第二NMOS；第二寄生電容，耦接至第一寄生電容與第二NMOS；以及柵極電壓提升電路，耦接至第二NMOS的柵極與源極，柵極電壓提升電路包括第三NMOS；第一電容耦接至第三NMOS的源極；接地端；和第一電阻耦接于第一電容與接地端。其利用柵極電壓提升電路用以提升第二NMOS的柵極電壓。本發(fā)明可以解決NMOS柵極電壓過低以及不正常導通而降低靜電放電防護表現(xiàn)等問題。
文檔編號H02H9/00GK101494378SQ20081000426
公開日2009年7月29日 申請日期2008年1月24日 優(yōu)先權日2008年1月24日
發(fā)明者郭榮彥 申請人:普誠科技股份有限公司