具有抗穿通層的高遷移率器件及其形成方法
【專(zhuān)利摘要】示例性半導(dǎo)體器件包括從半導(dǎo)體襯底向上延伸的鰭。該鰭包括具有APT摻雜劑的抗穿通(APT)層和位于A(yíng)PT層上方的溝道區(qū)。溝道區(qū)基本無(wú)APT摻雜劑。半導(dǎo)體器件還包括位于溝道區(qū)的側(cè)壁和頂面上的導(dǎo)電柵極堆疊件。本發(fā)明涉及具有抗穿通層的高遷移率器件及其形成方法。
【專(zhuān)利說(shuō)明】具有抗穿通層的高遷移率器件及其形成方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求于2014年10月10日提交的標(biāo)題為“High Mobility Devices withAnt1-Punch Through Layers and Methods of Forming Same” 的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)第62/062, 598號(hào)的權(quán)益，其全部?jī)?nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及具有抗穿通層的高迀移率器件及其形成方法。
【背景技術(shù)】
[0004]半導(dǎo)體器件用于諸如計(jì)算機(jī)、手機(jī)等大量的電子器件中。半導(dǎo)體器件包括集成電路，該集成電路通過(guò)在半導(dǎo)體晶圓上方沉積諸多類(lèi)型的材料薄膜以及圖案化材料薄膜以形成集成電路而形成在半導(dǎo)體晶圓上。集成電路通常包括場(chǎng)效應(yīng)晶體管(FET)。
[0005]通常，平面FET已用于集成電路。然而，由于對(duì)現(xiàn)代半導(dǎo)體處理的不斷增加的密度和不斷降低的覆蓋區(qū)(footprint)的要求，當(dāng)平面FET的尺寸減小時(shí)，平面FET通?？沙霈F(xiàn)一些問(wèn)題。一些這種問(wèn)題包括亞閾值擺幅退化(swing degradat1n)、明顯的漏致勢(shì)皇降低(DIBL)、器件特性的波動(dòng)以及泄漏。已研究了鰭式場(chǎng)效應(yīng)晶體管(finFET)來(lái)克服一些這種問(wèn)題。
[0006]在典型的finFET中，在襯底上方形成垂直鰭結(jié)構(gòu)。這種垂直鰭結(jié)構(gòu)用于在橫向方向上形成源極/漏極區(qū)和在鰭中形成溝道區(qū)。在形成finFET的垂直方向上，在鰭的溝道區(qū)上方形成柵極。隨后，可在finFET上方形成層間電介質(zhì)(ILD)和多個(gè)互連層。

【發(fā)明內(nèi)容】

[0007]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:第一鰭，從半導(dǎo)體襯底向上延伸，其中，所述第一鰭包括第一抗穿通(APT)層，包括APT摻雜劑；和第一溝道區(qū)，位于所述第一 APT層上方，其中，所述第一溝道區(qū)基本不含所述APT摻雜劑；以及導(dǎo)電柵極堆疊件，位于所述第一溝道區(qū)的側(cè)壁和頂面上。
[0008]在上述半導(dǎo)體器件中，所述第一 APT層包括硅硼(SiB)或硅碳硼(SiCB)。
[0009]在上述半導(dǎo)體器件中，還包括鄰近所述導(dǎo)電柵極堆疊件的源極和漏極區(qū)，其中，所述第一 APT層設(shè)置在所述源極和漏極區(qū)下面。
[0010]在上述半導(dǎo)體器件中，還包括從所述半導(dǎo)體襯底向上延伸的第二鰭，其中，所述第二鰭包括:第二 APT層，包括η型APT摻雜劑和P型APT摻雜劑；以及第二溝道區(qū)，位于所述第二 APT層上方。
[0011]在上述半導(dǎo)體器件中，所述第二 APT層中的所述P型APT摻雜劑的第一濃度與所述第二 APT層中的所述η型APT摻雜劑的第二濃度的比率至少為約2:1。
[0012]在上述半導(dǎo)體器件中，所述第二 APT層包括硅硼磷或硅碳硼磷。
[0013]根據(jù)本發(fā)明的另一方面，還提供了一種半導(dǎo)體器件，包括:第一鰭式場(chǎng)效應(yīng)晶體管(finFET)，包括:第一抗穿通(APT)層，包括第一類(lèi)型的第一 APT摻雜劑；和第一半導(dǎo)體層，位于所述第一 APT層上方；第一導(dǎo)電柵極堆疊件，位于所述第一半導(dǎo)體層的側(cè)壁和頂面上；和第一源極和漏極區(qū)，鄰近所述第一導(dǎo)電柵極堆疊件；以及第二 finFET，包括:第二 APT層，包括第一類(lèi)型的第二 APT摻雜劑和不同于所述第一類(lèi)型的第二類(lèi)型的第三APT摻雜劑；第二半導(dǎo)體層，位于所述第二 APT層上方；第二導(dǎo)電柵極堆疊件，位于所述第二半導(dǎo)體層的側(cè)壁和頂面上；和第二源極和漏極區(qū)，鄰近所述第二導(dǎo)電柵極堆疊件。
[0014]在上述半導(dǎo)體器件中，所述第一半導(dǎo)體層基本未摻雜任何APT摻雜劑。
[0015]在上述半導(dǎo)體器件中，所述第一 APT層包括硅硼(SiB)或硅碳硼(SiCB)，并且其中，所述第二 APT層包括硅硼磷(SiBP)或硅碳硼磷(SiCBP)。
[0016]在上述半導(dǎo)體器件中，所述第二 APT層包括至少為所述第二 APT摻雜劑兩倍的第三APT摻雜劑。
[0017]在上述半導(dǎo)體器件中，所述第一 finFET還包括:第三半導(dǎo)體層，位于所述第一 APT層下面；以及半導(dǎo)體氧化物層，位于所述第三半導(dǎo)體層的側(cè)壁上。
[0018]在上述半導(dǎo)體器件中，所述第一 APT層設(shè)置在所述第一源極和漏極區(qū)下面，并且其中，所述第二 APT層設(shè)置在所述第二源極和漏極區(qū)下面。
[0019]根據(jù)本發(fā)明的又一方面，還提供了一種形成半導(dǎo)體器件的方法，所述方法包括:在半導(dǎo)體襯底上方形成抗穿通(APT)層，其中，所述APT層包括第一 APT摻雜劑；在所述APT層上方形成半導(dǎo)體層；圖案化所述半導(dǎo)體層和所述APT層以限定從所述半導(dǎo)體襯底向上延伸的第一鰭，其中，所述第一鰭包括第一 APT層部分和第一半導(dǎo)體層部分；以及在所述第一鰭的所述第一半導(dǎo)體層部分的頂面和側(cè)壁上形成導(dǎo)電柵極堆疊件。
[0020]在上述方法中，所述半導(dǎo)體層基本不含任何APT摻雜劑。
[0021]在上述方法中，圖案化所述半導(dǎo)體層和所述APT層還限定了包括第二 APT層部分和第二半導(dǎo)體層部分的第二鰭，并且其中，所述方法還包括:去除所述第二半導(dǎo)體層部分以暴露出所述第二 APT層部分；以及在所述第二 APT層部分中注入第二 APT摻雜劑，其中，所述第二 APT摻雜劑的類(lèi)型不同于所述第一 APT摻雜劑的類(lèi)型。
[0022]在上述方法中，還包括當(dāng)注入所述第二 APT摻雜劑時(shí)，掩蔽所述第一鰭。
[0023]在上述方法中，注入所述第二 APT摻雜劑包括在所述第二 APT層部分中注入至少為所述第一 APT摻雜劑的約兩倍的所述第二 APT摻雜劑。
[0024]在上述方法中，在注入所述第二 APT摻雜劑之后，所述第二 APT層部分包括硅硼磷(SiBP)或硅碳硼磷(SiCBP)。
[0025]在上述方法中，形成所述APT層包括外延生長(zhǎng)包括硅硼或硅碳硼的層。
[0026]在上述方法中，還包括在鄰近所述導(dǎo)電柵極堆疊件的所述第一鰭中形成源極和漏極區(qū)，其中，所述第一 APT層部分設(shè)置在所述源極和漏極區(qū)下面。
【附圖說(shuō)明】
[0027]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，通過(guò)下列詳細(xì)的描述，可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，沒(méi)有按比例繪制各種部件。實(shí)際上，為了清楚地討論，可以任意地增大或減小各種部件的尺寸。
[0028]圖1是三維視圖中的鰭式場(chǎng)效應(yīng)晶體管(finFET)的實(shí)例。
[0029]圖2至圖17C示出了根據(jù)一些實(shí)施例的制造finFEt的中間階段的截面圖。
[0030]圖18示出了根據(jù)一些實(shí)施例的用于制造finFET的方法的流程圖。
【具體實(shí)施方式】
[0031]以下公開(kāi)提供了多種不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)本發(fā)明的不同特征。以下將描述組件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考符號(hào)和/或字符。這種重復(fù)用于簡(jiǎn)化和清楚，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。
[0032]此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…之上”、以及“上面的”等的空間關(guān)系術(shù)語(yǔ)，以容易的描述如圖中所示的一個(gè)元件或部件與另一元件(多個(gè)元件)或部件(多個(gè)部件)的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語(yǔ)將包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過(guò)在此使用的空間關(guān)系描述符進(jìn)行相應(yīng)地解釋。
[0033]各種實(shí)施例包括在半導(dǎo)體襯底中外延生長(zhǎng)抗穿通(APT)層。APT層提供原位APT摻雜劑，其可防止來(lái)自源極/漏極區(qū)的η型和P型摻雜劑穿通進(jìn)入各種finFET器件的下面的半導(dǎo)體層內(nèi)。此外，包括APT層消除了在形成這種f inFET器件期間至少在第一類(lèi)型(例如，η型或P型)的器件中實(shí)施APT注入的需要，這可產(chǎn)生未摻雜的溝道區(qū)和提高的電功能性?？扇詫?shí)施APT摻雜劑注入以在晶圓中形成第二類(lèi)型(例如，η型或P型中的另一種)的器件。
[0034]圖1示出了三維視圖中的finFET 30的實(shí)例。FinFET 30包括位于襯底32上的鰭36。襯底32包括隔離區(qū)38，并且鰭36從相鄰的隔離區(qū)38之間突出于相鄰的隔離區(qū)38之上。襯底32還可包括APT層34，APT層34可用于使用APT摻雜劑原位摻雜f inFET 30的各個(gè)區(qū)。柵極電介質(zhì)40沿著鰭36的側(cè)壁以及位于鰭36的頂面上方，并且柵電極42位于柵極電介質(zhì)40上方。鰭36的被柵極電介質(zhì)40/柵電極42覆蓋的部分可被稱(chēng)為finFET30的溝道區(qū)。源極/漏極區(qū)44和46相對(duì)于柵極電介質(zhì)40和柵電極42設(shè)置在鰭36的相對(duì)兩側(cè)。圖1還示出了在之后附圖中所使用的參考橫截面。橫截面A-A橫跨finFET 30的溝道、柵極電介質(zhì)40和柵電極42。橫截面B-B橫跨finFET 30的源極/漏極區(qū)44或46。橫截面C-C垂直于橫截面A-A并且沿著鰭36的縱軸并且在例如源極/漏極區(qū)44和46之間的電流方向上。為了清楚的目的，之后的附圖參照這些參考橫截面。
[0035]圖2至圖17C是根據(jù)各種實(shí)施例的制造finFET的各個(gè)中間階段的截面圖，并且圖18是圖2至圖17C中所示工藝的工藝流程。圖2和圖3示出了除了多個(gè)finFET和/或具有多個(gè)鰭的finFET之外的圖1中示出的參考橫截面A-A。如上所討論的，在圖4A至圖17C中，沿著相似的橫截面A-A示出了以標(biāo)號(hào)“A”結(jié)尾的附圖；沿著相似的橫截面B-B示出了以標(biāo)號(hào)“B”結(jié)尾的附圖；以及沿著相似的橫截面C-C示出了以標(biāo)號(hào)“C”結(jié)尾的附圖。
[0036]圖2和圖3示出了從襯底向上延伸的半導(dǎo)體鰭的形成。首先參照?qǐng)D2，示出了具有襯底102的晶圓100。襯底102包括用于形成NMOS finFET器件的η溝道金屬氧化物半導(dǎo)體(NMOS)區(qū)202和用于形成PMOS f inFET器件的ρ溝道金屬氧化物半導(dǎo)體(PMOS)區(qū)204。區(qū)202和204可或可不是連續(xù)的，并且根據(jù)器件設(shè)計(jì)，任意數(shù)量的器件部件(例如，隔離區(qū)、偽部件等(未示出))可形成在NMOS區(qū)202和PMOS區(qū)204之間。
[0037]如圖所示，襯底102是包括各個(gè)襯底層104、106、108和110的多層襯底。基底襯底層104可以為諸如塊體半導(dǎo)體、絕緣體上半導(dǎo)體(SOI)襯底等的半導(dǎo)體襯底，其可被摻雜(例如，用P型或η型摻雜劑)或未被摻雜。通常，SOI襯底包括形成在絕緣層上的半導(dǎo)體材料層。絕緣層可以為例如埋氧(BOX)層、氧化硅層等。絕緣層提供在通常為硅或玻璃襯底的襯底上。還可使用諸如多層襯底或梯度襯底的其他襯底。在一些實(shí)施例中，襯底層104的半導(dǎo)體材料可包括硅(Si)、鍺(Ge);包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦的化合物半導(dǎo)體；包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和 / 或 GaInAsP的合金半導(dǎo)體；或它們的組合。
[0038]如圖2進(jìn)一步所示，在基底襯底層104上方可形成附加的襯底層106、108和110。在一些實(shí)施例中，可實(shí)施各種外延以形成各個(gè)襯底層106、108和110。可使用任意合適的外延工藝，諸如，通過(guò)金屬有機(jī)(MO)化學(xué)汽相沉積(CVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、選擇性外延生長(zhǎng)(SEG)、它們的組合等。
[0039]襯底層106和110設(shè)置在基底襯底層104上方，其中襯底層110設(shè)置在襯底層106上方。在一些實(shí)施例中，襯底層106具有約20nm至約90nm的厚度Tl，以及襯底層110可具有約20nm至約60nm的厚度T3。襯底層106和110可晶格混配(lattice mix-matched)以在產(chǎn)生的finFET器件中產(chǎn)生理想的應(yīng)變和/或電特性。在一些實(shí)施例中，通過(guò)為襯底層106和110選擇不同的鍺原子百分比可實(shí)現(xiàn)這種晶格混配。例如，當(dāng)襯底層110具有比下面的襯底層106低的Ge原子百分比時(shí)，可實(shí)現(xiàn)拉伸應(yīng)變，這有益于NMOS器件。因此，在各個(gè)實(shí)施例中，襯底層110可包括塊狀Si，而襯底層106包括SiGe以產(chǎn)生拉伸應(yīng)變。然而，對(duì)于PMOS器件，壓縮應(yīng)變可以是有利的，這當(dāng)襯底層106具有比襯底層110低的Ge原子百分比時(shí)可實(shí)現(xiàn)。因此，在后續(xù)的工藝步驟(例如，見(jiàn)圖1OA和圖10B)中，PMOS區(qū)204中的襯底層110可由具有比下面的襯底層106更高的Ge原子百分比的SiGe層代替。
[0040]此外，襯底層106中的Ge原子百分比在襯底102的不同區(qū)(例如，NMOS區(qū)或PMOS區(qū)204)中可變化以產(chǎn)生理想類(lèi)型的應(yīng)變和/或產(chǎn)生理想的電特性。例如，NMOS區(qū)202中的襯底層106可包括具有相對(duì)較高的Ge原子百分比的SiGe，例如，該Ge原子百分比為約30%至約80%。相反地，PMOS區(qū)204中的襯底層106可包括具有較低Ge原子百分比的SiGe0在這種實(shí)施例中，例如，PMOS區(qū)204中的襯底層106可包括具有約20%至約45%的Ge原子百分比的SiGe。此外，在一些實(shí)施例中，APT層108可以足夠薄以不影響產(chǎn)生的finFET器件中誘導(dǎo)的應(yīng)變。例如，APT層可具有約3nm至約1nm的厚度。
[0041]抗穿通(APT)層108設(shè)置在襯底層106和110之間。在一些實(shí)施例中，APT層108可以是包括適用于防止η型器件中的源極/漏極穿通的APT摻雜劑的半導(dǎo)體層。例如，APT層108可包括硅碳硼(SiCB)、硅硼(SiB)等。例如，APT層108中的η型APT摻雜劑(例如，硼)的濃度可為約I X 1liVcm3至約3 X 10 ls/cm3。在當(dāng)APT層18包括SiCB的實(shí)施例中，碳原子可防止(或至少減少)APT摻雜劑(例如，硼)擴(kuò)散進(jìn)周?chē)钠骷觾?nèi)。在這種實(shí)施例中，APT層108中的C的原子濃度可為約0.5%至約1%。此外，APT層108可具有約3nm至約1nm的厚度T2。通過(guò)在襯底102中直接外延生長(zhǎng)ATP層108，至少可避免對(duì)NMOS區(qū)202中的器件進(jìn)行傳統(tǒng)的APT摻雜劑注入。例如，上面的襯底層110可基本無(wú)任何摻雜劑，并且甚至在后續(xù)工藝步驟中可不對(duì)襯底層110實(shí)施APT摻雜劑注入。產(chǎn)生的NMOS finFET可包括基本未摻雜的溝道區(qū)，從而提高產(chǎn)生的器件的電性能和/或特性。
[0042]如圖2進(jìn)一步示出的，硬掩模112和光刻膠114可設(shè)置在襯底102上方。硬掩模112可包括一個(gè)或多個(gè)氧化物(例如，氧化硅)層和/或氮化物(例如，氮化硅)層以防止在圖案化期間損壞下面的襯底102?？墒褂弥T如原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、高密度等離子體CVD(HDP-CVD)、物理汽相沉積(PVD)等的任意合適的沉積工藝形成硬掩模112。光刻膠114可包括使用諸如旋涂等的合適工藝毯式沉積的任意合適的光敏材料。
[0043]圖3示出了圖案化襯底102以形成設(shè)置在相鄰溝槽118之間的鰭116。在示例實(shí)施例中，可首先通過(guò)使用光掩模將光刻膠114暴露于光來(lái)圖案化光刻膠114。然后，可根據(jù)使用的是正性光刻膠或負(fù)性光刻膠來(lái)去除光刻膠114的暴露或未暴露的部分。
[0044]然后，可將光刻膠114的圖案轉(zhuǎn)印到硬掩模112(例如，使用合適的蝕刻工藝)。隨后，例如，在蝕刻工藝期間使用硬掩模112作為圖案化掩模將溝槽118圖案化至下面的襯底102內(nèi)。蝕刻襯底102可包括可接受的蝕刻工藝，諸如，反應(yīng)離子蝕刻(RIE)、中性束蝕刻(NBE)等或它們的組合。蝕刻可以是各向異性的。隨后，例如，在灰化和/或濕剝離工藝中去除光刻膠114。還可去除硬掩模112。因此，在晶圓100中形成鰭116。鰭116從相鄰溝槽118之間的基底襯底層104向上延伸。
[0045]圖4A至圖5B示出了在NMOS區(qū)202中的鰭116上可選地形成拉伸應(yīng)變產(chǎn)生部件(例如，介電層122，例如，見(jiàn)圖5A)。參照?qǐng)D4A和圖4B，硬掩模120形成在晶圓102的部分上方。此外，圖4A示出了橫跨溝道區(qū)的晶圓100的橫截面(圖1的橫截面A-A)，而圖4B示出了處于相同的制造階段的橫跨源極/漏極區(qū)的晶圓100的橫截面(圖1的橫截面B-B)。如圖所示，硬掩模120覆蓋PMOS區(qū)204中的鰭116的頂面和側(cè)壁以及NMOS區(qū)202中的鰭116的源極/漏極區(qū)。然而，圖案化硬掩模120以暴露出NMOS區(qū)202中的鰭116的溝道區(qū)。硬掩模120可包括任意合適的介電材料(例如，氮化物或氧化物)，例如，可使用光刻和蝕刻的組合對(duì)其進(jìn)行圖案化。
[0046]圖5A和圖5B示出了在NMOS區(qū)202中的鰭116的部分上形成介電層122。通過(guò)氧化NMOS區(qū)202中的襯底層106可形成介電層122。在這種實(shí)施例中，介電層122可包括半導(dǎo)體氧化物(例如，SiGe氧化物)?？墒褂萌我夂线m的氧化工藝，諸如選擇地氧化襯底層106內(nèi)的Ge但不氧化其他襯底層104、108或110的半導(dǎo)體材料(例如，塊狀S1、SiB或SiCB)的濕氧化工藝。在一些示例實(shí)施例中，濕氧化工藝可包括將晶圓100保持在約400°C至約500°C的溫度下，同時(shí)在保持在約IAtm的氣壓的環(huán)境下將純水蒸氣供給至晶圓100，持續(xù)時(shí)間介于約三十分鐘和約一小時(shí)之間。例如，產(chǎn)生的介電層122可具有約3nm至約1nm的厚度T4(在最厚點(diǎn)處)。還可使用其他合適的氧化工藝。
[0047]氧化工藝在NMOS區(qū)202中的溝道區(qū)的溝槽118內(nèi)形成介電層122。介電層122可在其上形成有介電層122的鰭116中產(chǎn)生拉伸應(yīng)變。產(chǎn)生的拉伸應(yīng)變可更適于NMOS器件的溝道區(qū)。因此，可將介電層122的形成限制在NMOS區(qū)202的溝道區(qū)，并且介電層122可不形成在PMOS區(qū)204中或NMOS區(qū)202中的源極/漏極區(qū)下面。通過(guò)配置硬掩模120可有利于介電層122的選擇性形成。例如，在氧化工藝期間，硬掩模120可掩蔽PMOS區(qū)204中的鰭116和NMOS區(qū)202中的鰭116的源極/漏極區(qū)中的鰭116。在形成介電層122之后，可去除硬掩模120。
[0048]接著參照?qǐng)D6A和圖6B，可沿著溝槽118的底面和側(cè)壁設(shè)置諸如擴(kuò)散勢(shì)皇層的襯墊124。在一些實(shí)施例中，襯墊124可包括半導(dǎo)體(例如，硅)氮化物、半導(dǎo)體(例如，硅)氧化物、熱半導(dǎo)體(例如，硅)氧化物、半導(dǎo)體(例如，硅)氮氧化物、聚合物電介質(zhì)、它們的組合等。襯墊124的形成可包括任意合適的方法，諸如，原子層沉積(ALD)、CVD、高密度等離子體(HDP) CVD、物理汽相沉積(PVD)等。
[0049]在圖7A和圖7B中，可用諸如氧化硅等的介電材料填充溝槽118。在一些實(shí)施例中，將硅烷(SiH4)和氧氣(O2)用作反應(yīng)前體，使用高密度等離子體(HDP)CVD工藝可形成所產(chǎn)生的STI區(qū)126。在其他實(shí)施例中，可使用次大氣壓CVD(SACVD)工藝或高高寬比工藝(HARP)形成STI區(qū)126，其中，工藝氣體可包括正硅酸乙酯(TEOS)和臭氧(O3)。在又一些其他實(shí)施例中，使用旋涂電介質(zhì)(SOD)工藝(諸如，氫倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ))可形成STI區(qū)126?？蓪?shí)施退火(或其他合適的工藝)以固化STI區(qū)126的材料，并且襯墊124在退火期間可防止(或至少減少)鰭116中的半導(dǎo)體材料(例如，Si和/或Se)擴(kuò)散至周?chē)腟TI區(qū)126內(nèi)?？墒褂闷渌に嚭筒牧??？墒褂没瘜W(xué)機(jī)械拋光(CMP)或回蝕刻工藝以使STI區(qū)126、襯墊124和鰭116的頂面齊平。
[0050]圖8A和圖1OB示出了在PMOS區(qū)204中用半導(dǎo)體層134 (例如，具有較高的Ge原子百分比)代替半導(dǎo)體層110。圖8A和圖8B示出了去除PMOS區(qū)204中的鰭116的頂部(例如，半導(dǎo)體層110部分)。在一些實(shí)施例中，在去除PMOS區(qū)204中的半導(dǎo)體層110期間可掩蔽(例如，通過(guò)硬掩模128)NMOS區(qū)202。因此，在不影響NMOS區(qū)202的部件的情況下可選擇性地處理PMOS區(qū)204。去除PMOS區(qū)204中的半導(dǎo)體層110可包括任意合適的工藝，諸如，干蝕刻、濕蝕刻、RIE等。去除半導(dǎo)體層110部分限定了相鄰S(chǎng)TI區(qū)126之間的溝槽132，并且這種溝槽132可暴露PMOS區(qū)204中的APT層108。
[0051 ] 如由圖8A和圖8B進(jìn)一步示出的，在暴露PMOS區(qū)204中的APT層108之后，可實(shí)施APT摻雜劑注入工藝(由箭頭130所示)。APT摻雜劑注入工藝可將ρ型APT摻雜劑注入暴露的APT層108中。在一些實(shí)施例中，注入的APT摻雜劑可適用于防止ρ型器件中的源極/漏極穿通。例如，使用的P型APT摻雜劑可包括磷等。
[0052]在一些實(shí)施例中，可以以適合的高濃度注入P型APT摻雜劑以抑制在A(yíng)PT層108中原始發(fā)現(xiàn)的η型APT摻雜劑(例如，硼)。例如，注入的ρ型APT摻雜劑(例如，磷)與η型APT摻雜劑(例如，硼)的濃度的比率可至少為約2:1。作為另一個(gè)實(shí)例，在當(dāng)APT層108中的η型APT摻雜劑(例如，硼)的濃度可為約IX 1isVcm3至約3X10 ls/cm3時(shí)的實(shí)施例中，注入APT層108中的ρ型APT摻雜劑(例如，磷)的濃度可為約2X 1liVcm3至約6X 10 18/cm3。在注入之后，PMOS區(qū)204中的產(chǎn)生的APT層108 (圖9A和圖9B中標(biāo)示為108P)可包括硅碳硼磷(SiCBP)、硅硼磷(SiBP)等。在ρ型APT摻雜劑注入期間，可掩蔽NMOS區(qū)202，并且因此甚至在注入之后NMOS區(qū)202中的鰭116的部分(例如，襯底層110)可保持基本未慘雜。
[0053]圖9A和圖9B示出了可選地使PMOS區(qū)204中的襯墊124凹進(jìn)。襯墊124的凹進(jìn)可包括任意合適的工藝，諸如，干蝕刻、濕蝕刻、RIE等?？蓮腜MOS區(qū)204中的APT層108P的頂面凹進(jìn)襯墊124。在后續(xù)工藝步驟中(例如，在圖1OA和圖1OB中)，在溝槽132中可生長(zhǎng)半導(dǎo)體層134。在越過(guò)APT層108P凹進(jìn)襯墊124的實(shí)施例中，半導(dǎo)體層134可生長(zhǎng)在A(yíng)PT層108P的多個(gè)表面(例如，橫向頂面和側(cè)壁表面)上。這種增加的接合面積可減少APT層108P和半導(dǎo)體層134之間的界面處的空隙和其他界面缺陷的出現(xiàn)。
[0054]隨后，在圖1OA和圖1OB中，實(shí)施外延以在溝槽132中外延生長(zhǎng)半導(dǎo)體層134。在各個(gè)實(shí)施例中，半導(dǎo)體層134可與下面的襯底層106晶格混配以實(shí)現(xiàn)壓縮應(yīng)變，其可有益于P型器件。例如，半導(dǎo)體層134可包括比下面的襯底層106更高的Ge原子百分比。在這種實(shí)施例中，襯底層106可包括具有約20%至約45%的Ge原子百分比的SiGe，而半導(dǎo)體層134可包括具有約45%至約100%的Ge原子百分比的SiGe或Ge。半導(dǎo)體層134的外延可過(guò)度生長(zhǎng)STI區(qū)126的頂面，并且可實(shí)施平坦化技術(shù)(例如，化學(xué)機(jī)械拋光(CMP)工藝)以使半導(dǎo)體層134的頂面和STI區(qū)126的頂面齊平。此外，半導(dǎo)體層134的材料(例如，SiGe或Ge)可在產(chǎn)生的ρ型器件的溝道區(qū)中提供增強(qiáng)的電性能(例如，提高的迀移率)。在一些實(shí)施例中，在形成之后，半導(dǎo)體層134可包括濃度為約2 X 11 Vcm3至約2X10 1Vcm3的摻雜劑(例如，P型APT摻雜劑)，由于在A(yíng)PT層108P上方外延半導(dǎo)體層134，摻雜劑可形成在半導(dǎo)體層134中。然而，甚至在這種實(shí)施例中，由于硬掩模128，半導(dǎo)體層110可保持未摻雜。在外延半導(dǎo)體層134之后，可去除硬掩模128。
[0055]在圖1lA和圖1lB中，凹進(jìn)STI區(qū)126，使得半導(dǎo)體層110和134的頂部高于STI區(qū)126的頂面。凹進(jìn)STI區(qū)126可包括化學(xué)蝕刻工藝，例如，在具有或不具有等離子體的情況下使用氨(NH3)與氫氟酸(HF)或三氟化氮(NF3)的組合作為反應(yīng)溶液。當(dāng)HF用作反應(yīng)溶液時(shí)，HF的稀釋率可介于約1:50至約1:100之間。還可凹進(jìn)NMOS區(qū)202中的襯墊124以與凹進(jìn)的STI區(qū)126基本齊平。在凹進(jìn)之后，暴露出鰭116中的半導(dǎo)體層110和134的頂面和側(cè)壁。由此在鰭116中形成溝道區(qū)136 (例如，沿著橫截面A-A的半導(dǎo)體層110和134的暴露部分)。在完成的f inFET結(jié)構(gòu)中，柵極包繞且覆蓋這種溝道區(qū)136的側(cè)壁(例如，見(jiàn)圖1和圖17A)。例如，由于包含APT層108，至少NMOS區(qū)202中的溝道區(qū)136可不被摻雜并且基本無(wú)任何摻雜劑，因?yàn)樵跓o(wú)APT注入工藝的情況下形成APT層108。
[0056]圖12A至圖12C示出了在溝道區(qū)136的頂面和側(cè)壁上形成柵極堆疊件140。柵極堆疊件140包括共形的偽氧化物142和位于偽氧化物142上方的偽柵極144。偽柵極144可包括例如多晶硅，但是還可使用諸如金屬硅化物、金屬氮化物等的材料。每個(gè)柵極堆疊件140還可包括位于偽柵極144上方的硬掩模146。例如，硬掩模146可包括氮化硅或氧化硅。在一些實(shí)施例中，每個(gè)柵極堆疊件140可橫跨于多個(gè)半導(dǎo)體鰭116和/Ssti區(qū)126上方。柵極堆疊件140還可具有基本垂直于半導(dǎo)體鰭116的縱向的縱向(例如，見(jiàn)圖1)。如圖12B所示，形成柵極堆疊件140還可包括在鰭116的源極/漏極區(qū)中的鰭116的側(cè)壁和頂面上方(例如，半導(dǎo)體層110和134的暴露部分上方)形成偽氧化物142。
[0057]還如圖12C所示，在柵極堆疊件140的側(cè)壁上形成柵極間隔件148。在一些實(shí)施例中，柵極間隔件148由氧化硅、氮化硅、碳氮化硅等形成。此外，柵極間隔件148可具有多層結(jié)構(gòu)，例如，具有位于氧化硅層上方的氮化硅層。
[0058]參照?qǐng)D13A至圖13C，實(shí)施蝕刻以蝕刻半導(dǎo)體鰭116的未被硬掩模146或柵極間隔件148覆蓋的部分。蝕刻還可去除未被硬掩模146覆蓋的偽氧化物142的部分，其可對(duì)應(yīng)于位于鰭116的源極/漏極區(qū)中的半導(dǎo)體層110和134上方的偽氧化物142的部分(參見(jiàn)圖13B)。在蝕刻之后，可將偽氧化物142的剩余部分用作主側(cè)壁(MSW)間隔件152，以在后續(xù)工藝步驟中限定源極/漏極外延區(qū)?？蛇x地，可越過(guò)STI區(qū)126的頂面凹進(jìn)鰭116，并且STI區(qū)126的暴露側(cè)壁可用于限定源極/漏極外延區(qū)。在這種實(shí)施例中，可省略間隔件152。因此，在相鄰的間隔件152之間形成溝槽150。溝槽150位于偽柵極堆疊件140的相對(duì)兩側(cè)上(見(jiàn)圖13C)。在形成溝槽150之后，可對(duì)鰭116的暴露表面(例如，凹進(jìn)的半導(dǎo)體層110和134)實(shí)施輕摻雜漏極(LDD)和退火工藝。盡管溝槽150示出為暴露半導(dǎo)體層110和134的凹進(jìn)表面，但是，在可選實(shí)施例中，溝槽150還可暴露下面的APT層108和108P。
[0059]接著，如圖14A至圖14C所示，通過(guò)在溝槽150中選擇性地生長(zhǎng)半導(dǎo)體材料形成外延區(qū)154。在一些實(shí)施例中，外延區(qū)154包括硅(無(wú)鍺)、鍺(無(wú)硅)、硅鍺、硅磷等。例如，外延區(qū)154還可由鍺原子百分比大于約95%的純或基本純的鍺形成。硬掩模146和間隔件152可掩蔽晶圓100的區(qū)域以限定用于形成外延區(qū)154 (例如，僅位于鰭116的暴露部分上)的區(qū)域。在以外延區(qū)154填充溝槽150之后，源極/漏極區(qū)154的進(jìn)一步外延生長(zhǎng)導(dǎo)致外延區(qū)154橫向擴(kuò)展并且可開(kāi)始形成小平面。此外，由于源極/漏極區(qū)154的橫向生長(zhǎng)，STI區(qū)126的一些部分可位于外延區(qū)154的部分下面并且對(duì)準(zhǔn)于外延區(qū)154的部分。
[0060]在外延步驟之后，外延區(qū)154可在PMOS區(qū)204中注入有ρ型雜質(zhì)(例如，硼或BF2)并且在NMOS區(qū)202中注入有η型雜質(zhì)(例如，磷或砷)以形成源極/漏極區(qū)，其也可使用參考標(biāo)號(hào)154表示?？蛇x地，當(dāng)生長(zhǎng)外延區(qū)154以形成源極/漏極區(qū)時(shí)，可原位摻雜ρ型或η型雜質(zhì)。源極/漏極區(qū)154位于柵極堆疊件140的相對(duì)兩側(cè)上(見(jiàn)圖14C)并且可為STI區(qū)126的表面的覆蓋部分和重疊部分(見(jiàn)圖14Β)。此外，具有適當(dāng)類(lèi)型的APT摻雜劑(例如，NMOS區(qū)202中的η型APT摻雜劑和PMOS區(qū)204中的ρ型APT摻雜劑)的APT層108/108Ρ位于源極/漏極區(qū)154下方，并且APT層108/108Ρ可防止或至少減少源極/漏極穿通。
[0061]圖15Α至圖15C示出了在形成層間電介質(zhì)156之后的晶圓100。ILD 156可包括使用例如可流動(dòng)化學(xué)汽相沉積(FCVD)形成的可流動(dòng)氧化物?？蓪?shí)施CMP (或其他合適的平坦化工藝)以使ILD 156、柵極堆疊件140和柵極間隔件148的頂面彼此齊平。盡管圖15Α至圖15C中未詳細(xì)示出，但是在ILD層156和源極/漏極區(qū)154、柵極堆疊件140和/或柵極間隔件148之間可設(shè)置各種中間層(例如，緩沖層和/或蝕刻停止層)。
[0062]圖16Α至圖16C示出了在暴露出鰭116的溝道區(qū)136之后的晶圓100的變化圖。暴露溝道區(qū)136可包括從溝道區(qū)136的側(cè)壁和頂面去除柵極堆疊件140 (包括硬掩模146、偽柵極144和偽氧化物142)。柵極堆疊件140的去除可在柵極間隔件148之間限定溝槽160(見(jiàn)圖16C)。在去除柵極堆疊件140期間，硬掩模158可用于掩蔽ILD 156和源極/漏極區(qū)154。因此，可在不圖案化ILD 156或源極/漏極區(qū)154的情況下去除柵極堆疊件140。
[0063]接著，參照?qǐng)D17Α至圖17Β，在溝槽160中形成柵極堆疊件162。例如，柵極電介質(zhì)164形成為溝槽160中的共形層。柵極電介質(zhì)164可覆蓋溝道區(qū)136的頂面和側(cè)壁(見(jiàn)圖17Α)。根據(jù)一些實(shí)施例，柵極電介質(zhì)164包括氧化硅、氮化硅或它們的多層。在可選實(shí)施例中，柵極電介質(zhì)164包括高k介電材料。在這種實(shí)施例中，柵極電介質(zhì)164可以具有大于約7.0的k值并且可包括鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或硅酸鹽、它們的組合等。柵極電介質(zhì)164的形成方法可包括分子束沉積(MBD)、ALD、等離子體增強(qiáng)CVD(PECVD)等。
[0064]接著，通過(guò)用導(dǎo)電材料填充溝槽160的剩余部分而在柵極電介質(zhì)164上方形成導(dǎo)電柵電極166。柵電極166可包括含金屬的材料，諸如，氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)、鈷(Co)、釕(Ru)、招(Al)、它們的組合、它們的多層等。柵極電介質(zhì)164和柵電極166的形成可溢出溝槽160并且覆蓋ILD 156的頂面。隨后，實(shí)施平坦化(例如，CMP)以去除柵極電介質(zhì)164和柵電極166的過(guò)多部分。產(chǎn)生的柵極電介質(zhì)164和柵電極166的剩余部分在產(chǎn)生的finFET的溝道區(qū)136上方形成柵極堆疊件162。然后，可使用任意合適的工藝在ILD 156中形成例如包括鎳(Ni)、鎢(W)等的附加部件(諸如，源極/漏極接觸件168)以與源極/漏極區(qū)154電連接。
[0065]圖18示出了根據(jù)一些實(shí)施例的用于形成半導(dǎo)體器件(例如，finFET)的示例工藝流程300。在步驟302中，在半導(dǎo)體襯底(例如，襯底102)中外延生長(zhǎng)APT層(例如，APT層108)。APT層可包括第一類(lèi)型的APT摻雜劑。例如，在一些實(shí)施例中，APT層可包括η型APT摻雜劑，并且在這種實(shí)施例中，APT層可包括SiB或SiCB。在步驟304中，使用任意合適的工藝(諸如，實(shí)施附加的外延)在A(yíng)PT層上方形成第一半導(dǎo)體層(例如，半導(dǎo)體層110)。第一半導(dǎo)體層可基本無(wú)任何摻雜劑，并且第一半導(dǎo)體層的至少一部分可用作產(chǎn)生的finFET的溝道區(qū)(例如，溝槽區(qū)136)。
[0066]接著，在步驟306中，圖案化從半導(dǎo)體襯底向上延伸的第一和第二鰭(例如，NMOS區(qū)202和PMOS區(qū)204中的鰭116)。每個(gè)鰭可包括第一半導(dǎo)體層部分和APT層部分。在步驟308中，例如，通過(guò)去除第二鰭的第一半導(dǎo)體層部分暴露出第二鰭的APT層部分。在步驟310中，在第二鰭的APT層部分中注入不同類(lèi)型的APT摻雜劑。例如，當(dāng)原始APT層包含η型APT摻雜劑時(shí)，步驟310中注入的APT摻雜劑可包括ρ型APT摻雜劑。在一些實(shí)施例中，步驟310可包括注入濃度足夠高的APT摻雜劑以抑制源自APT層的APT摻雜劑。在注入之后，例如，第二鰭中的APT層可包括SiBP或SiCBP。在步驟312中，在第二鰭中的APT上方形成第二半導(dǎo)體層(例如，半導(dǎo)體層134)。
[0067]在各種實(shí)施例中，在步驟308至步驟312期間掩蔽第一鰭(例如，NMOS區(qū)202的鰭116)。因此，第一鰭仍可包括可保持基本未摻雜的第一半導(dǎo)體層。最后，在步驟314中，在第一和第二鰭的頂面和側(cè)壁上形成導(dǎo)電柵極堆疊件。例如，導(dǎo)電柵極堆疊件可形成在第一鰭的第一半導(dǎo)體層部分的頂面和側(cè)壁上以及第二鰭的第二半導(dǎo)體層部分上。諸如源極/漏極區(qū)的附加部件還可鄰近導(dǎo)電柵極堆疊件形成，并且APT層可設(shè)置在這種源極/漏極區(qū)下面以防止(或至少減少)產(chǎn)生的finFET器件中的源極/漏極穿通。
[0068]各種實(shí)施例包括在半導(dǎo)體襯底中外延生長(zhǎng)APT層。APT層提供原位APT摻雜劑，其可防止來(lái)自源極/漏極區(qū)的η型和ρ型摻雜劑穿通進(jìn)各種finFET器件的下面的半導(dǎo)體層內(nèi)。附加的半導(dǎo)體層可形成在A(yíng)PT層上方，并且附加的半導(dǎo)體層的部分可用作產(chǎn)生的finFET器件的溝道區(qū)。包含具有原生APT摻雜劑的APT層消除了在這種finFET器件的鰭中的至少第一類(lèi)型(例如，η型或ρ型)的器件中的APT注入，這樣可產(chǎn)生未摻雜的溝道區(qū)和提高的電功能。仍可實(shí)施APT摻雜劑注入以在晶圓中形成第二類(lèi)型(例如，η型或ρ型的另一種)的器件。
[0069]根據(jù)實(shí)施例，一種半導(dǎo)體器件包括從半導(dǎo)體襯底向上延伸的鰭。鰭包括具有APT摻雜劑的抗穿通(APT)層和位于A(yíng)PT層上方的溝道區(qū)。溝道區(qū)基本無(wú)APT摻雜劑。半導(dǎo)體器件還包括位于溝道區(qū)的側(cè)壁和頂面上的導(dǎo)電柵極堆疊件。
[0070]根據(jù)另一個(gè)實(shí)施例，一種半導(dǎo)體器件包括第一 f inFET和第二 f inFET。第一 f inFET包括具有第一類(lèi)型的第一 APT摻雜劑的第一抗穿通(APT)層、位于第一 APT層上方的第一半導(dǎo)體層、位于第一半導(dǎo)體層的側(cè)壁和頂面上的第一導(dǎo)電柵極堆疊件、和鄰近第一導(dǎo)電柵極堆疊件的第一源極和漏極區(qū)。第二 finFET包括具有第一類(lèi)型的第二 APT摻雜劑和不同于第一類(lèi)型的第二類(lèi)型的第三APT摻雜劑的第二 APT層。第二 f inFET還包括位于第二 APT層上方的第二半導(dǎo)體層、位于第二半導(dǎo)體層的側(cè)壁和頂面上的第二導(dǎo)電柵極堆疊件、和鄰近第二導(dǎo)電柵極堆疊件的第二源極和漏極區(qū)。
[0071]根據(jù)再一個(gè)實(shí)施例，一種形成半導(dǎo)體器件的方法包括在半導(dǎo)體襯底上方外延生長(zhǎng)抗穿通(APT)層和在A(yíng)PT層上方形成半導(dǎo)體層。APT層包括第一 APT摻雜劑。圖案化半導(dǎo)體層和APT層以限定從半導(dǎo)體襯底向上延伸的鰭。第一鰭包括第一 APT層部分和第一半導(dǎo)體層部分。該方法還包括在第一鰭的第一半導(dǎo)體層部分的頂面和側(cè)壁上形成導(dǎo)電柵極堆疊件。
[0072]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員也應(yīng)該意識(shí)到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、更換以及改變。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括: 第一鰭，從半導(dǎo)體襯底向上延伸，其中，所述第一鰭包括 第一抗穿通(APT)層，包括APT摻雜劑；和 第一溝道區(qū)，位于所述第一 APT層上方，其中，所述第一溝道區(qū)基本不含所述APT摻雜劑；以及 導(dǎo)電柵極堆疊件，位于所述第一溝道區(qū)的側(cè)壁和頂面上。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一APT層包括硅硼(SiB)或硅碳硼(SiCB) ο3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括鄰近所述導(dǎo)電柵極堆疊件的源極和漏極區(qū)，其中，所述第一 APT層設(shè)置在所述源極和漏極區(qū)下面。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括從所述半導(dǎo)體襯底向上延伸的第二鰭，其中，所述第二鰭包括: 第二 APT層，包括η型APT摻雜劑和P型APT摻雜劑；以及 第二溝道區(qū)，位于所述第二 APT層上方。5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述第二APT層中的所述P型APT摻雜劑的第一濃度與所述第二 APT層中的所述η型APT摻雜劑的第二濃度的比率至少為約2:1。6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述第二APT層包括硅硼磷或硅碳硼磷。7.一種半導(dǎo)體器件，包括: 第一鰭式場(chǎng)效應(yīng)晶體管(finFET)，包括: 第一抗穿通(APT)層，包括第一類(lèi)型的第一 APT摻雜劑；和 第一半導(dǎo)體層，位于所述第一 APT層上方； 第一導(dǎo)電柵極堆疊件，位于所述第一半導(dǎo)體層的側(cè)壁和頂面上；和 第一源極和漏極區(qū)，鄰近所述第一導(dǎo)電柵極堆疊件；以及 第二 finFET，包括: 第二 APT層，包括第一類(lèi)型的第二 APT摻雜劑和不同于所述第一類(lèi)型的第二類(lèi)型的第三APT摻雜劑； 第二半導(dǎo)體層，位于所述第二 APT層上方； 第二導(dǎo)電柵極堆疊件，位于所述第二半導(dǎo)體層的側(cè)壁和頂面上；和 第二源極和漏極區(qū)，鄰近所述第二導(dǎo)電柵極堆疊件。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體層基本未摻雜任何APT摻雜劑。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第一APT層包括硅硼(SiB)或硅碳硼(SiCB)，并且其中，所述第二 APT層包括硅硼磷(SiBP)或硅碳硼磷(SiCBP)。10.一種形成半導(dǎo)體器件的方法，所述方法包括: 在半導(dǎo)體襯底上方形成抗穿通(APT)層，其中，所述APT層包括第一 APT摻雜劑； 在所述APT層上方形成半導(dǎo)體層； 圖案化所述半導(dǎo)體層和所述APT層以限定從所述半導(dǎo)體襯底向上延伸的第一鰭，其中，所述第一鰭包括第一 APT層部分和第一半導(dǎo)體層部分；以及 在所述第一鰭的所述第一半導(dǎo)體層部分的頂面和側(cè)壁上形成導(dǎo)電柵極堆疊件。
【文檔編號(hào)】H01L29/78GK106033757SQ201510122423
【公開(kāi)日】2016年10月19日
【申請(qǐng)日】2015年3月19日
【發(fā)明人】江國(guó)誠(chéng), 馮家馨, 吳志強(qiáng)
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司