半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件及其制造方法。形成具有高縱橫比的超結(jié)結(jié)構(gòu)。使用溝槽填充工藝以層的形式分開地形成外延層，并且當(dāng)每一個(gè)層已經(jīng)形成時(shí)，在該層中形成溝槽。例如，當(dāng)已經(jīng)形成第一外延層時(shí)，在該外延層中形成第一溝槽。隨后，當(dāng)已經(jīng)形成第二外延層時(shí)，在該外延層中形成第二溝槽。隨后，當(dāng)已經(jīng)形成第三外延層時(shí)，在第三外延層中形成第三溝槽。
【專利說明】半導(dǎo)體器件及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]2015年3月11日提交的日本專利申請?zhí)?015-048613的公開的全部內(nèi)容通過引用并入本文，包括說明書、附圖和摘要。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體器件以及用于制造半導(dǎo)體器件的技術(shù)。例如，本發(fā)明涉及有效地應(yīng)用于包括具有所謂的超結(jié)結(jié)構(gòu)的功率晶體管的半導(dǎo)體器件的技術(shù)，以及涉及用于制造半導(dǎo)體器件的技術(shù)。
【背景技術(shù)】
[0004]日本未經(jīng)審查的專利申請公開號(hào)2010-109033描述了關(guān)于具有超結(jié)結(jié)構(gòu)的功率晶體管的技術(shù)。
【發(fā)明內(nèi)容】
[0005]例如，具有超結(jié)結(jié)構(gòu)的功率晶體管包括具有包括P型柱區(qū)域和η型柱區(qū)域的周期性結(jié)構(gòu)的外延層。在這種具有超結(jié)結(jié)構(gòu)的功率晶體管的關(guān)斷狀態(tài)中，耗盡層還沿著橫向方向從P型柱區(qū)域與η型柱區(qū)域之間的邊界區(qū)域中形成的ρη結(jié)延伸。因此，在具有超結(jié)結(jié)構(gòu)的功率晶體管中，即使作為電流路徑的η型柱區(qū)域(外延層)的雜質(zhì)濃度高，耗盡層也從兩個(gè)邊界區(qū)域朝向被邊界區(qū)域夾在中間的η型柱區(qū)域的內(nèi)部延伸并且最終連接在一起，因而可以耗盡整個(gè)η型柱區(qū)域。
[0006]這在關(guān)斷狀態(tài)下引起整個(gè)η型柱區(qū)域(整個(gè)外延層)的耗盡，導(dǎo)致充分的耐受電壓。換句話說，盡管作為電流路徑的η型柱區(qū)域的雜質(zhì)濃度高，還是能使具有超結(jié)結(jié)構(gòu)的功率晶體管耗盡整個(gè)η型柱區(qū)域。因此，能使具有超結(jié)結(jié)構(gòu)的功率晶體管在具有高耐受電壓的同時(shí)降低其導(dǎo)通電阻。
[0007]關(guān)于這點(diǎn)，由于P型柱區(qū)域和η型柱區(qū)域各自的深度越大，則具有超結(jié)結(jié)構(gòu)的功率晶體管的耐受電壓越高，因此期望外延層的厚度更大以提供充分的耐受電壓。另外，隨著單元進(jìn)一步縮小，η型柱區(qū)域(外延層)的雜質(zhì)濃度增大;從而，如期望地縮小單元以降低導(dǎo)通電阻。
[0008]用于形成超結(jié)結(jié)構(gòu)的制造技術(shù)的示例包括所謂“溝槽填充工藝”的制造技術(shù)，其中在外延層中形成溝槽，然后用半導(dǎo)體材料填充溝槽以形成P型柱區(qū)域。
[0009]關(guān)于溝槽填充工藝，在形成深度大的P型柱區(qū)域的情況以及縮小單元的情況中的每一個(gè)情況下，溝槽的縱橫比大，示出了通過溝槽填充工藝形成P型柱區(qū)域的高技術(shù)難度。從而，當(dāng)通過溝槽填充工藝形成超結(jié)結(jié)構(gòu)時(shí)，必須考慮實(shí)現(xiàn)耐受電壓的進(jìn)一步增大或者導(dǎo)通電阻的進(jìn)一步減小。
[0010]將通過本說明書和附圖的描述表明其它問題和新穎特性。
[0011]根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了在交替地設(shè)置的第二傳導(dǎo)性類型的柱區(qū)域與第一傳導(dǎo)性類型的柱區(qū)域之間的邊界區(qū)域中的每一個(gè)中具有級(jí)差(level difference)的半導(dǎo)體器件。
[0012]根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了制造半導(dǎo)體器件的方法，其中在使用溝槽填充工藝的前提下，以多個(gè)步驟以部分層的形式分開地形成外延層，并且當(dāng)每一個(gè)部分層已經(jīng)形成的時(shí)候，在該部分層中形成溝槽并且用半導(dǎo)體材料填充該溝槽。
[0013]根據(jù)相應(yīng)實(shí)施例，可以形成具有高縱橫比的超結(jié)結(jié)構(gòu)。
【附圖說明】
[0014]圖1是具有功率MOSFET的半導(dǎo)體芯片的平面配置的示意性例示。
[0015]圖2例示了沿著圖1中的線A-A切割的截面中的典型的超結(jié)結(jié)構(gòu)。
[0016]圖3是例示第一實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。
[0017]圖4是例示圖3中所例示的第一實(shí)施例的超結(jié)結(jié)構(gòu)上設(shè)置的元件部分的配置的截面圖。
[0018]圖5是例示第一實(shí)施例的半導(dǎo)體器件的制造過程的截面圖。
[0019]圖6是例示圖5之后的半導(dǎo)體器件的制造過程的截面圖。
[0020]圖7是例示圖6之后的半導(dǎo)體器件的制造過程的截面圖。
[0021 ]圖8是例示圖7之后的半導(dǎo)體器件的制造過程的截面圖。
[0022]圖9是例示圖8之后的半導(dǎo)體器件的制造過程的截面圖。
[0023]圖10是例示圖9之后的半導(dǎo)體器件的制造過程的截面圖。
[0024]圖11是例示圖10之后的半導(dǎo)體器件的制造過程的截面圖。
[0025]圖12是例示圖11之后的半導(dǎo)體器件的制造過程的截面圖。
[0026]圖13是例示圖12之后的半導(dǎo)體器件的制造過程的截面圖。
[0027]圖14是例示圖13之后的半導(dǎo)體器件的制造過程的截面圖。
[0028]圖15是例示圖14之后的半導(dǎo)體器件的制造過程的截面圖。
[0029]圖16是例示圖15之后的半導(dǎo)體器件的制造過程的截面圖。
[0030]圖17是例示圖16之后的半導(dǎo)體器件的制造過程的截面圖。
[0031 ]圖18是例示圖17之后的半導(dǎo)體器件的制造過程的截面圖。
[0032]圖19是例示圖18之后的半導(dǎo)體器件的制造過程的截面圖。
[0033]圖20是例示圖19之后的半導(dǎo)體器件的制造過程的截面圖。
[0034]圖21是例示變型的超結(jié)結(jié)構(gòu)的截面圖。
[0035]圖22是例示第二實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。
[0036]圖23是例示第三實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。
[0037]圖24A是超結(jié)結(jié)構(gòu)的示意性例示，其中外圍區(qū)域中設(shè)置的多個(gè)P型柱區(qū)域的相應(yīng)底部位置與單元區(qū)域中設(shè)置的多個(gè)P型柱區(qū)域的底部位置平等。
[0038]圖24B是第三實(shí)施例的超結(jié)結(jié)構(gòu)的示意性例示。
[0039]圖25是例示第四實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。
[0040]圖26A例示了具有相同雜質(zhì)濃度的多個(gè)外延層的仿真結(jié)果。
[0041]圖26B和圖26C各自例示了具有不同雜質(zhì)濃度的多個(gè)外延層的仿真結(jié)果。
[0042]圖27是例示變型的超結(jié)結(jié)構(gòu)的截面圖。
【具體實(shí)施方式】
[0043]盡管如果必要的話為了方便起見可以將下列實(shí)施例中的每一個(gè)分為多個(gè)部分或者實(shí)施例來說明，但是除特別限定的情況外，它們彼此并非不相關(guān)，而是處于一個(gè)是另一個(gè)的部分或者全部的變型、細(xì)節(jié)、補(bǔ)充解釋等等的關(guān)系中。
[0044]在下列實(shí)施例中的每一個(gè)中，當(dāng)提到元件的數(shù)量等等(包括數(shù)量、數(shù)值、量和范圍)時(shí)，除特別限定的情況以及所述數(shù)量在原理上很明確地限于規(guī)定數(shù)量的情況以外，所述數(shù)量不限于規(guī)定數(shù)量。換句話說，所述數(shù)量可以不少于或者不多于規(guī)定數(shù)量。
[0045]在下列實(shí)施例中的每一個(gè)中，應(yīng)當(dāng)理解，除特別限定的情況以及構(gòu)成元件在原理上可能不可缺少的情況以外，實(shí)施例的構(gòu)成元件(包括元件步驟等等)并不一定是不可缺少的。
[0046]類似地，在下列實(shí)施例中的每一個(gè)中，當(dāng)對配置(諸如構(gòu)成元件的形狀和位置關(guān)系)進(jìn)行描述時(shí)，應(yīng)當(dāng)包括與那些配置中的一個(gè)基本上密切相關(guān)或者類似的任何配置，除特別限定的情況以及在原理上可以不包括該配置的情況以外。這一點(diǎn)對于數(shù)值和范圍也都同樣適用。
[0047]在用于解釋下列實(shí)施例的所有附圖中，相同的附圖標(biāo)記指示的是相同的部件，并且省略重復(fù)的描述。為了更好的可視性，平面圖也可以有影線。
[0048]第一實(shí)施例
[0049]典型的超結(jié)結(jié)構(gòu)
[0050]以功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)為示例性功率半導(dǎo)體元件來描述第一實(shí)施例。圖1是具有功率MOSFET的半導(dǎo)體芯片CHPl的平面配置的示意性例示。如圖1所例示的，例如，半導(dǎo)體芯片CHPl具有矩形形狀，并且包括單元區(qū)域CR和外圍區(qū)域PER(終端區(qū)域)。另外，如圖1所例示的，單元區(qū)域CR設(shè)置在外圍區(qū)域PER的內(nèi)部。換句話說，外圍區(qū)域PER設(shè)置在單元區(qū)域CR的外部。換種方式說，外圍區(qū)域PER被設(shè)置為包圍單元區(qū)域CR的外側(cè)。反過來說，單元區(qū)域CR設(shè)置在由外圍區(qū)域PER所包圍的內(nèi)部區(qū)域中。
[0051 ]例如，單元區(qū)域CR具有多個(gè)功率MOSFET，各自用作開關(guān)元件。例如，外圍區(qū)域PER具有外圍結(jié)構(gòu)，所述外圍結(jié)構(gòu)以具有傾斜蝕刻的外圍的斜面結(jié)構(gòu)、擴(kuò)散環(huán)結(jié)構(gòu)、場環(huán)結(jié)構(gòu)或者場板結(jié)構(gòu)為代表。這種外圍結(jié)構(gòu)基本上是基于抑制由電場集中所引起的雪崩擊穿現(xiàn)象的設(shè)計(jì)理念來設(shè)置的。如上所述，對于半導(dǎo)體芯片CHPl，功率MOSFET設(shè)置在包括中央?yún)^(qū)域的內(nèi)部區(qū)域中，而作為電場緩和(relaxat1n)結(jié)構(gòu)的外圍結(jié)構(gòu)設(shè)置在包圍內(nèi)部區(qū)域的外部區(qū)域中。
[0052]圖2例示了沿著圖1中的線A-A切割的截面中的典型的超結(jié)結(jié)構(gòu)。如圖2所例示的，半導(dǎo)體芯片CHP包括單元區(qū)域CR和外圍區(qū)域PER。在圖2中，例如，外延層EPI設(shè)置在半導(dǎo)體襯底IS上，該半導(dǎo)體襯底IS包括含有η型雜質(zhì)(諸如磷(P)或者砷(As))的硅。例如，外延層EPI由主要含有摻雜η型雜質(zhì)(諸如磷(P)或者砷(As))的硅的半導(dǎo)體層構(gòu)成。半導(dǎo)體襯底IS和外延層EPI構(gòu)成功率MOSFET的漏極區(qū)域。
[0053]多個(gè)P型柱區(qū)域PCR設(shè)置在外延層EPI中，同時(shí)彼此隔開。例如，每一個(gè)P型柱區(qū)域PCR具有柱形，并且由摻雜P型雜質(zhì)(諸如硼(B))的半導(dǎo)體區(qū)域構(gòu)成。被彼此相鄰的P型柱區(qū)域夾在中間的外延層EPI的部分區(qū)域可以被稱為η型柱區(qū)域(η型柱區(qū)域NCR，參見圖4)。換句話說，P型柱區(qū)域PCR和η型柱區(qū)域交替地設(shè)置在半導(dǎo)體襯底IS上的外延層EPI中。該結(jié)構(gòu)稱為超結(jié)結(jié)構(gòu)。盡管未在圖2中示出，但是元件部分設(shè)置在具有超結(jié)結(jié)構(gòu)的外延層EPI的表面上。
[0054]用于制造超結(jié)結(jié)構(gòu)的技術(shù)
[0055]現(xiàn)在對用于制造超結(jié)結(jié)構(gòu)的技術(shù)進(jìn)行描述。用于制造超結(jié)結(jié)構(gòu)的技術(shù)的示例包括被稱為“多外延工藝”的工藝和稱為“溝槽填充工藝”的工藝。
[0056]在多外延工藝中，分為多個(gè)步驟以層的形式分開地形成其中設(shè)置P型柱區(qū)域PCR的外延層EPI，并且通過離子注入工藝將P型雜質(zhì)引入每一層中。
[0057]在溝槽填充工藝中，形成整個(gè)外延層EPI，然后在外延層EPI中形成溝槽，并且用P型半導(dǎo)體材料填充溝槽，從而形成P型柱區(qū)域PCR。
[0058]為了改進(jìn)而進(jìn)行的研究
[0059]在第一實(shí)施例中，溝槽填充工藝被指明為用于制造超結(jié)結(jié)構(gòu)的技術(shù)，并且考慮通過溝槽填充工藝進(jìn)一步增大超結(jié)結(jié)構(gòu)的耐受電壓。具體地，盡管較大深度的溝槽對增大耐受電壓有效，但是如果增大溝槽的深度而大致保持其寬度，則由溝槽的深度與寬度的比所定義的溝槽的縱橫比增大。這使溝槽的填充性能降級(jí)，導(dǎo)致溝槽的形成難度增大。因此，在第一實(shí)施例中，當(dāng)溝槽填充工藝用作用于制造超結(jié)結(jié)構(gòu)的技術(shù)時(shí)，考慮制造縱橫比實(shí)質(zhì)上為高的溝槽。現(xiàn)在對做出這種考慮的第一實(shí)施例的技術(shù)理念進(jìn)行描述。
[0060]第一實(shí)施例的基本理念
[0061]例如，圖2例示了具有可生產(chǎn)的縱橫比范圍中最大的溝槽TR的縱橫比的超結(jié)結(jié)構(gòu)。在圖2所示的配置中，由于縱橫比超過可生產(chǎn)范圍，因此很難進(jìn)一步地增大外延層EPI的厚度以及增大溝槽TR的深度以進(jìn)一步地增大耐受電壓。
[0062]因此，在第一實(shí)施例中，考慮制造其縱橫比實(shí)際上高于圖2例示的典型的超結(jié)結(jié)構(gòu)的縱橫比的溝槽。具體地，圖3是例示第一實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。圖3所示的第一實(shí)施例的基本理念是使用溝槽填充工藝以層的形式分開地形成外延層EPI，并且當(dāng)每一個(gè)層已經(jīng)形成時(shí)，在該層中形成溝槽。具體地，例如如圖3所例示的，當(dāng)已經(jīng)形成外延層EPIl時(shí)，在外延層EPIl中形成溝槽TRl。隨后，當(dāng)已經(jīng)形成外延層EPI2時(shí)，在外延層EPI2中形成溝槽TR2。隨后，當(dāng)已經(jīng)形成外延層EPI3時(shí)，在外延層EPI3中形成溝槽TR3。具體地，在第一實(shí)施例中，形成溝槽TRl、TR2和TR3以使得彼此平面地疊加同時(shí)連接在一起。
[0063]因此，盡管圖3中例示的溝槽TRl至TR3中的每一個(gè)的縱橫比設(shè)定在與圖2中例示的溝槽TR的縱橫比的可生產(chǎn)范圍類似的可生產(chǎn)范圍內(nèi)，但是可以使得作為溝槽TRl至TR3的組合的整個(gè)溝槽(TR1+TR2+TR3)的縱橫比高于在單個(gè)外延層中形成溝槽所允許的縱橫比。換句話說，可以使得作為溝槽TRl至TR3的組合的整個(gè)溝槽(TR1+TR2+TR3)的縱橫比高于圖2中例示的溝槽TR的縱橫比。這意味著第一實(shí)施例允許進(jìn)一步地增大溝槽的深度，可以進(jìn)一步地增大超結(jié)結(jié)構(gòu)的耐受電壓。
[0064]元件部分的配置
[0065]現(xiàn)在對圖3中例示的第一實(shí)施例的超結(jié)結(jié)構(gòu)上設(shè)置的元件部分的配置進(jìn)行描述。圖4是例示圖3中例示的第一實(shí)施例的超結(jié)結(jié)構(gòu)上設(shè)置的元件部分的配置的截面圖。
[0066]首先，對單元區(qū)域CR的器件結(jié)構(gòu)進(jìn)行描述。在圖4中，元件部分具有在外延層EPI3的表面與P型柱區(qū)域PCR接觸的溝道區(qū)域CH，而源極區(qū)域SR被設(shè)置為由溝道區(qū)域CH圍住。溝道區(qū)域CH由摻雜p型雜質(zhì)(諸如硼(B))的半導(dǎo)體區(qū)域構(gòu)成。源極區(qū)域SR由摻雜η型雜質(zhì)(諸如磷(P)或者砷(As))的半導(dǎo)體區(qū)域構(gòu)成。
[0067]柵極絕緣膜GOX設(shè)置在被彼此相鄰的溝道區(qū)域CH夾在中間的區(qū)域上，以及柵極電極GE設(shè)置在柵極絕緣膜GOX上。盡管柵極絕緣膜GOX由例如氧化硅膜形成，但是也可以由例如其介電常數(shù)高于氧化硅膜的介電常數(shù)的高介電膜形成。柵極電極G E由例如多晶硅膜形成。柵極電極GE被設(shè)置為與源極區(qū)域SR相匹配。由例如氧化硅膜構(gòu)成的層間絕緣膜IL被設(shè)置為覆蓋柵極電極GE的頂部和兩個(gè)側(cè)壁。
[0068]溝槽設(shè)置在從彼此相鄰的柵極電極GE之間的層間絕緣膜IL露出的區(qū)域的表面中，同時(shí)穿過源極區(qū)域SR到達(dá)溝道區(qū)域CH。主體接觸區(qū)域BC設(shè)置在溝槽的底部上。主體接觸區(qū)域BC由摻雜P型雜質(zhì)(諸如硼(B))的半導(dǎo)體區(qū)域構(gòu)成，并且主體接觸區(qū)域BC的雜質(zhì)濃度高于溝道區(qū)域CH的雜質(zhì)濃度。
[0069]阻擋導(dǎo)體膜(包括例如鈦-鎢膜)以及源極電極(包括例如鋁合金膜)SE設(shè)置在覆蓋柵極電極GE的層間絕緣膜IL上，同時(shí)填充在其底部上具有主體接觸區(qū)域BC的溝槽。因此，源極電極SE通過主體接觸區(qū)域BC電耦接至源極區(qū)域SR和溝道區(qū)域CH。
[0070]主體接觸區(qū)域BC具有提供與源極電極SE進(jìn)行歐姆接觸的功能，并且允許源極區(qū)域SR和溝道區(qū)域CH以相同電位彼此電耦接。
[0071]從而，可以對以源極區(qū)域SR作為發(fā)射極區(qū)域、溝道區(qū)域CH作為基極區(qū)域以及外延層EPI3作為集電極區(qū)域的寄生npn雙極晶體管的導(dǎo)通操作進(jìn)行抑制。具體地，源極區(qū)域SR與溝道區(qū)域CH以相同電位進(jìn)行電耦接意味著寄生npn雙極晶體管的發(fā)射極區(qū)域與基極區(qū)域之間沒有電位差，導(dǎo)致對寄生npn雙極晶體管的導(dǎo)通操作的抑制。
[0072]柵極引線部分GPU(包括多晶硅膜)作為與柵極電極GE相同的層，在靠近與外圍區(qū)域PER的邊界的單元區(qū)域CR內(nèi)，設(shè)置在外延層EPI3中的溝道區(qū)域CH上，其中所述柵極引線部分GPU和所述溝道區(qū)域CH之間具有柵極絕緣膜G0X。層間絕緣膜IL被設(shè)置以覆蓋柵極引線部分GPU的頂部和兩個(gè)側(cè)壁，并且部分地具有開口，該開口露出柵極引線部分GPU的頂部的一部分。柵極引線電極GPE設(shè)置在層間絕緣膜IL上(包括開口內(nèi)部)。柵極引線部分GPU電耦接至多個(gè)柵極電極GE。施加至柵極引線電極GPE的柵極電壓通過柵極引線部分GPU施加至各個(gè)柵極電極GE。
[0073]表面保護(hù)膜PAS(包括例如氧化硅膜)被設(shè)置以部分地覆蓋源極電極SE和柵極引線電極GPE。源極電極SE的一部分和柵極引線電極GPE的一部分從表面保護(hù)膜PAS露出。按這種方式，將多個(gè)功率MOSFET設(shè)置在單元區(qū)域CR中。
[0074]現(xiàn)在對設(shè)置在單元區(qū)域CR外部的外圍區(qū)域PER的結(jié)構(gòu)進(jìn)行描述。如圖4所例示的，如同單元區(qū)域CR—樣，外圍區(qū)域PER也被設(shè)計(jì)為使得多個(gè)P型柱區(qū)域PCR設(shè)置在外延層EPI3中，同時(shí)彼此隔開。溝道區(qū)域CH設(shè)置在外延層EPI3的表面中，同時(shí)從單元區(qū)域CR延伸，而源極引線區(qū)域SPR被設(shè)置為被圍在溝道區(qū)域CH內(nèi)。多個(gè)電極FFP(各個(gè)包括多晶硅膜)作為與設(shè)置在單元區(qū)域CR中的柵極電極GE相同的層設(shè)置在外延層EPI3的表面上。
[0075]層間絕緣膜IL設(shè)置在外延層EPI3上以覆蓋每一個(gè)電極FFP的頂部和兩個(gè)側(cè)壁。開口設(shè)置在層間絕緣膜IL中以露出源極引線區(qū)域SPR。阻擋導(dǎo)體膜(包括例如鈦-鎢膜)和源極引線電極(包括例如鋁合金膜)SPE設(shè)置在填充開口并且覆蓋電極FFP的層間絕緣膜IL上。
[0076]外圍區(qū)域PER還被設(shè)計(jì)為使得表面保護(hù)膜PAS(包括例如氧化硅膜)被設(shè)置以部分地覆蓋源極引線電極SPE，以及源極引線電極SPE的一部分從表面保護(hù)膜PAS露出。以這種方式，外圍結(jié)構(gòu)被設(shè)置在外圍區(qū)域PER中。
[0077]制造第一實(shí)施例的半導(dǎo)體器件的方法
[0078]現(xiàn)在參考附圖對配置如上所述的第一實(shí)施例的半導(dǎo)體器件的制造方法進(jìn)行描述。
[0079]如圖5所例示的，例如，設(shè)置摻雜η型雜質(zhì)的半導(dǎo)體襯底(硅襯底)IS，以及使用外延工藝在半導(dǎo)體襯底IS上形成摻雜η型雜質(zhì)的外延層(硅層)ΕΡΙ1。隨后在外延層EPI上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蝕劑膜。隨后，使用光刻技術(shù)對抗蝕劑膜進(jìn)行圖案化。隨后，通過用圖案化的抗蝕劑膜作為掩模進(jìn)行蝕刻以對硬掩模膜進(jìn)行圖案化。
[0080]隨后，如圖6所例示的，移除抗蝕劑膜，然后用圖案化的硬掩模膜作為掩模在外延層EPII中形成溝槽TRl。隨后移除硬掩模膜。
[0081 ]隨后，如圖7所例示的，例如，在外延層EPIl上(包括溝槽TRl內(nèi)部)形成摻雜P型雜質(zhì)的半導(dǎo)體材料(硅)SM1。具體地，使用外延工藝形成摻雜P型雜質(zhì)的半導(dǎo)體材料SM1。因此，用摻雜P型雜質(zhì)的半導(dǎo)體材料SMl填充溝槽TRl的內(nèi)部。隨后，如圖8所例示的，使用例如化學(xué)機(jī)械拋光(CMP)工藝移除外延層EPIl表面上設(shè)置的不必要的半導(dǎo)體材料SM1。
[0082]隨后，如圖9所例示的，通過例如外延生長工藝在外延層EPII上(包括填充有半導(dǎo)體材料SMl的每個(gè)溝槽TRl的表面)形成摻雜η型雜質(zhì)的外延層ΕΡΙ2。隨后，在外延層ΕΡ2上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蝕劑膜。隨后，使用光刻技術(shù)對抗蝕劑膜進(jìn)行圖案化。隨后，通過用圖案化的抗蝕劑膜作為掩模進(jìn)行蝕刻以對硬掩模膜進(jìn)行圖案化。
[0083]隨后，如圖10所例示的，移除抗蝕劑膜，然后用圖案化的硬掩模膜作為掩模進(jìn)行蝕刻以在外延層ΕΡΙ2中形成溝槽TR2。隨后移除硬掩模膜。因此，在外延層ΕΡΙ2中形成溝槽TR2，同時(shí)該溝槽TR2平面地疊加在溝槽TRl上并且與其連接?？紤]到圖案化的精確度，使得每個(gè)溝槽TR2的底部寬度大于每個(gè)溝槽TRl的頂部寬度。因此，如圖10所例示的，在溝槽TRl與溝槽TR2之間的邊界區(qū)域中形成級(jí)差DLl。
[0084]隨后，如圖11所例示的，例如，在外延層ΕΡΙ2上(包括溝槽TR2內(nèi)部)形成摻雜P型雜質(zhì)的半導(dǎo)體材料SM2。具體地，使用外延工藝形成摻雜P型雜質(zhì)的半導(dǎo)體材料SM2。因此，用摻雜P型雜質(zhì)的半導(dǎo)體材料SM2填充溝槽TR2的內(nèi)部。隨后，如圖12所例示的，使用例如CMP工藝移除外延層ΕΡΙ2表面上設(shè)置的不必要的半導(dǎo)體材料SM2。
[0085]隨后，如圖13所例示的，通過例如外延生長工藝在外延層ΕΡΙ2上(包括填充有半導(dǎo)體材料SM2的每個(gè)溝槽TR2的表面)形成摻雜η型雜質(zhì)的外延層ΕΡΙ3。隨后，在外延層ΕΡΙ3上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蝕劑膜。隨后，使用光刻技術(shù)對抗蝕劑膜進(jìn)行圖案化。隨后，通過用圖案化的抗蝕劑膜作為掩模進(jìn)行蝕刻以對硬掩模膜進(jìn)行圖案化。
[0086]隨后，如圖14所例示的，移除抗蝕劑膜，然后用圖案化的硬掩模膜作為掩模進(jìn)行蝕刻以在外延層ΕΡΙ3中形成溝槽TR3。隨后移除硬掩模膜。因此，在外延層ΕΡΙ3中形成溝槽TR3，同時(shí)該溝槽TR3平面地疊加在溝槽TR2上并且與其連接?？紤]到圖案化的精確度，使得溝槽TR3的底部寬度大于溝槽TR2的頂部寬度。因此，如圖14所例示的，在溝槽TR2與溝槽TR3之間的邊界區(qū)域中形成級(jí)差DL2。
[0087]隨后，如圖15所例示的，例如，在外延層EPI3上(包括溝槽TR3內(nèi)部)形成摻雜p型雜質(zhì)的半導(dǎo)體材料SM3。具體地，使用外延工藝形成摻雜P型雜質(zhì)的半導(dǎo)體材料SM3。因此，用摻雜P型雜質(zhì)的半導(dǎo)體材料SM3填充溝槽TR3的內(nèi)部。隨后，如圖16所例示的，使用例如CMP工藝移除外延層EPI3表面上設(shè)置的不必要的半導(dǎo)體材料SM3。按這種方式，形成第一實(shí)施例的超結(jié)結(jié)構(gòu)。具體地，如圖16所例示的，可以通過堆疊的外延層EPII至EPI3形成P型柱區(qū)域PCR。每個(gè)P型柱區(qū)域PCR由填充有半導(dǎo)體材料SMl的溝槽TRl、填充有半導(dǎo)體材料SM2的溝槽TR2以及填充有半導(dǎo)體材料SM3的溝槽TR3的組合構(gòu)成。
[0088]現(xiàn)在對第一實(shí)施例的超結(jié)結(jié)構(gòu)上設(shè)置的元件部分的制造過程進(jìn)行描述。
[0089]如圖17所例示的，使用光刻技術(shù)和離子注入工藝跨越單元區(qū)域CR和外圍區(qū)域PER地形成溝道區(qū)域CH。溝道區(qū)域CH是通過將P型雜質(zhì)(諸如硼(B))引入到外延層EPI3中形成的P型半導(dǎo)體區(qū)域。
[0090]隨后，在外延層EPI3的表面上形成柵極絕緣膜GOX，以及在柵極絕緣膜GOX上形成導(dǎo)體膜PF1。柵極絕緣膜GOX由例如氧化硅膜形成，并且可以通過例如熱氧化工藝形成。然而，柵極絕緣膜GOX不僅可以由氧化硅膜形成，還可以由其介電常數(shù)高于氧化硅膜的介電常數(shù)的高介電膜形成，所述高介電膜以例如氧化鉿膜為代表。設(shè)置在柵極絕緣膜GOX上的導(dǎo)體膜PFl由例如多晶硅膜形成，并且可以使用例如化學(xué)氣相淀積(CVD)工藝形成。
[0091]隨后，如圖18所例示的，使用光刻技術(shù)和蝕刻技術(shù)對導(dǎo)體膜PFl進(jìn)行圖案化。因此，在單元區(qū)域CR中形成柵極電極GE和柵極引線部分GPU，以及在外圍區(qū)域PER中形成多個(gè)電極(虛設(shè)電極)FFP。在單元區(qū)域CR中，柵極引線部分GPU被形成為電耦接至柵極電極GE。
[0092]隨后，如圖19所例示的，光刻技術(shù)和離子注入工藝用于在單元區(qū)域CR中形成與柵極電極GE相匹配的源極區(qū)域SR，以及在外圍區(qū)域PER中形成源極引線區(qū)域SPR。源極區(qū)域SR和源極引線區(qū)域SPR各自為通過將η型雜質(zhì)(諸如磷或者砷)引入到外延層EPI3中形成的η型半導(dǎo)體區(qū)域。單元區(qū)域CR中的源極區(qū)域SR電耦接至設(shè)置在外圍區(qū)域PER中的源極引線區(qū)域SPR0
[0093]隨后，在外延層ΕΡΙ3上形成層間絕緣膜IL以覆蓋柵極電極GE、柵極引線部分GPU和電極FFP。層間絕緣膜IL由例如氧化硅膜形成，并且可以使用例如CVD工藝形成。在單元區(qū)域CR中，使用光刻技術(shù)和蝕刻技術(shù)形成穿過層間絕緣膜IL和源極區(qū)域SR且在其底部到達(dá)位于彼此相鄰的柵極電極GE之間的溝道區(qū)域CH的溝槽，并且形成露出柵極引線部分GPU的一部分的開口。在外圍區(qū)域PER中，在層間絕緣膜IL中形成開口以露出源極引線區(qū)域SPR。隨后，在單元區(qū)域CR中，使用光刻技術(shù)和離子注入工藝在溝槽底部上形成主體接觸區(qū)域BC，該溝槽中的每一個(gè)穿過層間絕緣膜IL和源極區(qū)域SR并且在其底部到達(dá)溝道區(qū)域CH。主體接觸區(qū)域BC被形成為其雜質(zhì)濃度高于溝道區(qū)域CH的雜質(zhì)濃度，該主體接觸區(qū)域BC是通過將P型雜質(zhì)(諸如硼(B))引入到外延層ΕΡΙ3中形成的P型半導(dǎo)體區(qū)域。
[0094]隨后，如圖20所例示的，在層間絕緣膜IL上(包括在其底部上具有主體接觸區(qū)域BC的溝槽、露出柵極引線部分GPU的開口以及露出源極引線區(qū)域SPR的開口)形成金屬膜。金屬膜由例如鈦-鎢膜和鋁合金膜的堆疊膜形成，并且可以使用例如濺射工藝形成。使用光刻技術(shù)和蝕刻技術(shù)對金屬膜進(jìn)行圖案化。因此，在單元區(qū)域CR中，形成電耦接至源極區(qū)域SR和主體接觸區(qū)域BC的源極電極SE，并且形成電耦接至柵極引線部分GPU的柵極引線電極GPE。在外圍區(qū)域PER中，形成電耦接至源極引線區(qū)域SPR的源極引線電極SPE。
[0095]隨后，如圖4所例示的，形成表面保護(hù)膜PAS以覆蓋源極電極SE、柵極引線電極GPE和源極引線電極SPE。使用光刻技術(shù)和蝕刻技術(shù)對表面保護(hù)膜PAS進(jìn)行圖案化以露出源極電極SE的一部分、柵極引線電極GPE的一部分和源極引線電極SPE的一部分。因此，從表面保護(hù)膜露出的區(qū)域都允許用作外部耦接區(qū)域。按這種方式，可以制造第一實(shí)施例的半導(dǎo)體器件。
[0096]第一實(shí)施例的特性特征
[0097]現(xiàn)在對第一實(shí)施例的特性點(diǎn)進(jìn)行描述。第一實(shí)施例的第一特性點(diǎn)是使用溝槽填充工藝以層的形式分開地形成外延層EPI，并且當(dāng)每一個(gè)層已經(jīng)形成時(shí)，在該層中形成溝槽。第一實(shí)施例所特有的這種方法被稱為“多溝槽填充工藝”。具體地，在第一實(shí)施例的多溝槽填充工藝中，如圖5至圖16所例示的，當(dāng)已經(jīng)形成外延層EPIl時(shí)，在外延層EPIl中形成溝槽TR1。隨后，當(dāng)已經(jīng)形成外延層EPI2時(shí)，在外延層EPI2中形成溝槽TR2。隨后，當(dāng)已經(jīng)形成外延層EPI3時(shí)，在外延層EPI3中形成溝槽TR3。
[0098]具體地，在溝槽TRl上形成溝槽TR2以使得溝槽TR2與溝槽TRl連通。同樣地，在溝槽TR2上形成溝槽TR3以使得溝槽TR3與溝槽TR2連通。
[0099]例如，盡管溝槽TRl至TR3中的每一個(gè)的縱橫比都設(shè)定為在單個(gè)外延層中形成溝槽所允許的縱橫比，但是可以使得作為溝槽TRl至TR3的組合的整個(gè)溝槽(TR1+TR2+TR3)的縱橫比高于在單個(gè)外延層中形成溝槽所允許的縱橫比。換句話說，作為溝槽TRl至TR3的組合的整個(gè)溝槽(TR1+TR2+TR3)的縱橫比可以超過在單個(gè)外延層中形成溝槽所容許的縱橫比。即，第一實(shí)施例的多溝槽填充工藝的優(yōu)勢在于允許形成具有超過制造限制的縱橫比的溝槽。因此，與通過溝槽填充工藝形成的溝槽相比，第一實(shí)施例的多溝槽填充工藝允許溝槽的深度更大，使得超結(jié)結(jié)構(gòu)的耐受電壓進(jìn)一步增大。
[0100]第一實(shí)施例的第二特性點(diǎn)是在外延層EPI2中形成的溝槽TR2的底部寬度大于在外延層EPII中形成的溝槽TRl的頂部寬度，例如，如圖10所例示的。換句話說，第一實(shí)施例的第二特性點(diǎn)是在外延層EPIl中形成的溝槽TRl的頂部由在外延層EPI2中形成的溝槽TR2的底部圍住。
[0101]同樣地，第一實(shí)施例的第二特性點(diǎn)是在外延層EPI3中形成的溝槽TR3的底部寬度大于在外延層EPI2中形成的溝槽TR2的頂部寬度，例如，如圖14所例示的。換句話說，第一實(shí)施例的第二特性點(diǎn)是在外延層EPI2中形成的溝槽TR2的頂部由在外延層EPI3中形成的溝槽TR3的底部圍住。
[0102]因此，根據(jù)第一實(shí)施例，可以抑制溝槽TRl與溝槽TR2的不對準(zhǔn)以及溝槽TR2與溝槽TR3的不對準(zhǔn)。具體地，在第一實(shí)施例中，由于通過不同光刻步驟形成溝槽TRl、TR2和TR3，因此擔(dān)心圖案化中的不對準(zhǔn)。關(guān)于這點(diǎn)，第一實(shí)施例具有溝槽TR2的底部寬度大于溝槽TRl的頂部寬度以及溝槽TR3的底部寬度大于溝槽TR2的頂部寬度的第二特性點(diǎn)，使得溝槽TRl與溝槽TR2之間具有充足的應(yīng)對不對準(zhǔn)的容限。因此，根據(jù)第一實(shí)施例，可以提高溝槽TRl、溝槽TR2與溝槽TR3之間的耦接可靠性。由于第一實(shí)施例的這種第二特性點(diǎn)，下層中形成的溝槽TRl的縱橫比大于上層中形成的溝槽TR2的縱橫比。換句話說，上層中形成的溝槽TR2的縱橫比小于下層中形成的溝槽TRl的縱橫比。這是因?yàn)楸M管溝槽TRl的深度等于溝槽TR2的深度，但是由于第二特性點(diǎn)，上層中形成的溝槽TR2的底部寬度大于下層中形成的溝槽TRl的底部寬度。
[0103]同樣地，下層中形成的溝槽TR2的縱橫比大于上層中形成的溝槽TR3的縱橫比。換句話說，上層中形成的溝槽TR3的縱橫比小于下層中形成的溝槽TR2的縱橫比。這是因?yàn)楸M管溝槽TR2的深度等于溝槽TR3的深度，但是由于第二特性點(diǎn)，上層中形成的溝槽TR3的底部寬度大于下層中形成的溝槽TR2的底部寬度。
[0104]由于第一實(shí)施例的這種第二特性點(diǎn)，例如，如圖3所例示的，第一實(shí)施例的超結(jié)結(jié)構(gòu)在溝槽TRl與溝槽TR2之間的邊界位置(第一位置)處具有級(jí)差DLl，以及在溝槽TR2與溝槽TR3之間的邊界位置(比第一位置淺的第二位置)處具有級(jí)差DL2。具體地，如圖3所例示的，第一實(shí)施例的超結(jié)結(jié)構(gòu)中的P型柱區(qū)域PCR中的每一個(gè)由外延層EPIl至EPI3中形成的溝槽(TR1+TR2+TR3)和填充溝槽(TR1+TR2+TR3)的P型半導(dǎo)體材料形成。級(jí)差DLl和DL2設(shè)置在溝槽(TR1+TR2+TR3)的內(nèi)壁上。
[0105]溝槽TR2在比級(jí)差DLl的深度位置淺的位置處的寬度大于溝槽TR2在級(jí)差DLl的深度位置處的寬度，以及溝槽TRl在比級(jí)差DLl的深度位置深的位置處的寬度小于溝槽TRl在級(jí)差DLl的深度位置處的寬度。同樣地，溝槽TR3在比級(jí)差DL2的深度位置淺的位置處的寬度大于溝槽TR3在級(jí)差DL2的深度位置處的寬度，以及溝槽TR2在比級(jí)差DL2的深度位置深的位置處的寬度小于溝槽TR2在級(jí)差DL2的深度位置處的寬度。
[0106]以這種方式配置的第一實(shí)施例中的P型柱區(qū)域PCR的優(yōu)勢在于，很少會(huì)在P型柱區(qū)域PCR的深度方向上生成不均勻的高電場，以及容易在P型柱區(qū)域PCR下方遠(yuǎn)離元件部分的區(qū)域中形成高場點(diǎn)。
[0107]變型
[0108]圖21是例示第一變型的超結(jié)結(jié)構(gòu)的截面圖。在第一變型中，外延層EPIl中設(shè)置的溝槽TRl的形狀、外延層EPI2中設(shè)置的溝槽TR2的形狀和外延層EPI3中設(shè)置的溝槽TR3的形狀彼此相同。此外，溝槽TRl的縱橫比、溝槽TR2的縱橫比和溝槽TR3的縱橫比彼此相等。
[0109]在該變型中，例如，如圖21所例示的，溝槽TR2的底部寬度小于溝槽TRl的頂部寬度，以及溝槽TR3的底部寬度小于溝槽TR2的頂部寬度。因此，如圖21所例示的，第一變型的超結(jié)結(jié)構(gòu)還在溝槽TRl與溝槽TR2之間的邊界位置(第一位置)處具有級(jí)差DLl，以及在溝槽TR2與溝槽TR3之間的邊界位置(比第一位置淺的第二位置)處具有級(jí)差DL2。
[0110]在第一變型中，溝槽TRl的形狀、溝槽TR2的形狀和溝槽TR3的形狀彼此相同。從而，變型的優(yōu)勢在于，溝槽TRl至TR3中的每一個(gè)的尺寸或者處理?xiàng)l件均不必改變，以及可以以相同圖案對準(zhǔn)精確度形成溝槽TRl至TR3。
[0111]第二實(shí)施例
[0112]圖22是例示第二實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。在圖22例示的第二實(shí)施例的超結(jié)結(jié)構(gòu)中，盡管溝槽TRl的縱橫比保持與典型的超結(jié)結(jié)構(gòu)的縱橫比相似，但是溝槽TRl至TR3中的每一個(gè)的尺寸和深度都降低至圖2例示的典型的超結(jié)結(jié)構(gòu)的尺寸和深度的三分之一。在該情況下，溝槽TRl的底部寬度小于圖2例示的典型的超結(jié)結(jié)構(gòu)的溝槽TR的底部寬度。因此，在圖22例示的第二實(shí)施例的超結(jié)結(jié)構(gòu)中，不同于圖2例示的典型的超結(jié)結(jié)構(gòu)的是，可以縮小P型柱區(qū)域PCR。因此，第二實(shí)施例的超結(jié)結(jié)構(gòu)能夠降低導(dǎo)通電阻。
[0113]關(guān)于這點(diǎn)，在多外延工藝中，通過離子注入工藝形成P型柱區(qū)域PCR?？紤]到雜質(zhì)擴(kuò)散效應(yīng)，因此，彼此相鄰的P型柱區(qū)域PCR之間的間隔不能夠充分地減小。在第二實(shí)施例的多溝槽填充工藝中，通過用于外延層(EPI1至EPI3)中形成的相應(yīng)溝槽(TRl至TR3)的填充外延工藝形成P型柱區(qū)域PCR。因此，在多溝槽填充工藝中，由溝槽TRl至TR3的形成精確度確定P型柱區(qū)域PCR的形成精確度。溝槽TRl至TR3通過光刻技術(shù)形成。光刻技術(shù)的精確度高于離子注入工藝的精確度。從而，可以通過多溝槽填充工藝以比多外延工藝高的精確度形成P型柱區(qū)域PCR。這意味著比起多外延工藝，多溝槽填充工藝可以更大程度地減小彼此相鄰的P型柱區(qū)域PCR之間的間隔。因此，多溝槽填充工藝的優(yōu)勢在于，比起由多外延工藝給出的導(dǎo)通電阻，多溝槽填充工藝能夠制造導(dǎo)通電阻更小的功率MOSFET ο具體地，第二實(shí)施例的多溝槽填充工藝使P型柱區(qū)域PCR能夠通過形成溝槽TRl至TR3時(shí)減小尺寸和深度這一點(diǎn)與可以使用精確的光刻技術(shù)形成溝槽TRl至TR3這一點(diǎn)的協(xié)同作用來縮小。因此，通過第二實(shí)施例的多溝槽填充工藝形成的超結(jié)結(jié)構(gòu)實(shí)現(xiàn)了導(dǎo)通電阻的進(jìn)一步減小。
[0114]第三實(shí)施例
[0115]圖23是例示第三實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。例如，圖23所示第三實(shí)施例的特性點(diǎn)是外圍區(qū)域PER具有底部位置不同的P型柱區(qū)域(PCR1、PCR2、PCR3)。具體地，外圍區(qū)域PER包括底部都位于第一位置(溝槽TRl的底部位置)處的P型柱區(qū)域PCR1、底部都位于比第一位置淺的第二位置(溝槽TR2的底部位置)處的P型柱區(qū)域PCR2以及底部都位于比第二位置淺的第三位置(溝槽TR3的底部位置)處的P型柱區(qū)域PCR3。P型柱區(qū)域PCR2都設(shè)置在比p型柱區(qū)域PCRl更遠(yuǎn)離單元區(qū)域CR的位置處。P型柱區(qū)域PCR3都設(shè)置在比P型柱區(qū)域PCR2更遠(yuǎn)離單元區(qū)域CR的位置處。
[0116]因此，第三實(shí)施例的超結(jié)結(jié)構(gòu)可以緩和在外圍區(qū)域PER中具有高場強(qiáng)度的區(qū)域的場強(qiáng)度。具體地，圖24A是超結(jié)結(jié)構(gòu)的示意性例示，其中外圍區(qū)域PER中設(shè)置的P型柱區(qū)域PCR的底部位置全部與單元區(qū)域CR中設(shè)置的P型柱區(qū)域PCR的底部位置相同。圖24A示出，具有高場強(qiáng)度的高場強(qiáng)度區(qū)域EFl存在于外圍區(qū)域PER中。這可能是因?yàn)镻型柱區(qū)域PCR均勻地設(shè)置在外圍區(qū)域PER中。
[0117]因此，在第三實(shí)施例中，考慮了在外圍區(qū)域PER中的P型柱區(qū)域PCR的設(shè)置方式。具體地，圖24B是第三實(shí)施例的超結(jié)結(jié)構(gòu)的示意性例示。圖24B示出，第三實(shí)施例的超結(jié)結(jié)構(gòu)具有外圍區(qū)域PER包括底部位置不同的P型柱區(qū)域(PCRl、PCR2、PCR3)的特性點(diǎn)。具體地，在圖24B中，P型柱區(qū)域PCR2都設(shè)置在比底部位置都相對較深的P型柱區(qū)域PCRl更遠(yuǎn)離單元區(qū)域CR的位置處。P型柱區(qū)域PCR3都設(shè)置在比底部位置都相對較深的P型柱區(qū)域PCR2更遠(yuǎn)離單元區(qū)域CR的位置處。圖24B展示了場強(qiáng)度比圖24A中例示的高場強(qiáng)度區(qū)域EFl低的場強(qiáng)度區(qū)域EF2的形成，示出了對場強(qiáng)度的緩和。按這種方式，第三實(shí)施例的超結(jié)結(jié)構(gòu)增大了外圍區(qū)域PER的耐受電壓。
[0118]例如，對于溝槽填充工藝，溝槽形狀不能在單元區(qū)域與外圍區(qū)域之間變化;從而，鑒于優(yōu)化單元區(qū)域的耐受電壓的目的而形成溝槽。然而，在這種情況下，如圖24A所例示的，外圍區(qū)域的耐受電壓并不一定得到優(yōu)化。換句話說，耐受電壓的優(yōu)化條件在單元區(qū)域與外圍區(qū)域之間是不同的。因此，對于溝槽填充工藝，很難單獨(dú)地優(yōu)化單元區(qū)域和外圍區(qū)域各自的耐受電壓，導(dǎo)致耐受電壓設(shè)計(jì)中的低自由度。
[0119]關(guān)于這點(diǎn)，對于第三實(shí)施例的多溝槽填充工藝，以層的形式分開地形成外延層，并且當(dāng)每一個(gè)層已經(jīng)形成時(shí)，在該層中形成溝槽。從而，例如，多溝槽填充工藝可以鑒于優(yōu)化單元區(qū)域的耐受電壓的目的而在單元區(qū)域中的所有層中形成溝槽，而只在外圍區(qū)域中的一些層中形成溝槽。因此，第三實(shí)施例的多溝槽填充工藝可以制造如圖23所例示的超結(jié)結(jié)構(gòu)。因此，第三實(shí)施例的多溝槽填充工藝能夠使P型柱區(qū)域的結(jié)構(gòu)在單元區(qū)域與外圍區(qū)域之間變化，這便于優(yōu)化單元區(qū)域和外圍區(qū)域各自的耐受電壓。即，第三實(shí)施例的優(yōu)勢在于增大了設(shè)計(jì)單元區(qū)域和外圍區(qū)域各自的耐受電壓時(shí)的自由度。
[0120]第三實(shí)施例的多溝槽填充工藝總結(jié)如下。具體地，第三實(shí)施例的多溝槽填充工藝包括:設(shè)置具有單元區(qū)域和外圍區(qū)域(作為單元區(qū)域的外部區(qū)域)的半導(dǎo)體襯底的步驟、在半導(dǎo)體襯底的主表面上形成第一外延層的步驟以及在單元區(qū)域中的第一外延層中形成第一溝槽的步驟。另外，第三實(shí)施例的多溝槽填充工藝包括用半導(dǎo)體材料填充第一溝槽的步驟以及在單元區(qū)域和外圍區(qū)域各自之中的第一外延層上形成第二外延層的步驟。另外，第三實(shí)施例的多溝槽填充工藝包括形成平面地疊加在第一溝槽上并且與其連接的第二溝槽以及在外圍區(qū)域中的第二外延層中形成第三溝槽的步驟。第三實(shí)施例的多溝槽填充工藝還包括用半導(dǎo)體材料填充單元區(qū)域中的第二溝槽并且用半導(dǎo)體材料填充外圍區(qū)域中的第三溝槽的步驟以及在單元區(qū)域中的第二外延層上形成元件部分的步驟。
[0121]因此，第三實(shí)施例的多溝槽填充工藝能夠使P型柱區(qū)域的結(jié)構(gòu)在單元區(qū)域與外圍區(qū)域之間變化，這可以增大設(shè)計(jì)單元區(qū)域和外圍區(qū)域各自的耐受電壓時(shí)的自由度。
[0122]第四實(shí)施例
[0123]圖25是例示第四實(shí)施例的超結(jié)結(jié)構(gòu)的截面圖。圖25所示第四實(shí)施例的特性點(diǎn)是外延層EPIl、外延層EPI2和外延層EPI3具有彼此不同的雜質(zhì)濃度。具體地，例如，圖25例示的第四實(shí)施例的超結(jié)結(jié)構(gòu)包括低于級(jí)差DLl的深度位置的外延層EPI1、高于級(jí)差DLl的深度位置并且低于級(jí)差DL2的深度位置的外延層EPI2以及高于級(jí)差DL2的深度位置的外延層EPI3。外延層EPIl、外延層EPI2和外延層EPI3的雜質(zhì)濃度彼此不同。
[0124]這增大了設(shè)計(jì)超結(jié)結(jié)構(gòu)的耐受電壓時(shí)的自由度。例如，圖26A至26C例示了示出雜質(zhì)濃度不同的外延層EPIl至EPI3的場強(qiáng)度分布的仿真結(jié)果。圖26A例示了各自具有2.25 X11Vcm3的雜質(zhì)濃度的外延層EPIl至EPI3的仿真結(jié)果。圖26B例示了各自具有2.25 X 115/cm3的雜質(zhì)濃度的外延層EPIl和EPI3以及具有2.55 X 11Vcm3的雜質(zhì)濃度的外延層EPI2的仿真結(jié)果。圖26C例示了各自具有2.25 X 11Vcm3的雜質(zhì)濃度的外延層EPIl和EPI3以及具有2.85 X 11Vcm3的雜質(zhì)濃度的外延層EPI2的仿真結(jié)果。圖26A至26C示出了改變外延層EPI2的雜質(zhì)濃度使高場強(qiáng)度區(qū)域HEFI的位置和場強(qiáng)度分布改變。這意味著改變外延層EP11至EPI3中的每一個(gè)的雜質(zhì)濃度使場強(qiáng)度分布改變，而場強(qiáng)度分布的改變又使耐受電壓改變。從而，在第四實(shí)施例中，可以通過改變外延層EPII至EPI3各自的雜質(zhì)濃度來改變耐受電壓。這意味著增大了設(shè)計(jì)單元區(qū)域的耐受電壓時(shí)的自由度。具體地，在圖25所示的第四實(shí)施例中，不僅可以通過基于P型柱區(qū)域PCR的形狀設(shè)計(jì)耐受電壓而且可以通過基于外延層EPIl至EPI3各自的雜質(zhì)濃度設(shè)計(jì)耐受電壓來改變設(shè)計(jì)單元區(qū)域的耐受電壓時(shí)的自由度，導(dǎo)致設(shè)計(jì)第四實(shí)施例的超結(jié)結(jié)構(gòu)時(shí)的高自由度。
[0125]盡管用改變外延層EPIl至EPI3各自的雜質(zhì)濃度的示例性配置對第四實(shí)施例進(jìn)行描述，但是還可以改變填充外延層EP11至EP13中各自形成的溝槽的半導(dǎo)體材料的雜質(zhì)濃度。例如，對于額定值為600V的產(chǎn)品的情況，對于大約50μπι的溝槽深度，外延層EPII至EPI3各自的雜質(zhì)濃度期望地設(shè)定在從2.0\1015(1/0113)至6.0\1015(1/0113)的范圍內(nèi)。另一方面，填充溝槽的半導(dǎo)體材料的雜質(zhì)濃度期望地設(shè)定在從4.0X1015(l/cm3)至1.0Χ1016(1/cm3)的范圍內(nèi)。
[0126]例如，對于額定值為900V的產(chǎn)品的情況，對于大約90μηι的溝槽深度，外延層EPII至EPI3各自的雜質(zhì)濃度期望地設(shè)定在從5.0 X 1014( Ι/cm3)至3.0 X 1015( Ι/cm3)的范圍內(nèi)。另一方面，填充溝槽的半導(dǎo)體材料(P型半導(dǎo)體材料)的雜質(zhì)濃度期望地設(shè)定在從1.0X 1015(1/cm3)至5.0 X 1016(Ι/cm3)的范圍內(nèi)。
[0127]變型
[0128]圖27是例示第二變型的超結(jié)結(jié)構(gòu)的截面圖。圖27例示的第二變型的超結(jié)結(jié)構(gòu)與第三實(shí)施例的特性點(diǎn)和第四實(shí)施例的特性點(diǎn)的組合相對應(yīng)。具體地，在第二變型中，外延層EPIl至EPI3各自的雜質(zhì)濃度改變，并且外圍區(qū)域PER包括底部位置不同的P型柱區(qū)域(PCR1、PCR2、PCR3) ο這進(jìn)一步地增大了設(shè)計(jì)耐受電壓時(shí)的自由度。例如，在圖27中，p型柱區(qū)域PCR的形成圖案改變，同時(shí)在單元區(qū)域CR中的外延層EPII至EPI3各自的雜質(zhì)濃度改變，從而可以優(yōu)化單元區(qū)域CR的耐受電壓。另外，為外圍區(qū)域PER設(shè)計(jì)了 P型柱區(qū)域(PCRl、PCR2、PCR3)的底部位置不同的形成圖案，從而可以優(yōu)化外圍區(qū)域PER的耐受電壓。
[0129]盡管已經(jīng)在上文根據(jù)本發(fā)明的一些實(shí)施例對由發(fā)明人實(shí)現(xiàn)的本發(fā)明進(jìn)行了詳細(xì)描述，但是本發(fā)明不應(yīng)該局限于所述實(shí)施例，并且應(yīng)當(dāng)理解，可以在不背離本發(fā)明主旨的范圍內(nèi)做出各種變型或者更改。
[0130]盡管已經(jīng)用三個(gè)外延層EPIl至EPI3堆疊作為多溝槽填充工藝的示例的情況對上面描述的實(shí)施例進(jìn)行了描述，但是實(shí)施例的技術(shù)理念并不局限于此，而是可以應(yīng)用于兩個(gè)外延層堆疊的情況以及至少四個(gè)外延層堆疊的情況。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括半導(dǎo)體芯片， 所述半導(dǎo)體芯片包括: 半導(dǎo)體襯底； 第一傳導(dǎo)性類型的外延層，設(shè)置在所述半導(dǎo)體襯底上； 第二傳導(dǎo)性類型的多個(gè)柱區(qū)域，彼此隔開地設(shè)置在所述外延層內(nèi)，所述第二傳導(dǎo)性類型與所述第一傳導(dǎo)性類型相反； 所述第一傳導(dǎo)性類型的多個(gè)柱區(qū)域，所述柱區(qū)域中的每一個(gè)是被彼此相鄰的所述第二傳導(dǎo)性類型的柱區(qū)域夾在中間的所述外延層的部分區(qū)域;以及元件部分，設(shè)置在所述外延層的表面中， 其中所述第二傳導(dǎo)性類型的柱區(qū)域中的每一個(gè)由下列形成: 溝槽，設(shè)置在所述外延層中；以及 所述第二傳導(dǎo)性類型的半導(dǎo)體材料，所述半導(dǎo)體材料填充所述溝槽，并且 其中在所述溝槽的內(nèi)壁上設(shè)置級(jí)差。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中設(shè)置多個(gè)所述級(jí)差。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述溝槽包括第一溝槽、和設(shè)置在所述第一溝槽上同時(shí)與所述第一溝槽連通的第二溝槽，以及 其中所述級(jí)差設(shè)置在所述第一溝槽與所述第二溝槽之間的邊界區(qū)域中。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述第一溝槽的縱橫比大于所述第二溝槽的縱橫比。5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述第一溝槽的縱橫比與所述第二溝槽的縱橫比相等。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述外延層包括: 在所述級(jí)差的深度位置下面的下外延層；以及 在所述級(jí)差的深度位置上面的上外延層，以及 其中所述下外延層的雜質(zhì)濃度與所述上外延層的雜質(zhì)濃度不同。7.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中所述級(jí)差中的每一個(gè)包括: 第一深度位置處的第一級(jí)差；以及 比所述第一深度位置淺的位置處的第二級(jí)差。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 其中所述外延層包括: 在所述第一級(jí)差的深度位置下面的下外延層； 在所述第一級(jí)差的深度位置上面以及在所述第二級(jí)差的深度位置下面的中間外延層；以及 在所述第二級(jí)差的深度位置上面的上外延層，并且 其中所述下外延層的雜質(zhì)濃度、所述中間外延層的雜質(zhì)濃度以及所述上外延層的雜質(zhì)濃度彼此不同。9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述半導(dǎo)體芯片包括: 單元區(qū)域；以及 外圍區(qū)域，作為所述單元區(qū)域的外部區(qū)域，并且 其中設(shè)置在所述外圍區(qū)域中的所述第二傳導(dǎo)性類型的柱區(qū)域包括底部位置不同的第二傳導(dǎo)性類型的柱區(qū)域。10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件， 其中設(shè)置在所述外圍區(qū)域中的所述第二傳導(dǎo)性類型的柱區(qū)域包括: 具有作為第一位置的底部位置的第二傳導(dǎo)性類型的柱區(qū)域；以及具有作為比所述第一位置淺的第二位置的底部位置的第二傳導(dǎo)性類型的柱區(qū)域，并且其中具有作為比所述第一位置淺的所述第二位置的底部位置的所述第二傳導(dǎo)性類型的柱區(qū)域設(shè)置在比具有作為所述第一位置的底部位置的所述第二傳導(dǎo)性類型的柱區(qū)域更遠(yuǎn)離所述單元區(qū)域的位置處。11.一種制造半導(dǎo)體器件的方法，包括下列步驟: (a)在半導(dǎo)體襯底上形成第一傳導(dǎo)性類型的第一外延層； (b)在所述第一外延層中形成第一溝槽； (C)用與所述第一傳導(dǎo)性類型相反的第二傳導(dǎo)性類型的半導(dǎo)體材料填充所述第一溝槽； (d)在步驟(c)之后，在包括填充有所述半導(dǎo)體材料的所述第一溝槽的所述第一外延層上形成所述第一傳導(dǎo)性類型的第二外延層； (e)在所述第二外延層中形成第二溝槽，所述第二溝槽平面地疊加在所述第一溝槽上并且與所述第一溝槽連接； (f)用所述第二傳導(dǎo)性類型的所述半導(dǎo)體材料填充所述第二溝槽；以及 (g)在步驟(f)之后，在所述第二外延層上形成元件部分。12.根據(jù)權(quán)利要求11所述的方法，其中所述第一溝槽的縱橫比大于所述第二溝槽的縱橫比。13.根據(jù)權(quán)利要求11所述的方法，其中所述第一溝槽的縱橫比與所述第二溝槽的縱橫比相等。14.根據(jù)權(quán)利要求11所述的方法，其中所述第一外延層的雜質(zhì)濃度與所述第二外延層的雜質(zhì)濃度不同。15.—種制造半導(dǎo)體器件的方法，包括下列步驟: (a)提供具有單元區(qū)域以及作為所述單元區(qū)域的外部區(qū)域的外圍區(qū)域的半導(dǎo)體襯底； (b)在所述半導(dǎo)體襯底的主表面上形成第一傳導(dǎo)性類型的第一外延層； (C)在所述單元區(qū)域中的所述第一外延層中形成第一溝槽； (d)用與所述第一傳導(dǎo)性類型相反的第二傳導(dǎo)性類型的半導(dǎo)體材料填充所述第一溝槽； (e)在步驟(d)之后，在所述單元區(qū)域和所述外圍區(qū)域各自之中的所述第一外延層上形成所述第一傳導(dǎo)性類型的第二外延層； (f)形成平面地疊加在所述第一溝槽上并且與所述第一溝槽連接的第二溝槽，以及在所述外圍區(qū)域中的所述第二外延層中形成第三溝槽； (g)用所述第二傳導(dǎo)性類型的半導(dǎo)體材料填充所述單元區(qū)域中的所述第二溝槽以及用所述第二傳導(dǎo)性類型的所述半導(dǎo)體材料填充所述外圍區(qū)域中的所述第三溝槽;以及 (h)在步驟(g)之后，在所述單元區(qū)域中的所述第二外延層上形成元件部分。
【文檔編號(hào)】H01L29/78GK105977285SQ201610097166
【公開日】2016年9月28日
【申請日】2016年2月23日
【發(fā)明人】市村昭雄, 江口聰司, 飯?zhí)镎芤? 安孫子雄哉
【申請人】瑞薩電子株式會(huì)社