Pip電容的工藝方法
【專利摘要】本發(fā)明公開了一種PIP電容的工藝方法，包含如下步驟：步驟1，在淺槽隔離結構上淀積M?Poly并回刻；步驟2，在M?Poly上再依次進行氧化層淀積及一層氮化硅的淀積；步驟3，回刻氮化硅，濕法刻蝕氧化層；步驟4，淀積高壓氧化層；步驟5，淀積溝槽柵多晶硅；步驟6，溝槽柵多晶硅回刻。本發(fā)明通過淀積氧化層和氮化硅形成側墻來增厚M?Poly側壁底端的介質(zhì)層，在幾乎不減小電容的情況下提高擊穿電壓，減小漏電流。
【專利說明】
Pl P電容的工藝方法
技術領域
[0001] 本發(fā)明涉及集成電路設計制造領域，特別是指一種pip電容的工藝方法。
【背景技術】
[0002] 電容是集成電路芯片中常用的無源器件，比如在一種E-Flash器件(FS115)中，為 了節(jié)省成本，用到PIP電容(Poly-Insolator-Poly，多晶硅-介質(zhì)層-多晶硅，即M-Poly/HV Oxide/GT-Poly)的剖面結構如圖1所示，是一種上下結構，淺槽隔離結構STI上是一層M-Poly(即Memory Poly，存儲器存儲管多晶硅)作為PIP電容的下極板，M-Poly上為高壓氧化 層(HV Oxide)作為電容極板之間的絕緣介質(zhì)層，上極板為溝槽柵多晶硅(GT-Poly)構成，形 成PIP結構。上下極板通過接觸孔引出。
[0003 ]該結構的制造方法包括:M-Po I y淀積及回刻；高壓氧化層淀積；溝槽柵多晶娃淀 積;溝槽柵多晶硅回刻。該制造工藝的缺陷在于:在M-Poly刻蝕后，電容邊緣底部會形成尖 端空間并且會有一定的氧化層損失，如圖2中所示，后續(xù)的HV HTO Oxide在這個區(qū)域容易偏 薄，如圖3所示，在GT-Poly形成以后，這個區(qū)域就容易因為形貌很尖并且Oxide偏薄導致?lián)?穿電壓不達標的問題。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術問題在于提供一種PIP電容的工藝方法，具有較高的擊穿 電壓。
[0005] 為解決上述問題，本發(fā)明所述的PIP電容的工藝方法，包含如下步驟：
[0006] 步驟1，在淺槽隔離結構上淀積M-Poly并回刻；
[0007] 步驟2,在M-Poly上再依次進行氧化層淀積及一層氮化硅的淀積；
[0008] 步驟3，回刻氮化硅，濕法刻蝕氧化層；
[0009] 步驟4,淀積高壓氧化層；
[0010]步驟5,淀積溝槽柵多晶硅；
[0011] 步驟6,溝槽柵多晶硅回刻。
[0012] 所述步驟1中，淀積的M-Poly厚度為1000~1500A。
[0013] 所述步驟2中，淀積的氧化層厚度為100~200A，淀積的氮化硅厚度為200~400A。
[0014] 所述步驟4中，淀積的高壓氧化層厚度為150~200A。
[0015] 所述步驟5中，淀積的溝槽柵多晶硅厚度為1500~2000A。：
[0016] 本發(fā)明所述的PIP電容的工藝方法，利用氧化娃與氮化娃在M - P 〇 I y c側壁形成側 墻，來增厚M-Ploy側壁底端的氧化層厚度，消除了傳統(tǒng)工藝在M-Poly底端形成尖端而使氧 化層變薄導致的擊穿電壓偏低的問題。工藝簡單易于實施。
【附圖說明】
[0017] 圖1是PIP電容的剖面結構圖。
[0018] 圖2是PIP電容傳統(tǒng)工藝M-Poly回刻之后的剖面示意圖，在側壁底端形成尖端。
[0019] 圖3是PIP電容的剖面顯微形貌圖。
[0020] 圖4~9是本發(fā)明PIP電容的工藝步驟示意圖。
[0021 ]圖10是本發(fā)明PIP電容的工藝步驟流程圖。
【具體實施方式】
[0022] 本發(fā)明所述的PIP電容的工藝方法，包含如下步驟：
[0023] 步驟1，在淺槽隔離結構STI上淀積厚度為1000~1500A的M-Poly并回刻，典型厚度 為1400A。如圖4所示。
[0024] 步驟2,在M-Poly上再依次進行氧化層淀積及一層氮化娃的淀積;氧化層厚度為 100~200A，淀積的氮化硅厚度為200~400A。本實施例氧化層厚度取值150A，氮化硅層厚度 取值300A。如圖5所示。
[0025] 步驟3,回刻氮化硅，對氮化硅層做干法刻蝕，把表面的氮化硅層以及邏輯區(qū)的氮 化硅和部分氧化層刻蝕掉。濕法刻蝕掉剩余的氧化層。在M-Poly側壁形成側墻。如圖6所示。
[0026] 步驟4,淀積厚度為150~200A的高壓氧化層HV Oxide，比如淀積厚度為180A。如圖 7所示。
[0027] 步驟5，淀積厚度為15〇σ~2Θ?0Α的溝槽柵多晶硅GT-Poly，本實施例選擇厚度為 1800Α。如圖8所示。
[0028] 步驟6,溝槽柵多晶硅GT-Poly回刻，所述的PIP電容制作完成。最終完成如圖9所 不。
[0029] 本發(fā)明實施例通過淀積150Α左右的氧化層和300Α左右的氮化硅形成側墻來增厚 M-Poly側壁底端的介質(zhì)層，在幾乎不減小電容的情況下(僅影響側面電容，并且側面電容遠 小于正面電容)提高擊穿電壓，減小漏電流。
[0030] 以上僅為本發(fā)明的優(yōu)選實施例，并不用于限定本發(fā)明。對于本領域的技術人員來 說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同 替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【主權項】
1. 一種PIP電容的工藝方法，其特征在于:包含如下步驟： 步驟1，在淺槽隔離結構上淀積M-化Iy并回刻； 步驟2,在M-化Iy上再依次進行氧化層淀積及一層氮化娃的淀積； 步驟3，回刻氮化娃，濕法刻蝕氧化層； 步驟4,淀積高壓氧化層； 步驟5，淀積溝槽柵多晶娃； 步驟6,溝槽柵多晶娃回刻。2. 如權利要求1所述的PIP電容的工藝方法，其特征在于:所述步驟1中，淀積的M-Poly 厚度為1000~巧OOA。3. 如權利要求1所述的PIP電容的工藝方法，其特征在于:所述步驟2中，淀積的氧化層 厚度為IflO~如OA.，淀積的氮化娃厚度為200~400A。4. 如權利要求1所述的PIP電容的工藝方法，其特征在于:所述步驟4中，淀積的高壓氧 化層厚度為1如~泌始。5. 如權利要求1所述的PIP電容的工藝方法，其特征在于:所述步驟5中，淀積的溝槽柵 多晶娃厚度為15撕~撕腑A。
【文檔編號】H01L23/64GK105914138SQ201610470548
【公開日】2016年8月31日
【申請日】2016年6月24日
【發(fā)明人】林益梅
【申請人】上海華虹宏力半導體制造有限公司