提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說(shuō)，本發(fā)明涉及一種提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法。
【背景技術(shù)】
[0002]整合被動(dòng)器件(Integrated Passive Device,簡(jiǎn)稱IPD,也稱為集成無(wú)源器件)指的是在高阻硅襯底上制作的電阻、電容、電感等被動(dòng)器件。其中，一般通過(guò)在高阻硅襯底上進(jìn)行器件制作以得到高性能。
[0003]對(duì)于在高阻硅襯底上制作的作為整合被動(dòng)器件的電感器(本文中稱為“整合被動(dòng)高阻襯底銅電感”)而言，電感器的射頻性能是它的一個(gè)關(guān)鍵性能。整合被動(dòng)高阻襯底銅電感的射頻性能受到兩個(gè)方面因素的影響；一方面，襯底電阻越高，電感射頻性能越好；另一方面，銅表面電阻越小，電感射頻性能越好。
[0004]然而，由于高阻襯底摻雜濃度非常低，襯底表面容易發(fā)生反型或積累而在表面形成一層導(dǎo)電層，該導(dǎo)電層會(huì)降低襯底的有效阻抗從而使得電感射頻性能下降，當(dāng)襯底阻抗越高時(shí)該現(xiàn)象越明顯。另外一方面銅表面的TaN阻擋層的電阻遠(yuǎn)高于銅，這會(huì)導(dǎo)致表面電阻較大而降低了電感性能，TaN越厚，其對(duì)表面電阻的影響越大。
[0005]但是，隨著對(duì)器件性能要求的提高，希望能夠提供一種能夠提高整合被動(dòng)器件電感器的射頻性能的技術(shù)方案。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法。
[0007]為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，包括:在高阻襯底上形成層間絕緣層；在層間絕緣層上形成介質(zhì)層，并且在介質(zhì)層中形成的凹槽；在凹槽的側(cè)壁形成側(cè)壁阻擋層，并且在凹槽的底部形成底部阻擋層；在形成有側(cè)壁阻擋層和底部阻擋層的凹槽中填充用于形成電感的銅材料；其中，阻擋層的厚度被控制成使得所述銅材料能夠透過(guò)層間絕緣層擴(kuò)散至高阻襯底。
[0008]在傳統(tǒng)銅制程工藝中需要足夠厚的TaN作為阻擋層以防止Cu擴(kuò)散到硅襯底表面形成大量的復(fù)合中心而導(dǎo)致有源器件無(wú)法工作，然而該復(fù)合中心不但對(duì)只有被動(dòng)器件的iro芯片沒(méi)有影響，反而會(huì)由于復(fù)合中心的產(chǎn)生而大大提高了高阻襯底的表面電阻而大大提高了被動(dòng)器件的性能。
[0009]優(yōu)選地，底部阻擋層的厚度不大于200埃。
[0010]優(yōu)選地，底部阻擋層的厚度不大于150埃。
[0011]優(yōu)選地，側(cè)壁阻擋層和底部阻擋層的材料為氮化鉭(TaN)。
[0012]優(yōu)選地，側(cè)壁阻擋層的厚度不大于200埃。
[0013]優(yōu)選地，側(cè)壁阻擋層的厚度不大于150埃。
[0014]優(yōu)選地，高阻襯底是高阻硅襯底；層間絕緣層為二氧化硅層。
[0015]優(yōu)選地，所述提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法還包括在所述銅材料的上部形成頂部阻擋層，而且所述頂部阻擋層的厚度不大于200埃。
[0016]優(yōu)選地，所述頂部阻擋層的厚度不大于150埃。
[0017]本發(fā)明通過(guò)使銅擴(kuò)散到高阻襯底來(lái)產(chǎn)生大量的復(fù)合中心，從而有效地降低了高阻襯底中由于反型或積累而在表面形成導(dǎo)電層，同時(shí)復(fù)合中心會(huì)大大降低電荷的遷移率，在兩者同時(shí)作用的結(jié)果下從而增大高阻襯底的表面電阻，進(jìn)而改進(jìn)電感的射頻性能。
[0018]進(jìn)一步地，本發(fā)明通過(guò)使得底部阻擋層、側(cè)部阻擋層和/或頂部阻擋層的厚度必然相對(duì)較小，降低了銅材料的表面電阻而減緩了趨膚效應(yīng)的影響，進(jìn)一步有利于進(jìn)而改進(jìn)電感的射頻性能。
【附圖說(shuō)明】
[0019]結(jié)合附圖，并通過(guò)參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中:
[0020]圖1至圖4示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法的各個(gè)步驟。
[0021]需要說(shuō)明的是，附圖用于說(shuō)明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
【具體實(shí)施方式】
[0022]為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。
[0023]圖1至圖4示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法的各個(gè)步驟。
[0024]具體地說(shuō)，如圖1至圖4所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法包括:
[0025]如圖1所示，在高阻襯底10 (優(yōu)選的，高阻襯底10是高阻硅襯底)上形成層間絕緣層20。優(yōu)選的，層間絕緣層2為二氧化硅層。而且優(yōu)選地，“高阻(硅)襯底”是電阻率大于或等于100歐姆.厘米的(硅)襯底。
[0026]如圖2所示，隨后在層間絕緣層20上形成介質(zhì)層30，并且在介質(zhì)層30中形成凹槽31 ；
[0027]如圖3所示，在凹槽31的側(cè)壁形成側(cè)壁阻擋層41，并且在凹槽31的底部形成底部阻擋層42。優(yōu)選地，側(cè)壁阻擋層41和底部阻擋層42的材料為氮化鉭TaN。
[0028]如圖4所示，在形成有側(cè)壁阻擋層41和底部阻擋層42的凹槽中填充用于形成電感的銅材料50。
[0029]其中，底部阻擋層42的厚度被控制成使得所述銅材料50能夠透過(guò)層間絕緣層20擴(kuò)散至高阻襯底10。
[0030]優(yōu)選地，底部阻擋層42的厚度不大于200埃，進(jìn)一步優(yōu)選地，底部阻擋層42的厚度不大于150埃。
[0031]由此，控制TaN厚度，通過(guò)使銅擴(kuò)散到高阻襯底來(lái)產(chǎn)生大量的復(fù)合中心，從而有效地降低了高阻襯底中由于反型或積累而在表面形成導(dǎo)電層，同時(shí)復(fù)合中心會(huì)大大降低電荷的遷移率，在兩者同時(shí)作用的結(jié)果下從而增大高阻襯底的表面電阻，進(jìn)而改進(jìn)電感的射頻性能。
[0032]另一方面，為了使得所述銅材料50能夠透過(guò)層間絕緣層20擴(kuò)散至高阻襯底10，底部阻擋層42的厚度必然相對(duì)較小，從而相對(duì)于底部阻擋層42的厚度較大的情況降低了銅材料的表面電阻，進(jìn)一步有利于進(jìn)而改進(jìn)電感的射頻性能。
[0033]而且，在優(yōu)選實(shí)施例中，側(cè)壁阻擋層41的厚度不大于200埃，進(jìn)一步優(yōu)選地，側(cè)壁阻擋層41的厚度不大于150埃。這樣，也可以通過(guò)使得側(cè)壁阻擋層41的厚度相對(duì)較小來(lái)增加銅的擴(kuò)散以及降低銅材料的表面電阻，進(jìn)一步有利于進(jìn)而改進(jìn)電感的射頻性能。
[0034]而且，雖然未在附圖中示出，但是可以理解的是，后續(xù)會(huì)在所述銅材料50的上部形成頂部阻擋層(材料優(yōu)選地為氮化鉭TaN)，同樣優(yōu)選地，頂部阻擋層的厚度不大于200埃，進(jìn)一步優(yōu)選地，頂部阻擋層的厚度不大于150埃。這樣，也可以通過(guò)使得頂部阻擋層的厚度相對(duì)較小來(lái)降低銅材料的表面電阻，進(jìn)一步有利于進(jìn)而改進(jìn)電感的射頻性能。
[0035]可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于包括: 在高阻襯底上形成層間絕緣層； 在層間絕緣層上形成介質(zhì)層，并且在介質(zhì)層中形成凹槽； 在凹槽的側(cè)壁形成側(cè)壁阻擋層，并且在凹槽的底部形成底部阻擋層； 在形成有側(cè)壁阻擋層和底部阻擋層的凹槽中填充用于形成電感的銅材料； 其中，底部阻擋層的厚度被控制成使得所述銅材料能夠透過(guò)層間絕緣層擴(kuò)散至高阻襯 。2.根據(jù)權(quán)利要求1所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，底部阻擋層的厚度不大于200埃。3.根據(jù)權(quán)利要求2所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，底部阻擋層的厚度不大于150埃。4.根據(jù)權(quán)利要求1至3之一所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，側(cè)壁阻擋層和底部阻擋層的材料為氮化鉭TaN。5.根據(jù)權(quán)利要求1至3之一所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，側(cè)壁阻擋層的厚度不大于200埃。6.根據(jù)權(quán)利要求5所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，側(cè)壁阻擋層的厚度不大于150埃。7.根據(jù)權(quán)利要求1至3之一所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，高阻襯底是高阻硅襯底；層間絕緣層為二氧化硅層。8.根據(jù)權(quán)利要求1至3之一所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于還包括在所述銅材料的上部形成頂部阻擋層，而且所述頂部阻擋層的厚度不大于200埃。9.根據(jù)權(quán)利要求8所述的提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，其特征在于，所述頂部阻擋層的厚度不大于150埃。
【專利摘要】一種提高整合被動(dòng)高阻襯底銅電感的射頻性能的方法，包括：在高阻襯底上形成層間絕緣層；在層間絕緣層上形成介質(zhì)層，并且在介質(zhì)層中形成凹槽；在凹槽的側(cè)壁形成側(cè)壁阻擋層，并且在凹槽的底部形成底部阻擋層；在形成有側(cè)壁阻擋層和底部阻擋層的凹槽中填充用于形成電感的銅材料；其中，底部阻擋層的厚度被控制成使得所述銅材料能夠透過(guò)層間絕緣層擴(kuò)散至高阻襯底。
【IPC分類】H01L21/60
【公開(kāi)號(hào)】CN105470152
【申請(qǐng)?zhí)枴緾N201410465845
【發(fā)明人】黎坡, 林偉銘, 莘海維, 孔蔚然
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開(kāi)日】2016年4月6日
【申請(qǐng)日】2014年9月12日