專利名稱：具有垂直柵側(cè)壁的場(chǎng)效應(yīng)晶體管和制造這種晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，更具體地說，涉及具有經(jīng)過改善的柵氧化物和垂直側(cè)壁的MOSFET。
MOSFET的多晶硅柵的尺寸、形狀和質(zhì)量對(duì)于常規(guī)和未來的按比例縮小(scale-down)的MOSFET來說是特別重要的。
為了能夠制造具有比目前能得到的集成度更高的存儲(chǔ)器芯片和邏輯器件，人們必須發(fā)現(xiàn)進(jìn)一步按比例縮小在這種芯片中使用的柵和改善制造這種柵的精度的途徑。
在

圖1中示意性地說明了常規(guī)的MOSFET 10的基本要素。這樣一種FET 10一般在硅襯底11中形成并包括被配置在多晶硅柵柱13的左側(cè)和右側(cè)的被摻雜的源區(qū)14和被摻雜的漏區(qū)12。該柵柱13被氧化層15從溝道17-該溝道17位于源區(qū)14和漏區(qū)12之間-隔開。在多晶硅柵13之下，氧化層15起到柵氧化層的作用。在常規(guī)的FET中，在多晶硅柵之下柵氧化層較厚，這是因?yàn)槲幢欢嗑Ч钖鸥采w的氧化層15的部分在多晶硅的RIE(反應(yīng)離子刻蝕)期間被刻蝕，這一點(diǎn)在下文中要提到。請(qǐng)注意，源/溝道和漏/溝道結(jié)18沒有陡峭地被界定。越靠近實(shí)際的溝道，摻雜劑的濃度越減少，即，源/溝道和漏/溝道結(jié)18沒有很好地被界定。這主要是由于柵13的傾斜的側(cè)壁16而引起的，該柵13的傾斜的側(cè)壁16在從頂部對(duì)源區(qū)和漏區(qū)12和14注入摻雜劑時(shí)使得摻雜劑在接近于柵邊緣(與柵重疊)處到達(dá)硅襯底。這一點(diǎn)導(dǎo)致了源和漏電阻的增加、高的重疊電容和沒有很好地被界定的有效溝道長度，這樣就導(dǎo)致器件性能的惡化。
在現(xiàn)有技術(shù)中，將硅的反應(yīng)離子刻蝕(RIE)和光致抗蝕劑掩模用于界定包括互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(CMOS)FET的MOSFET的多晶硅柵。RIE工藝必須滿足兩個(gè)要求。多晶硅柵應(yīng)具有完全垂直的側(cè)壁，再者，必須保證RIE工藝停止于多晶硅柵13底部的柵氧化層15而不使其受到損傷。在典型情況下，柵氧化層15是非常薄(在幾個(gè)納米的范圍內(nèi))的，并在進(jìn)一步按比例縮小FET時(shí)變得越來越薄。
當(dāng)對(duì)整個(gè)晶片進(jìn)行處理時(shí)，多晶硅層-該多晶硅層將被刻蝕而變成晶片上所有MOSFET的多晶硅柵-的厚度是變化的。為了保證所有多晶硅柵被適當(dāng)?shù)亟缍ǎ仨氝@樣來調(diào)整刻蝕時(shí)間，使得所有多晶硅柵，包括在多晶硅層較厚的晶片部分中形成的多晶硅柵，都被向下刻蝕到薄的柵氧化層15處。但是，這種有意識(shí)的過刻蝕導(dǎo)致鄰近于多晶硅柵13的柵氧化層15的厚度局部減少(如圖1中示意性地說明的那樣)，這是因?yàn)槎嗑Ч杩涛g工藝的選擇性不是很高的(請(qǐng)注意，高的選擇性意味著刻蝕工藝只刻蝕打算刻蝕的材料，例如在本實(shí)施例中的多晶硅，而不是柵氧化層)。即，常規(guī)的多晶硅RIE刻蝕工藝不僅刻蝕多晶硅，而且也刻蝕氧化層15。由于該低的選擇性的緣故，氧化層15在鄰近于多晶硅柵13處比氧化層的原來的厚度(見多晶硅柵13之下的氧化層厚度)薄，如圖1中示意性地說明的那樣。
目前使用的RIE多晶硅刻蝕工藝的特征是這樣的，經(jīng)過改善的選擇性減少了刻蝕的定向性，導(dǎo)致形成不需要的非垂直的(傾斜的)多晶硅柵側(cè)壁16。換言之，當(dāng)采用常規(guī)的多晶硅RIE工藝來形成多晶硅柵時(shí)，或是側(cè)壁的傾斜度增加，或是薄的氧化層15被刻蝕，從而在整個(gè)晶片上其厚度發(fā)生變化?？烧{(diào)整多晶硅RIE的化學(xué)性質(zhì)以改善多晶硅/氧化層的選擇性，但這樣一來，RIE刻蝕變得更各向同性，導(dǎo)致形成更加傾斜的側(cè)壁。
如上所述，在按比例縮小MOSFET時(shí)柵氧化層必須變得更薄。很明顯的是，柵氧化層越薄，就越不能容許過刻蝕。換言之，必須改善刻蝕選擇性，以便能制成尺寸非常小的多晶硅柵。例如，亞-0.1微米CMOS FET的柵氧化層的厚度小于3nm。任何過刻蝕將損害器件性能。
本專利申請(qǐng)與下述的兩個(gè)專利有關(guān)美國專利申請(qǐng)系列號(hào)No.09/026,094，題目是“具有經(jīng)過改善的注入劑的場(chǎng)效應(yīng)晶體管和制造這種晶體管的方法”，以及美國專利申請(qǐng)系列號(hào)No.09/026,261，題目是“制造具有亞光刻?hào)挪⒕哂写怪眰?cè)壁的晶體管的方法”，這兩個(gè)申請(qǐng)?jiān)谕惶焯峤?，目前已轉(zhuǎn)讓給本申請(qǐng)的受讓人。將這兩個(gè)專利申請(qǐng)的公開內(nèi)容結(jié)合在這里供參考。
目前沒有已知的能實(shí)現(xiàn)具有垂直(非傾斜)側(cè)壁的柵的MOSFET制造方案。再有，常規(guī)的技術(shù)不適合于制造具有厚度小于5nm的無損傷柵氧化層的按比例縮小的FET。
本發(fā)明的一個(gè)目的是提供一種具有界定得很好的溝道長度、最小的源和漏電阻和最小的重疊電容的MOSFET。
本發(fā)明的另一個(gè)目的是提供一種具有按比例縮小的尺寸的MOSFET，特別是尺寸小于0.1微米的MOSFET。
本發(fā)明的又一個(gè)目的是提供一種制造具有界定得很好的溝道長度、最小的源和漏電阻和最小的重疊電容的MOSFET的方法。
本發(fā)明的又一個(gè)目的是提供一種制造具有按比例縮小的尺寸的MOSFET，特別是尺寸小于0.1微米的MOSFET的方法。
通過提供一種新的和創(chuàng)造性的形成FET的方法完成了上述目的。該方法包括下述工序在至少包括襯墊(pad)氧化層的半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層；界定具有待形成的柵柱的橫向尺寸和形狀的刻蝕窗；通過使用反應(yīng)離子刻蝕(RIE)工藝將該刻蝕窗轉(zhuǎn)移到介質(zhì)疊層中從而在該介質(zhì)疊層中界定柵孔；淀積柵導(dǎo)體，使其充填該柵孔；除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體；除去該介質(zhì)疊層的至少一部分。
本發(fā)明的方法替代了一部分常規(guī)的MOS或CMOS工藝工序，這些工序通常用于通過上述工序的序列來界定柵導(dǎo)體。
可在不同的方面對(duì)上述工藝進(jìn)行修正，將在詳細(xì)的描述中提到這一點(diǎn)。
通過詳細(xì)的描述和附圖，本發(fā)明的優(yōu)點(diǎn)將變得很明顯。但是，一些優(yōu)點(diǎn)是在于柵柱的側(cè)壁是垂直的。本發(fā)明的結(jié)構(gòu)的另一個(gè)優(yōu)點(diǎn)是SiO2襯墊氧化層是均勻的，即，在源和漏區(qū)的頂部上襯墊氧化層的厚度是均勻的，并且在整個(gè)晶片上不變化。這一點(diǎn)反過來保證了在整個(gè)晶片上在源和漏的結(jié)深度方面沒有變化。在襯墊氧化層厚度變化的常規(guī)的器件中，源和漏的結(jié)深度不是均勻的。這一點(diǎn)對(duì)延伸結(jié)來說特別重要。
以下參照下述的示意圖(未按比例畫出)詳細(xì)地描述本發(fā)明圖1是常規(guī)的MOSFET的基本結(jié)構(gòu)的示意性剖面圖。
圖2是按照本發(fā)明的MOSFET的基本結(jié)構(gòu)的示意性剖面圖。
圖3示出按照本發(fā)明的制造序列的關(guān)鍵工序。
圖3A示出被襯墊氧化層和氮化層覆蓋的襯底。
圖3B示出在對(duì)光致抗蝕劑進(jìn)行了用于STI或LOCOS的刻蝕的圖形化處理之后的中間制造工序。
圖3C示出將光致抗蝕劑用作刻蝕STI槽的刻蝕掩模的中間制造工序。
圖3D示出用TEOS層充填了STI槽的中間制造工序。
圖3E示出借助于平面化處理除去了TEOS和一部分氮化層的中間制造工序。
圖3F示出形成了附加層的中間制造工序。
圖3G示出在涂敷了光致抗蝕劑、進(jìn)行了利用光刻的圖形刻蝕和形成了具有垂直側(cè)壁的柵孔之后的中間制造工序。
圖3H是在除去了抗蝕劑以及刻去了TEOS和柵孔底部的襯墊氧化層之后的柵孔的放大圖。
圖3I示出用多晶硅充填了柵孔的中間制造工序，請(qǐng)注意，在充填柵孔之前在該柵孔的底部形成薄的柵氧化層。
圖3J示出借助于平面化處理除去了多晶硅的中間制造工序。
圖3K示出除去了由幾層組成的介質(zhì)疊層從而留下具有垂直側(cè)壁的多晶硅柵的中間制造工序。
圖3L示出引入摻雜劑以便界定源和漏區(qū)的中間制造工序。
圖4是按照本發(fā)明的另一個(gè)實(shí)施例的示意性剖面圖。
圖5是按照本發(fā)明的又一個(gè)實(shí)施例的示意性剖面圖。
在本文中，n+或p+摻雜半導(dǎo)體意味著重?fù)诫s半導(dǎo)體。在典型情況下它們具有至少1018至1022/cm3的摻雜劑的濃度。
當(dāng)在本文中使用詞MOSFET時(shí)，就意味著任何種類的MOSFET場(chǎng)效應(yīng)晶體管，包括CMOS FET、NMOS、PMOS等。
下面描述的重點(diǎn)是在多晶硅柵上。要注意的是，可使用適合用作柵導(dǎo)體的任何材料來代替多晶硅。例如，可用鎢來代替多晶硅。同樣，可使用多晶硅和硅化物的層疊結(jié)構(gòu)來作為柵。如以下將描述的那樣，可將非晶硅“充填”到柵孔中，來代替多晶硅。然后該非晶硅可通過其后的熱處理轉(zhuǎn)變?yōu)槎嗑Ч琛?br> 在圖2中說明了按照本發(fā)明的FET 20。它是在半導(dǎo)體襯底21中形成的。該襯底例如可以是硅襯底。在本實(shí)施例中，通過n+摻雜來界定漏區(qū)22和源區(qū)24。很適合于n型摻雜的雜質(zhì)例如是P、As和Sb。對(duì)于界定p型源和漏區(qū)，可使用B、In和Ga。多晶硅柵23位于薄的SiO2柵氧化層28的頂部上。請(qǐng)注意，包圍柵結(jié)構(gòu)的表面被襯墊氧化層的剩余部分所覆蓋，該剩余部分一般是在界定淺的隔離槽(在圖2中未示出)之前淀積的。如圖1中所示，用于與柵、源和漏接觸的電極未示出。如圖所示，多晶硅柵23的側(cè)壁26是垂直的。源/溝道和漏/溝道結(jié)29(也稱為源/溝道和漏/溝道界面)被很好地界定并且是陡峭的，這是因?yàn)樵趯?duì)源和漏區(qū)進(jìn)行注入時(shí)沒有使摻雜劑進(jìn)入柵邊緣之下區(qū)域的傾斜的柵側(cè)壁。界面29幾乎是垂直的。這樣，因?yàn)榇嬖谧钚〉闹丿B，有效溝道長度主要由柵柱26的長度來界定。換言之，柵掩模窗的尺寸和形狀界定了溝道長度，這是由于將該掩模窗轉(zhuǎn)移到界定柵柱的長度和寬度的介質(zhì)疊層中。柵側(cè)壁的垂直性可使重疊最小，因此可減少源漏電阻和重疊電容。
本發(fā)明的結(jié)構(gòu)的另一個(gè)優(yōu)點(diǎn)是SiO2襯墊氧化層25的厚度在源和漏區(qū)22和24的頂部上是均勻的，即，襯墊氧化層的厚度在整個(gè)晶片上不變化。再有，可獨(dú)立地從襯墊氧化層25上形成薄的柵氧化層28，并且使之不暴露于多晶硅RIE工藝中，而如果使用常規(guī)的MOS制造方案，柵氧化層28將暴露于多晶硅RIE工藝中。
以下將與按照本發(fā)明的工序序列(在圖3A-3L中加以說明)給出更詳細(xì)的描述。要注意的是，這些工序不一定必須以所說明和描述的順序來實(shí)施。按照本發(fā)明的制造方案特別適合于形成具有非常薄(＜5nm)的柵氧化層的FET。
在以下描述的例子中，按照本發(fā)明的FET的形成開始于襯底30。該襯底被襯墊氧化層35和氮化層31覆蓋。該襯底30例如可以是硅襯底。8nm厚的SiO2層35可用作襯墊氧化層。在典型情況下，該襯墊氧化層的厚度在5nm和20nm之間。該氧化層35可用快速熱處理(RTP)或爐處理來制成。
氮化層31可由Si3N4組成并可具有約90nm的厚度。氮化層31例如可使用高溫低壓化學(xué)汽相淀積(LPCVD)工藝來制成。也可使用其它的淀積方法，包括等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)。同樣，也可濺射該氮化層。
其次，將單層光致抗蝕劑32旋轉(zhuǎn)涂敷到氮化層31上。然后，如圖3B中所示，通過常規(guī)的光刻工藝，對(duì)該抗蝕劑層32進(jìn)行圖形刻蝕，以界定下一個(gè)刻蝕工序的刻蝕窗33?？墒褂枚鄬涌刮g劑，或任何其它掩模，例如烘硬的掩模，來代替使用單層光致抗蝕劑?？涛g窗33的形狀和尺寸界定下面要刻蝕的淺槽隔離(STI)槽的橫向尺寸。這種STI(也稱為場(chǎng)氧化隔離)一般用于MOS和CMOS技術(shù)中，以提供鄰近的晶體管之間的隔離?？墒褂肔OCOS(硅的局部氧化)或多緩沖LOCOS來代替STI。
如圖3C中所示，現(xiàn)在通過適當(dāng)?shù)目涛g技術(shù)將抗蝕劑圖形轉(zhuǎn)移到下面的層疊結(jié)構(gòu)中。該工序不是很嚴(yán)格的。STI槽34的深度DSTI可以是100nm或更多。在用適當(dāng)?shù)母綦x劑充填STI槽之前，可在槽34內(nèi)熱生長一層薄的氧化層46。如果要用本身是淀積氧化層的原硅酸四乙酯(TEOS)來充填槽34，上述的熱生長一層薄的氧化層46的方法是特別推薦的。淀積的TEOS一般在與硅襯底30的界面處有表面態(tài)。這種表面態(tài)是不希望有的。
在本例中，除去抗蝕劑32，形成薄的熱氧化層46，然后這樣來淀積TEOS，使得所有STI槽34被充填到底部，如圖3D中所示。例如可使用低壓化學(xué)汽相淀積(LPCVD)工藝來淀積TEOS。也可使用很多其它材料來代替TEOS，只要能保證鄰近的晶體管(在圖3A-3L中未示出)的充分的隔離。
TEOS的一個(gè)優(yōu)點(diǎn)是它對(duì)于任何其后的化學(xué)機(jī)械拋光(CMP)平面化工序提供了非常好的中止層。
如圖3E中示意性地示出的那樣，現(xiàn)在例如使用CMP對(duì)該結(jié)構(gòu)的上表面進(jìn)行平面化。在本實(shí)施例中，該CMP除去多余的TEOS 36并中止于氮化層31?，F(xiàn)在，層31的上表面37是完全平的。在CMP之后，將該氮化層31的厚度少量地減少到約75nm。
在其后的工序(見圖3F)中，通過在已平面化的表面37上形成附加層來完成在襯墊氧化層35的頂部上的介質(zhì)疊層。在本例中，該介質(zhì)疊層包括·Si3N4氮化層31(厚度減少到約75nm)；·Si3N4氮化層38(厚度約為50nm)；以及·TEOS層39(約60nm厚)。
例如可使用LPCVD工藝來淀積TEOS及氮化物。由于與現(xiàn)有的器件技術(shù)相容性的緣故，優(yōu)先考慮諸如硅或氮和它們各自的氧化物等材料。
TEOS很適合于作為介質(zhì)疊層的最外層，這是因?yàn)樗杀痪_地進(jìn)行RIE刻蝕。經(jīng)過RIE刻蝕的TEOS具有平滑的表面。因?yàn)榭刮g劑圖形可被精確地轉(zhuǎn)移到TEOS中，故經(jīng)過RIE刻蝕的TEOS可起到對(duì)于其后的RIE刻蝕的良好的硬掩模的作用。但是，要注意的是，在刻蝕柵孔底部的襯墊氧化層時(shí)TEOS被除去，這一點(diǎn)將與圖3H相聯(lián)系地進(jìn)行討論。介質(zhì)疊層也可由聚合物組成，或者它可包括幾層聚合物。可使用任何其它的介質(zhì)疊層，只要能保證該疊層以下述方式進(jìn)行刻蝕，即，能形成具有垂直側(cè)壁的柵孔。下述一點(diǎn)也是重要的，即，高選擇性的刻蝕劑對(duì)于柵孔的刻蝕是有效的，這一點(diǎn)將與圖3G和3H相聯(lián)系地提到。介質(zhì)疊層-以及組成它的一層或多層-應(yīng)與現(xiàn)有的器件技術(shù)相容。
介質(zhì)疊層可只包括氮化層，這一點(diǎn)將與圖5相聯(lián)系地進(jìn)行討論?？刹挥绊懝韬鸵r墊氧化層刻蝕這種只有氮化層的疊層。
在本實(shí)施例中，在半導(dǎo)體結(jié)構(gòu)的頂部上形成介質(zhì)疊層，該介質(zhì)疊層已包括某些層和結(jié)構(gòu)要素，諸如STI或LOCOS槽。要注意的是，可在任何種類的半導(dǎo)體結(jié)構(gòu)上形成該介質(zhì)疊層，這些半導(dǎo)體結(jié)構(gòu)包括簡單的襯底、經(jīng)過預(yù)處理的襯底、包括其它電路的半導(dǎo)體器件等。
術(shù)語“柵柱”在本文中用于描述從半導(dǎo)體結(jié)構(gòu)突出的柵結(jié)構(gòu)。該柱可具有任意形狀和尺寸，只要側(cè)壁是垂直的，即，與該半導(dǎo)體結(jié)構(gòu)相垂直。
在下一個(gè)工序中，使用光刻工藝來界定待形成的柵柱的橫向尺寸(柵長度LGATE和柵寬度LWIDTH)和形狀。不對(duì)該工序進(jìn)行說明，這是由于有很多可用來界定柵柱的橫向尺寸和形狀的方法。簡要地說，在抗蝕劑掩模48中設(shè)置刻蝕窗40(見圖3G)，該刻蝕窗40的尺寸和形狀大致與待形成的柵柱的橫向尺寸和形狀相同。請(qǐng)注意，刻蝕窗40的長度界定柵孔的長度，該柵孔的長度反過來最終地界定柵長度LGATE。然后，該柵長度LGATE決定有效的溝道長度。
以下描述柵孔的形成。使用柵形成RIE工藝，將在抗蝕劑48中設(shè)置的刻蝕窗40轉(zhuǎn)移到介質(zhì)疊層(請(qǐng)注意，該介質(zhì)疊層在本實(shí)施例中包括氮化層31、氮化層38和TEOS層39)中?？蓪?duì)柵形成RIE工藝進(jìn)行優(yōu)化，以便保證對(duì)介質(zhì)疊層的不同層進(jìn)行適當(dāng)?shù)目涛g?？蛇M(jìn)行幾個(gè)RIE工序，其中每一個(gè)工序都對(duì)介質(zhì)疊層各層的刻蝕進(jìn)行優(yōu)化。例如，當(dāng)刻蝕TEOS層39時(shí)，應(yīng)適當(dāng)?shù)剡x擇對(duì)于氮化物的選擇性。對(duì)于氮化物的選擇性為3∶1或更大是很適合的，這意味著TEOS的刻蝕速度比氮化物快三倍?？傻玫接兄谠谡麄€(gè)介質(zhì)疊層上實(shí)現(xiàn)良好的垂直側(cè)壁的RIE工藝。一旦已將刻蝕窗40精確地轉(zhuǎn)移到TEOS層39中，就進(jìn)行第二個(gè)RIE工序。將該第二個(gè)RIE工序設(shè)計(jì)成具有對(duì)襯墊氧化層35的高的選擇性。氮化物對(duì)襯墊氧化層的選擇性為5∶1或更大是適合的。至少為10∶1的選擇性則更好。
在本例中，如圖3G中所示，將柵形成RIE工藝的第二個(gè)工序設(shè)計(jì)成刻蝕介質(zhì)疊層的氮化層38和31，并中止于襯墊氧化層35。該第二個(gè)RIE工序是分別被優(yōu)化的RIE工序序列的最后一個(gè)RIE工序。重要的是對(duì)襯墊氧化層的選擇性是5∶1或更大，這是因?yàn)榉駝t的話襯墊氧化層35可能會(huì)被刻蝕得較多而減少其厚度。柵孔40的深度DGATE(該深度約與圖3F中的介質(zhì)疊層的厚度DSTACK相同)界定包括柵氧化層的柵柱的高度，柵氧化層和柵柱兩者都是待形成的。起到柵的作用的柱的高度(HGATE)一般在100nm和200nm之間。將來的CMOS FET將具有150nm和更小的柵長度。這種短?hào)趴扇菀椎赜帽景l(fā)明的工藝來制成。常規(guī)的柵電極的寬度(從紙面向外)在2微米和50微米之間。
在該介質(zhì)疊層中已界定了柵孔40后，可從該孔40的底部除去襯墊氧化層35的剩下部分?？墒褂肏F浸漬來完成該工序。HF是很適合的，這是因?yàn)樗涛g氧化層35和TEOS 39。HF不刻蝕硅襯底30。在除去柵孔40底部的TEOS 39和襯墊氧化層之前，除去抗蝕劑。在完全除去TEOS39和襯墊氧化層39后，見圖3H，可如圖3I那樣形成精確地被界定的柵氧化層49。該柵氧化層49的厚度和質(zhì)量與襯墊氧化層35的厚度和質(zhì)量無關(guān)。如需要的話，該柵氧化層49也可比襯墊氧化層厚。
在形成柵氧化層49之前，可在柵孔40的底部形成犧牲氧化層(未示出)。然后，將該犧牲氧化層刻去，對(duì)該結(jié)構(gòu)加熱。該短的工序序列可使在柵孔40底部的硅30的可能的損傷(由柵形成RIE造成的)得到愈合。
在另一個(gè)實(shí)施例中，可將用于形成柵孔的RIE工藝設(shè)計(jì)成刻蝕介質(zhì)疊層以及襯墊氧化層35。在這種情況下，要求第2個(gè)RIE刻蝕工藝的對(duì)硅的選擇性是合適的，這是因?yàn)?，否則的話在柵孔40底部的硅30可能被刻去。一旦硅30在柵孔40的底部露出，則如上所述可通過氧化來形成柵氧化層49。在形成柵氧化層49之前，如以上所描述的那樣，可生長犧牲氧化層。這里，因?yàn)楣璧腞IE損傷是最壞的，故這一點(diǎn)很重要。該犧牲氧化層的厚度可約為2nm。
如圖3I中所說明的那樣，現(xiàn)在在柵孔40中和在介質(zhì)疊層最外層上淀積多晶硅41。重要的是要保證多晶硅41完全地充填柵孔40?？山柚贚PCVD(例如約在650℃)淀積多晶硅。如上所述，可淀積非晶硅來代替多晶硅。然后，在較晚的時(shí)刻可將非晶硅轉(zhuǎn)換為多晶硅。
該多晶硅可以是非摻雜或摻雜的?？稍诙嗑Ч璧矸e期間或在其后將摻雜劑引入到多晶硅中。本發(fā)明的工藝的一個(gè)優(yōu)點(diǎn)在于，在對(duì)源和漏區(qū)進(jìn)行注入時(shí)多晶硅柵不一定要被摻雜。該多晶硅柵可在其后的制造工序的一個(gè)工序中被硅化(多硅化物policide)，如認(rèn)為適當(dāng)?shù)脑?，在其后的處理中淀積頂部介質(zhì)以便保護(hù)柵。
如上所述，可將任何材料-適合于作為柵導(dǎo)體-‘充填’到柵孔40中。本發(fā)明不限于多晶硅柵。
在淀積起到柵導(dǎo)體作用的材料41之后可以進(jìn)行平面化工序。CMP工藝是很適合的。在平面化之后，如圖3J中所示，露出介質(zhì)疊層的最上層38。
最后并且也很重要的是，介質(zhì)疊層必須被除去。使用熱磷酸將氮化層38和31除去。在除去介質(zhì)疊層之后，如圖3K中所示，露出帶有垂直側(cè)壁42的突出的柵柱41。
現(xiàn)在該工藝可按標(biāo)準(zhǔn)的CMOS技術(shù)來繼續(xù)，該標(biāo)準(zhǔn)的CMOS技術(shù)例如在由RA.Colclaser寫的書“微電子工藝和器件設(shè)計(jì)”的第10章，第266-269頁，John Wiley&Sons,1980中作了描述。
在其后的工序中，如圖3L中所示，可通過注入合適的摻雜劑來界定源區(qū)43和漏區(qū)44-如果還沒有做的話。這樣就界定了溝道45(位于柵柱41之下的源43和漏44之間)。因?yàn)槿缫延懻撨^的那樣，源/溝道和漏/溝道界面是陡峭和突變的(很好地被界定)并使重疊為最小，故溝道長度大致與柵長相同。
可通過來自待摻雜的區(qū)域上形成的多晶硅層的外擴(kuò)散來形成源-漏擴(kuò)散結(jié)，來代替通過注入得到的標(biāo)準(zhǔn)源區(qū)和漏區(qū)。以這種方法可得到非常淺的結(jié)，如短溝道FET所需要的那樣。一個(gè)例子在IBM技術(shù)公報(bào)，No.2,07-1991,pp.287-290中作了描述，其題目是“通過來自多晶硅的外擴(kuò)散來形成CMOS晶體管的源-漏”。
為了完成FET，必須設(shè)置電極。合適的電極由導(dǎo)電材料、特別是金屬來制成，例如通過蒸發(fā)和刻蝕或其它技術(shù)淀積的Au、Al、Mo、Ta、Ti、Cu、或ITO(氧化銦錫)。再有，現(xiàn)在可形成金屬化圖形來互連鄰近的FET。
以上的實(shí)施例和以上提到的可選擇的另外的實(shí)施例能以各種不同的方式繼續(xù)修正，如以下所概述的那樣。
n+摻雜區(qū)例如可被p+摻雜區(qū)所取代。摻雜區(qū)的大小和形狀可以是變化的。襯底可以是p摻雜或n摻雜的硅襯底，或絕緣體上的硅(SOI)襯底，這只是提到一些可能的修正。例如，可使用阱注入劑在n摻雜襯底內(nèi)界定p摻雜區(qū)。這樣就可以在p摻雜區(qū)內(nèi)形成n型FET(也稱為n溝道FET或NMOS)，而在n摻雜襯底內(nèi)可直接形成p型FET(也稱為p溝道FET或PMOS)。在CMOS技術(shù)中，在形成源和漏區(qū)之前進(jìn)行p阱或n阱的擴(kuò)散。
可借助于本發(fā)明的工藝來形成NMOS及PMOS FET?？稍谝粋€(gè)和相同的襯底內(nèi)制成不同溝道類型和結(jié)構(gòu)的MOSFET。
可只除去一部分介質(zhì)疊層，見圖4，來代替如圖3K中所示的除去整個(gè)介質(zhì)疊層來得到突出的柵柱41。例如，可只除去層39和38。即，在這種情況下，不除去氮化層31。為了能形成漏和源注入劑，可如圖4中所示那樣在氮化層31中形成孔50?？纱┻^這些孔50將摻雜劑注入到襯底30內(nèi)的區(qū)域51中。在界定源和漏區(qū)(未示出)之后，可在孔50中形成源和漏接觸。
參照?qǐng)D5描述另一個(gè)實(shí)施例。該另一個(gè)實(shí)施例的特征在于，介質(zhì)疊層只包括氮化層(層61和63)。沒有TEOS層。在這種情況下，柵孔64的深度(DGATE)等于介質(zhì)疊層的厚度(介質(zhì)疊層DSTACK)，介質(zhì)疊層的厚度又等于待形成的柵柱的高度(HGATE)。
在標(biāo)準(zhǔn)的FET中，由于多晶硅的緣故，通常將RIE用于界定柵柱，在源和漏區(qū)的頂部上的襯墊氧化層的厚度是不均勻的。由于穿過該不均勻的襯墊氧化層注入源和漏區(qū)，故源和漏區(qū)的深度在整個(gè)晶片上變化。本發(fā)明的工藝的另一個(gè)優(yōu)點(diǎn)是可保證在整個(gè)晶片上的均勻性及柵剖面和尺寸的良好控制。
按照本發(fā)明的工藝對(duì)于制造亞-半微米的器件具有巨大的潛力。請(qǐng)注意，亞-0.1微米的器件是柵長L＜0.1微米的器件。
本發(fā)明的工藝很適合于高密度的幾千兆位DRAM的制造。
按照本發(fā)明的FET可用于許多不同種類的電路，諸如高性能的邏輯電路、低功耗的邏輯電路或高密度的存儲(chǔ)器，包括以上所述的高密度的幾千兆位DRAM。本發(fā)明的FET可容易地與其它元件結(jié)合在一起，例如電容器、電阻器、二極管、存儲(chǔ)單元等。由于它們的尺寸小和容易制造，本發(fā)明的FET也適合用于有機(jī)顯示器或液晶顯示器(LCD)。
權(quán)利要求
1．一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，包括·鄰近于溝道區(qū)的漏區(qū)和源區(qū)；·位于溝道區(qū)上的薄的柵氧化層；·位于柵氧化層上的柵導(dǎo)體；所述柵導(dǎo)體具有垂直側(cè)壁，并且源區(qū)和溝道區(qū)以及漏區(qū)和溝道區(qū)之間的結(jié)是突變的。
2．如權(quán)利要求1中所述的晶體管，其特征在于所述柵氧化層是熱生長的柵氧化層。
3．如權(quán)利要求1中所述的晶體管，其特征在于所述柵導(dǎo)體包括多晶硅。
4．如權(quán)利要求1中所述的晶體管，其特征在于所述柵導(dǎo)體包括鎢。
5.如權(quán)利要求1中所述的晶體管，其特征在于所述晶體管是柵長L小于0.1微米的亞-0.1微米器件。
6．如權(quán)利要求1中所述的晶體管，其特征在于柵氧化層的厚度在幾個(gè)納米的范圍內(nèi)。
7．如權(quán)利要求1中所述的晶體管，其特征在于該MOSFET是PMOS、NMOS或CMOS晶體管。
8．如權(quán)利要求1中所述的晶體管，其特征在于所述溝道區(qū)包括非摻雜硅。
9．如權(quán)利要求1中所述的晶體管，其特征在于所述溝道區(qū)包括用B、或In或其任意的組合摻雜的硅。
10．如權(quán)利要求1中所述的晶體管，其特征在于所述溝道區(qū)包括用P、或As或Sb或其任意的組合摻雜的硅。
11．如權(quán)利要求1中所述的晶體管，其特征在于在源區(qū)和溝道區(qū)以及漏區(qū)和溝道區(qū)之間的界面被很好地界定。
12．如權(quán)利要求1中所述的晶體管，其特征在于在源區(qū)和溝道區(qū)以及漏區(qū)和溝道區(qū)之間的界面的斜率是陡峭的。
13．如權(quán)利要求1中所述的晶體管，其特征在于有效的柵長由柵導(dǎo)體的長度來界定。
14．一種制造金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的方法，包括下述工序在至少包括襯墊(pad)氧化層的半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層；在該介質(zhì)疊層上界定具有待形成的柵柱的橫向尺寸和形狀的刻蝕窗；通過使用反應(yīng)離子刻蝕(RIE)工藝將該刻蝕窗轉(zhuǎn)移到該介質(zhì)疊層中從而在該介質(zhì)疊層中界定柵孔；淀積柵導(dǎo)體，使其充填該柵孔；除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體；除去該介質(zhì)疊層的至少一部分，以便將具有垂直側(cè)壁的柵柱設(shè)置成獨(dú)立的。
15．如權(quán)利要求14中所述的方法，其特征在于該介質(zhì)疊層包括氮化層，最好是Si3N4。
16．如權(quán)利要求14中所述的方法，其特征在于該介質(zhì)疊層包括原硅酸四乙酯(TEOS)層。
17．如權(quán)利要求14中所述的方法，其特征在于該襯墊氧化層的厚度在5nm和20nm之間。
18．如權(quán)利要求14中所述的方法，其特征在于用抗蝕劑和其后的光刻工藝來界定該刻蝕窗。
19．如權(quán)利要求14中所述的方法，其特征在于使用一系列反應(yīng)離子刻蝕(RIE)工序?qū)⒃摽涛g窗轉(zhuǎn)移到該介質(zhì)疊層中。
20．如權(quán)利要求19中所述的方法，其特征在于使該一系列反應(yīng)離子刻蝕(RIE)工序中的各個(gè)工序?qū)俣ㄒ涛g的介質(zhì)疊層的各個(gè)層進(jìn)行優(yōu)化。
21．如權(quán)利要求19中所述的方法，其特征在于優(yōu)化該一系列反應(yīng)離子刻蝕(RIE)工序，以便在整個(gè)介質(zhì)疊層中刻蝕具有垂直側(cè)壁的柵孔。
22．如權(quán)利要求19中所述的方法，其特征在于該一系列反應(yīng)離子刻蝕(RIE)工序中的最后的工序具有對(duì)氧化層至少為5∶1的選擇性。
23．如權(quán)利要求14中所述的方法，其特征在于在界定介質(zhì)疊層中的柵孔的工序后除去在該柵孔底部處的襯墊氧化層。
24．如權(quán)利要求23中所述的方法，其特征在于使用濕法刻蝕除去在該柵孔底部處的襯墊氧化層。
25．如權(quán)利要求14中所述的方法，其特征在于在該柵孔的底部形成薄的柵氧化層。
26．如權(quán)利要求25中所述的方法，其特征在于用熱生長法形成該薄的柵氧化層。
27．如權(quán)利要求25中所述的方法，其特征在于該薄的柵氧化層的厚度小于5nm。
28．如權(quán)利要求14中所述的方法，其特征在于該柵導(dǎo)體包括多晶硅或鎢。
29．如權(quán)利要求14中所述的方法，其特征在于使用化學(xué)機(jī)械拋光(CMP)工藝來除去覆蓋該柵孔周圍的介質(zhì)疊層部分的柵導(dǎo)體。
30．如權(quán)利要求14中所述的方法，其特征在于在形成柵柱之后除去全部介質(zhì)疊層。
31．如權(quán)利要求14中所述的方法，其特征在于該晶體管是柵長L小于0.1微米的亞-0.1微米器件。
32．如權(quán)利要求14中所述的方法，其特征在于該金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管是PMOS、NMOS或CMOS晶體管。
33．如權(quán)利要求25中所述的方法，其特征在于該薄的柵氧化層是獨(dú)立于該襯墊氧化層而形成的。
34．如權(quán)利要求25中所述的方法，其特征在于該薄的柵氧化層的厚度與該襯墊氧化層的厚度不同。
35．如權(quán)利要求14中所述的方法，其特征在于源和漏區(qū)通過摻雜劑的注入來形成，所述源和漏區(qū)各具有相對(duì)于位于該柵柱的邊緣之下的溝道的突變結(jié)。
36．如權(quán)利要求35中所述的方法，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的結(jié)被很好地界定。
37．如權(quán)利要求35中所述的方法，其特征在于在源區(qū)和溝道區(qū)之間以及漏區(qū)和溝道區(qū)之間的結(jié)的斜率是陡峭的。
38．如權(quán)利要求14中所述的方法，其特征在于有效的柵長由柵導(dǎo)體的長度來界定。
39．如權(quán)利要求14中所述的方法，其特征在于·在柵孔的底部形成犧牲氧化層；·然后刻去該犧牲氧化層；以及·對(duì)該金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管進(jìn)行加熱。
全文摘要
MOSFET具有薄的柵氧化層和位于該柵氧化層上的垂直側(cè)壁的柵導(dǎo)體。在源區(qū)和溝道區(qū)及漏區(qū)和溝道區(qū)之間的界面是突變的。在包括襯墊氧化層的半導(dǎo)體結(jié)構(gòu)上形成介質(zhì)疊層;在該介質(zhì)疊層上界定具有待形成的柵柱的橫向尺寸和形狀的刻蝕窗;用RIE工藝將該刻蝕窗轉(zhuǎn)移到該介質(zhì)疊層中從而在該介質(zhì)疊層中界定柵孔;淀積柵導(dǎo)體充填該柵孔;除去覆蓋該柵孔周圍的半導(dǎo)體結(jié)構(gòu)部分的柵導(dǎo)體;除去該介質(zhì)疊層的至少一部分,以便將具有垂直側(cè)壁的柵柱設(shè)置成獨(dú)立的。
文檔編號(hào)H01L21/336GK1226753SQ98126049
公開日1999年8月25日 申請(qǐng)日期1998年12月24日 優(yōu)先權(quán)日1998年2月19日
發(fā)明者迪亞尼·C·伯伊德, 斯圖亞特·M·伯恩斯, 侯塞因·I·哈納非, 袁·陶爾, 威廉·C·維爾 申請(qǐng)人:國際商業(yè)機(jī)器公司