專利名稱：利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用單元庫(cell base)方式、即以標準單元單位配置邏輯電路的方式進行布局設(shè)計的半導(dǎo)體集成電路裝置。
背景技術(shù)：
圖1是示出利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置的結(jié)構(gòu)圖。在圖中，1是半導(dǎo)體集成電路裝置，2是構(gòu)成半導(dǎo)體集成電路裝置1的標準單元(以下，只稱為單元)，3a～3g是在橫方向上配置了預(yù)定個數(shù)的標準單元2的單元列，4是連接單元2與單元2間的單元間布線，5是信號的輸入輸出中使用的輸入輸出焊區(qū)(pad)，5a是連接輸入輸出焊區(qū)5與單元2間的輸入輸出布線，6是電源供給用焊區(qū)，7是接地用焊區(qū)，8是電源供給用布線，9是接地用布線。
在構(gòu)成各單元列3a～3g的標準單元2中，有倒相器、AND(“與”)、OR(“或”)、NAND(“與非”)、NOR(“或非”)、觸發(fā)器等各種邏輯電路。作為一例，在圖3中示出利用CMOS構(gòu)成圖2中示出的倒相器作為標準單元的例子。在圖3中，10是P溝道MOS晶體管(以下，稱為PMOS)，11是N溝道MOS晶體管(以下，稱為NMOS)，12是PMOS側(cè)源布線，13a是PMOS側(cè)柵布線，13b是NMOS側(cè)柵布線，14是共用漏布線，15是NMOS側(cè)源布線，16是單元電源供給布線，17是單元接地供給布線，18是倒相器的輸入引腳(pin)，19是倒相器的輸出引腳，20a是連接輸入引腳18與鋁布線的通孔，20b是連接輸出引腳19與共用漏布線14的通孔，21是連接鋁布線與柵布線13a、13b的通孔。
在圖3中示出的倒相器單元中，由第1層鋁布線構(gòu)成單元電源供給布線16、單元接地供給布線17、PMOS側(cè)源布線12、共用漏布線14和NMOS側(cè)源布線15。在倒相器以外的NAND或觸發(fā)器等的標準單元中，也由第1層鋁布線構(gòu)成單元電源供給布線16和單元接地供給布線17。因而，在各單元列3a～3g中，由第1層鋁布線互相連接相鄰的標準單元2的單元電源供給布線16和單元接地供給布線17。此外，標準單元相互間的信號的傳遞由第2層鋁布線來進行。
在利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中，由于在橫方向上配置了多個的標準單元2來形成一條單元列3a～3g，故寬度的基準是必要的。作為寬度的基準，通常將圖3中示出的倒相器單元的寬度22的1/2的寬度24作為一個基本單元寬度(1BC1個基本單元)。如果這樣來設(shè)定基本單元寬度(BC)，則將圖3中示出的倒相器單元的寬度22稱為2BC。
另一方面，圖3中示出的倒相器單元的高度23稱為單元高度，而因為在單元庫方式中將各單元列3a～3g保持在一定的高度這一點在不中斷地連續(xù)地連接單元電源供給布線16和單元接地供給布線17方面是最重要的，故不問標準單元的種類如何，將單元高度定為一定的值。
其次，說明工作情況。
首先，說明單元庫方式的布局設(shè)計的方法。
圖4示出了在橫方向上配置了多個倒相器、NAND、觸發(fā)器等的標準單元形成了3條單元列3a、3b、3c的例子。因為各個標準單元的單元寬度是1個基本單元寬度(1BC)的整數(shù)倍，故各單元列3a、3b、3c的寬度是1BC的整數(shù)倍。但是，因為倒相器寬度是2BC，NAND單元寬度是3BC，觸發(fā)器單元寬度例如是15BC等那樣各標準單元寬度是不同的，故圖4中示出的3條單元列3a、3b、3c的寬度26a、26b、26c不相等，互不相同。在圖4中示出的例子中，如果與最長的單元列3a相比，則單元列3b的寬度26b短了4BC，單元列3c的寬度26c短了2BC。
為了使3條單元列3a、3b、3c的寬度一致，使用圖5中示出的連通單元(feedthrough)28。連通單元28的單元寬度27是1BC，單元高度23與其它標準單元的單元高度相同。此外，只由第1層鋁布線構(gòu)成的單元電源供給布線16和單元接地布線構(gòu)成。
圖6示出了將圖5中示出的連通單元28插入單元列3b和3c中使3條單元列3a、3b、3c的單元列寬度一致的例子。即，通過在單元列3b中附加配置4個連通單元28a～28d，在單元列3c中附加配置2個連通單元28e、28f，統(tǒng)一成為與寬度最寬的單元列3a相同的單元列寬度。
在連通單元28中，除了具有使上述的單元列寬度一致的功能之外，還具有確保布線區(qū)域的功能。以下，說明該布線區(qū)域確保功能。現(xiàn)在，考慮下述情況如圖6中所示，在完成了插入適當個數(shù)的連通單元28以使單元列寬度一致的3條單元列3a、3b、3c之后，如圖7中所示，利用布線30來連接配置在單元列3c中的NAND單元31與配置在單元列3a中的倒相器32。此時，如圖8中所示，連接配置在單元列3c中的NAND單元31與配置在單元列3a中的倒相器32的布線30以橫截配置在單元列3b中的4個連通單元28a～28d中的1個、例如連通單元28b的方式來形成。因為該布線30由第2層鋁布線來形成，故不會與利用第1層鋁布線形成的連通單元28b的單元電源供給布線及單元接地供給布線等接觸。
其次，說明對各單元列供給電源和接地的方法。如圖9中所示，在各單元列3a、3b的兩端配置了電源、接地供給用的頂蓋(cap)單元35。用第2層鋁布線在頂蓋單元35上形成了電源供給布線33和接地供給布線34。電源供給布線33和接地供給布線34分別與在半導(dǎo)體集成電路裝置1的邊緣部分上形成的電源供給用焊區(qū)6和接地用焊區(qū)7連接。
如圖10中所示，用第2層鋁布線在頂蓋單元35上形成的電源供給布線33a利用通孔16a與用第1層鋁布線形成的單元電源供給布線16b連接，同樣，用第2層鋁布線形成的接地供給布線34a利用通孔17a與用第1層鋁布線形成的單元接地供給布線17b連接。因為頂蓋單元35具有以上那樣的結(jié)構(gòu)，故向各單元的電源的供給經(jīng)由電源供給布線33a-通孔16a-單元電源供給布線16b這樣的路徑來進行，向各單元的接地的供給經(jīng)由接地供給布線34a-通孔17a-單元接地供給布線17b這樣的路徑來進行。
由于利用現(xiàn)有的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置如以上那樣來構(gòu)成，故在完成了使各單元列的寬度一致的布局圖之后，由于設(shè)計變更，需要新增加具有倒相器、AND、NAND、NOR等邏輯電路的標準單元，在制造了曝光用掩模之后產(chǎn)生該設(shè)計變更的情況下，由于必須大體上從最初開始重新制作高價的掩模，故除時間、勞力的耗費之外還存在半導(dǎo)體集成電路裝置的制造成本增大的問題。
再有，作為現(xiàn)有技術(shù)的類似文獻，有特開平3-259549號公報。
本發(fā)明是為了解決上述那樣的問題而進行的，其目的在于得到一種利用對于設(shè)計變更能靈活地對應(yīng)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置。
發(fā)明的公開利用與本發(fā)明的第1方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置具備連通單元，該連通單元中形成了由P和N溝道MOS晶體管形成用的第1和第2柵電極和在該第1和第2柵電極的兩側(cè)配置的第1P型和第2N型擴散層構(gòu)成的第1基本對。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加倒相器、AND、NAND、NOR等各種標準單元的電路變更，也通過只對第1基本對進行布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
利用與本發(fā)明的第2方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置具備頂蓋單元，該頂蓋單元中形成了由P和N溝道MOS晶體管形成用的第3和第4柵電極和在該第3和第4柵電極的兩側(cè)配置的第3P型和第4N型擴散層構(gòu)成的第2基本對。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加倒相器、AND、NAND、NOR等各種標準單元的電路變更，也通過只對第2基本對進行布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
在利用與本發(fā)明的第3方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中，預(yù)先對頂蓋單元的第2基本對進行預(yù)定的布線形成了成為所希望的邏輯電路的基礎(chǔ)的準邏輯電路。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加倒相器、AND、NAND、NOR等各種標準單元的電路變更，也通過只改變準邏輯電路的布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
利用與本發(fā)明的第4方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置具備連通單元和頂蓋單元，該連通單元中形成了由P和N溝道MOS晶體管形成用的第1和第2柵電極和在該第1和第2柵電極的兩側(cè)配置的第1P型和第2N型擴散層構(gòu)成的第1基本對，該頂蓋單元中形成了由P和N溝道MOS晶體管形成用的第3和第4柵電極和在該第3和第4柵電極的兩側(cè)配置的第3P型和第4N型擴散層構(gòu)成的第2基本對。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加觸發(fā)器等的大規(guī)模的標準單元以及增加倒相器、AND、NAND、NOR等的小規(guī)模的各種標準單元的電路變更，也通過只對第1或第2基本對進行布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
在利用與本發(fā)明的第5方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中，預(yù)先對連通單元和頂蓋單元中的第1和第2基本對進行預(yù)定的布線，形成了成為所希望的邏輯電路的基礎(chǔ)的準邏輯電路。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加觸發(fā)器等的大規(guī)模的標準單元以及增加倒相器、AND、NAND、NOR等的小規(guī)模的各種標準單元的電路變更，也通過只改變準邏輯電路的布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
利用與本發(fā)明的第6方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中，對連通單元和頂蓋單元的至少一部分的第1基本對或第2基本對進行了預(yù)定的布線，形成了所希望的邏輯電路。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加觸發(fā)器等的大規(guī)模的標準單元以及增加倒相器、AND、NAND、NOR等的小規(guī)模的各種標準單元的電路變更，也通過只對第1或第2基本對進行布線，就可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
利用與本發(fā)明的第7方面有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中，對連通單元和頂蓋單元的至少一部分的準邏輯電路進行了預(yù)定的布線，形成了所希望的邏輯電路。
通過這樣做，即使在制成布局圖之后產(chǎn)生了新增加觸發(fā)器等的大規(guī)模的標準單元以及增加倒相器、AND、NAND、NOR等的小規(guī)模的各種標準單元的電路變更，也通過只改變準邏輯電路的布線，也可形成具有上述各種邏輯電路的標準單元，起到能實現(xiàn)曝光用掩膜的制作費用的降低和制作期間的縮短的效果。
附圖的簡單說明圖1是示出利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置的結(jié)構(gòu)圖。
圖2是以邏輯電路方式示出的倒相器的圖。
圖3是示出利用CMOS構(gòu)成圖2中示出的倒相器作為標準單元的例子的圖。
圖4是示出在橫方向上配置了多個倒相器、NAND、觸發(fā)器等的標準單元來形成3條單元列的例子的圖。
圖5是示出現(xiàn)有的連通單元的圖。
圖6是示出插入圖5中示出的標準單元使單元列寬度變得一致的例子的圖。
圖7是示出產(chǎn)生了設(shè)計變更的邏輯電路的例子的圖。
圖8是示出使用連通單元實現(xiàn)了圖7中示出的產(chǎn)生了設(shè)計變更的邏輯電路的例子的圖。
圖9是示出在各單元列中配置的頂蓋單元的配置狀態(tài)的圖。
圖10是示出現(xiàn)有的頂蓋單元的圖。
圖11是在本發(fā)明的實施形態(tài)1的利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置中使用的連通單元的布局圖。
圖12是圖11中示出的連通單元的晶體管級的電路圖。
圖13是示出在單元列中使用實施形態(tài)1的連通單元進行了布局設(shè)計的結(jié)果的例子的圖。
圖14是示出產(chǎn)生了設(shè)計變更的邏輯電路的例子的圖。
圖15是示出在圖13中示出的進行了布局設(shè)計的結(jié)果例中使用實施形態(tài)1的連通單元實現(xiàn)了圖14中示出的產(chǎn)生了設(shè)計變更的邏輯電路的例子的圖。
圖16是說明使圖11中示出的只具有倒相器的電路要素的連通單元變更連線而修正為具有倒相器功能的連通單元的方法的圖。
圖17是用剖面說明修正為圖16中示出的具有倒相器功能的連通單元的方法的圖。
圖18是示出本發(fā)明的實施形態(tài)4的頂蓋單元的結(jié)構(gòu)圖。
圖19是從圖18中示出的實施形態(tài)4的頂蓋單元除去由第2層鋁布線構(gòu)成的電源供給布線和接地供給布線的圖。
圖20是圖19中示出的頂蓋單元的晶體管級的電路圖。
圖21是示出在單元列中配置實施形態(tài)4的頂蓋單元的例子的圖。
圖22是示出產(chǎn)生了設(shè)計變更的邏輯電路的例子的圖。
圖23是示出將圖18中示出的頂蓋單元改變?yōu)榫邆銷AND的功能的頂蓋單元的布局的圖。
圖24是示出對只具有電路要素的頂蓋單元進行連線修正為具有NAND的功能的頂蓋單元的方法的圖。
圖25是示出本發(fā)明的實施形態(tài)7的頂蓋單元的結(jié)構(gòu)圖。
圖26是從圖25中示出的實施形態(tài)7的頂蓋單元除去由第2層鋁布線構(gòu)成的電源供給布線和接地供給布線的圖。
圖27是圖25中示出的頂蓋單元的晶體管級的電路圖。
圖28是實施形態(tài)7的頂蓋單元的使用方法的說明圖。
圖29是示出變更圖26中示出的頂蓋單元的連線而修正為具有倒相器功能的頂蓋單元的方法的圖。
圖30是示出使用實施形態(tài)10的連通單元和頂蓋單元進行了布局設(shè)計的例子的圖。
圖31是示出使用連通單元和頂蓋單元實現(xiàn)了在圖30中示出的布局設(shè)計后產(chǎn)生設(shè)計變更的邏輯電路的例子的圖。
圖32是示出使用實施形態(tài)12的連通單元和頂蓋單元進行了布局設(shè)計的例子的圖。
圖33是示出變更圖32中示出的連通單元的連線而修正為具有倒相器功能的連通單元的方法的圖。
圖34是圖33中示出的連通單元的晶體管級的電路圖。
圖35是示出使用連通單元和頂蓋單元實現(xiàn)了在圖32中示出的布局設(shè)計后產(chǎn)生設(shè)計變更的邏輯電路的例子的圖。
用于實施發(fā)明的最佳形態(tài)以下，為了更詳細地說明本發(fā)明，按照


實施本發(fā)明用的最佳形態(tài)。
實施形態(tài)1圖11是示出本發(fā)明的實施形態(tài)1的連通單元40的圖，圖11(a)是布局平面圖，圖11(b)是B-B’線剖面圖，圖11(c)是C-C’線剖面圖，圖11(d)是D-D’線剖面圖，圖11(e)是E-E’線剖面圖。此外，圖12是晶體管級的電路圖。在圖中，10是P溝道MOS晶體管(PMOS，第1基本對)，10a、10b是形成PMOS10的源、漏用的P型擴散層(第1P型擴散層)，11是N溝道MOS晶體管(NMOS，第1基本對)，11a、11b是形成NMOS11的源、漏用的N型擴散層(第2N型擴散層)，13a是PMOS10的柵電極(第1柵電極)，13b是NMOS11的柵電極(第2柵電極)，16是單元電源供給布線，17是單元接地供給布線，100是SiO2等的氧化膜。
在本實施形態(tài)1的連通單元40中，形成了形成PMOS10用的P型擴散層10a、10b，形成NMOS11用的N型擴散層11a、11b，PMOS10的柵電極13a，NMOS11的柵電極13b，單元電源供給布線16和單元接地供給布線17，再者，只用氧化膜100對其進行覆蓋，沒有施加連接各部的布線。
在本實施形態(tài)1的利用單元庫方式進行了布局設(shè)計的半導(dǎo)體集成電路裝置中，作為寬度的基準，將圖11中示出的連通單元的寬度22的1/2的寬度24定為1個基本單元寬度(1BC)，這一點也與現(xiàn)有的情況相同。因而，圖11中示出的連通單元的寬度22是2BC。
將圖11中示出的連通單元的高度23稱為單元高度，將全部單元的高度統(tǒng)一為該單元高度，這一點也與現(xiàn)有的情況相同。
其次，說明工作情況。
圖13是示出進行了布局設(shè)計的結(jié)果的例子的圖。圖13是與在背景技術(shù)的說明中使用的圖8對應(yīng)的圖，在單元列中配置了圖11中示出的本實施形態(tài)1的連通單元40。但是，因為圖11中示出的本實施形態(tài)1的連通單元40的寬度是2個基本單元寬度(2BC)，故與在圖8中配置了4個連通單元28a～28d的情況不同，只配置2個連通單元40a～40b。
在本實施形態(tài)1中，也與背景技術(shù)相同，如圖7中所示在利用布線30連接在單元列3c中配置的NAND單元31與在單元列3a中配置的倒相器32時，如圖13中所示，連接在單元列3c中配置的NAND單元31與在單元列3a中配置的倒相器32的布線30以橫截在單元列3b中配置的2個連通單元42a、42b中的1個、例如連通單元42a的方式來形成。因為該布線30由第2層鋁布線來形成，故不會與利用第1層鋁布線形成的連通單元42a的其它布線接觸。
在本實施形態(tài)1中，可容易地與得到了上述布局圖之后的設(shè)計變更相對應(yīng)。考慮在作為布局設(shè)計的結(jié)果得到的圖13中示出的布局圖中，例如，如圖14中所示，產(chǎn)生了在單元列3c中配置的NAND單元31與在單元列3a中配置的倒相器32之間插入倒相器32a的設(shè)計變更的情況。
因為本實施形態(tài)1的連通單元40如圖11(a)中所示，具備構(gòu)成倒相器的全部電路要素，故通過對這些電路要素進行連線，可形成倒相器。如圖13中所示，將這一點應(yīng)用于在單元列3b中配置的連通單元40a，如圖15中所示，變更為具備倒相器功能的連通單元40c，通過施加從NAND單元31至布線30a和倒相器32的布線30b，可達到預(yù)期的目的。
使用圖16說明對只具有倒相器的電路要素的連通單元40a進行連線，將其修正為具有倒相器功能的連通單元40c的方法。
通過在覆蓋第1層鋁布線之后進行圖形刻蝕，形成PMOS側(cè)源布線12、柵布線13、共用漏布線14和NMOS側(cè)源布線15。其后，形成接觸孔21a～21f，連接?xùn)挪季€13與柵電極13a和13b間、共用漏布線14與P型擴散層10b和N型擴散層11b間、PMOS側(cè)源布線12與P型擴散層10a間和NMOS側(cè)源布線15與N型擴散層11a間。其次，對柵布線13形成輸入引腳20a，對共用漏布線14形成輸出引腳20b。通過以上所述，完成具有倒相器功能的連通單元40c。
圖17是示出本實施形態(tài)1的單元庫方式中的制造工序的剖面圖，根據(jù)該圖17更詳細地說明到在圖16的左側(cè)示出的連通單元40a為止的制造工序和其后修正為連通單元40c、再如圖15中所示到進行布線為止的工序。
首先，如圖17(a)中所示，在P型的襯底上注入硼(B)和磷(P)，如圖17(b)中所示，形成P型層和N型層。其次，如圖17(c)中所示，形成P型擴散層10a、10b和N型擴散層11a、11b，此外，形成柵電極13a、13b。再者，如圖17(d)中所示，形成氧化膜100a，如圖17(e)中所示，形成第1層鋁布線，如圖17(f)中所示，形成氧化膜100b。在該圖17(f)中，不設(shè)置接觸孔21，此外，作為第1層鋁布線只對單元電源供給布線16和單元接地供給布線17進行布線的結(jié)構(gòu)是在圖16的左側(cè)示出的連通單元40a。在本實施形態(tài)這1中，在這樣的連通單元40a的狀態(tài)下如圖13中所示，配置在單元列3b內(nèi)。
其后，在打算修正為在圖16的右側(cè)示出的連通單元40c的情況下，如圖17(d)中所示，在氧化膜100a中設(shè)置接觸孔21，如圖17(e)中所示，形成預(yù)定的第1層鋁布線，如圖17(f)中所示，形成氧化膜100b。
再者，如圖15中所示，在連接布線30a、30b與具有倒相器電路的連通單元40c的情況下，在圖17(f)中形成通孔20，如圖17(g)中所示，形成第2層鋁布線。
在此，所謂接觸孔，指的是為了連接擴散層與襯底上的布線而在氧化膜中開的孔，此外，所謂通孔，指的是為了連接襯底上的布線間而在氧化膜中開的孔。
如上所述，按照本實施形態(tài)1，在使用連通單元進行了配置、布線及進行了使半導(dǎo)體集成電路裝置的布局實現(xiàn)最佳化的布局設(shè)計之后，即使在對于根據(jù)該布局設(shè)計已制造的LSI需要修正電路的情況下，因為也只通過改變接觸孔、第1層鋁布線、通孔、第2層鋁布線就可與設(shè)計變更相對應(yīng)，只變更在LSI制造時使用的曝光用掩模中與上述4個工序有關(guān)的掩模即可，故可大幅度地減少與曝光用掩模的修正有關(guān)的成本和時間。
實施形態(tài)2圖11中示出的實施形態(tài)1的連通單元40是預(yù)先制成由1個PMOS10和1個NMOS11構(gòu)成的1組CMOS的構(gòu)成元件，但CMOS的構(gòu)成元件不限于1組，可預(yù)先制成多組的CMOS的構(gòu)成元件。
通過這樣做，起到可將連通單元40作為除倒相器單元以外的NAND或AND等邏輯電路單元來使用的效果。
實施形態(tài)3圖11中示出的實施形態(tài)1的連通單元40是預(yù)先制成由1個PMOS10和1個NMOS11構(gòu)成的1組CMOS的構(gòu)成元件，但CMOS的構(gòu)成元件不限于1組，可預(yù)先制成多組的CMOS的構(gòu)成元件，再有，PMOS的個數(shù)和NMOS的個數(shù)也可不一致。
通過這樣做，起到可將連通單元40作為除倒相器單元以外的NAND或AND等邏輯電路單元來使用的效果。
實施形態(tài)4圖18是示出本發(fā)明的實施形態(tài)4的頂蓋單元41的圖，在圖中，16a是通孔，16b是由第1層鋁布線形成的單元電源供給布線，17a是通孔，17b是由第1層鋁布線形成的單元接地供給布線，33a是由第2層鋁布線形成的電源供給布線，34a是由第2層鋁布線形成的接地供給布線。
電源供給布線33a通過通孔16a連接到單元電源供給布線16b上，接地供給布線34a通過通孔17a連接到單元接地供給布線17b上。
本實施形態(tài)4的頂蓋單元41的高度23與其它單元的單元高度相同。
圖19是示出從圖18中示出的本實施形態(tài)4的頂蓋單元41除去了電源供給布線33a和接地供給布線34a的狀態(tài)的圖。圖20是晶體管級的電路圖。在圖19和圖20中，10是PMOS(第2基本對)，10c～10f是P型擴散層(第3P型擴散層)，11是NMOS(第2基本對)，11c～11f是N型擴散層(第4N型擴散層)，13c、13e、13g是PMOS10的柵電極(第3柵電極)，13d、13f、13h是NMOS11的柵電極(第4柵電極)，16b是單元電源供給布線，17b是單元接地供給布線。
本實施形態(tài)4的頂蓋單元41中，只形成了形成PMOS10用的P型擴散層10c～10f，形成NMOS11用的P型擴散層11c～11f，PMOS10的柵電極13c、13e、13g，NMOS11的柵電極13d、13f、13h，單元電源供給布線16b和單元接地供給布線17b，沒有施加連接各部的布線。
其次，說明工作情況。
本實施形態(tài)4的頂蓋單元41與背景技術(shù)同樣，在單元列中，在需要供給電源和接地的單元的位置上，例如如圖21中所示那樣來配置。圖21中示出的頂蓋單元41與在圖18中示出的單元相同，在單元中具備形成PMOS及NMOS等的元件，但沒有施加連接各部的布線。向配置了該頂蓋單元41的單元列中的各單元的電源的供給是經(jīng)過電源供給布線33a-通孔16a-單元電源供給布線16b這樣的路徑來進行的，向各單元的接地的供給是經(jīng)過接地供給布線34a-通孔17a-單元接地供給布線17b這樣的路徑來進行的。
其次，考慮下述情況在布局圖完成后產(chǎn)生了設(shè)計變更，如圖22中所示，需要在NAND單元31與倒相器32之間插入NAND單元31a。
此時，如圖23中所示，假定NAND單元31配置在單元列3c中，倒相器32配置在單元列3a中。此時，如果將所需要的NAND單元31a配置在單元列3b中，則布線長度可最短。配置在單元列3b的右端的頂蓋單元41如圖19中所示，具備能分別形成各3個PMOS及NMOS的元件。因此，通過對這些元件進行連線，可變更為具有NAND單元的功能的頂蓋單元41a，通過形成圖22中示出的布線30a～30c，可達到預(yù)期的目的。
接著，使用圖24，說明對只具有電路要素的頂蓋單元41進行連線，修正為具有NAND單元的功能的頂蓋單元41a的方法。在圖24的上部，16a是通孔，16b是單元電源供給布線，17a是通孔，17b是單元接地供給布線，33a是電源供給布線，34a是接地供給布線，10是PMOS，10c～10f是P型擴散層，11是NMOS，11c～11f是N型擴散層，13c、13e、13g是PMOS10的柵電極，13d、13f、13h是NMOS11的柵電極，16b是單元電源供給布線，17b是單元接地供給布線，但由于這些部分與圖18和圖19的部分相同，故省略其說明。
通過在覆蓋第1層鋁布線層后進行圖形刻蝕，形成PMOS側(cè)源布線、柵布線、共用漏布線、NMOS側(cè)源布線。再者，經(jīng)過開口形成和金屬充填，形成接觸孔。其結(jié)果，通過接觸孔21g、21h、21i、21j、21k、21m、21n、21p、21q連接上述的布線層、擴散層及柵電極等。接著，安裝輸入引腳18a、18b和輸出引腳19，利用第2層鋁布線形成單元電源供給布線33b和單元接地供給布線34b，通過形成單元電源供給接觸孔16c和單元接地供給接觸孔17c，完成具有NAND功能的頂蓋單元41a。
在上述的本實施形態(tài)4的頂蓋單元41中，示出了分別設(shè)有各3個PMOS10的柵電極及NMOS11的柵電極的例子，但不限于此，可分別設(shè)置1個以上的任意個數(shù)的PMOS10的柵電極及NMOS11的柵電極。設(shè)置各1個的情況是打算作成倒相器的情況，設(shè)置4個以上的多個的情況是打算作成觸發(fā)器等需要多個晶體管的復(fù)雜的電路的情況。
如上所述，按照本實施形態(tài)4，在使用頂蓋單元進行了配置、布線及進行了使半導(dǎo)體集成電路裝置的布局實現(xiàn)最佳化的布局設(shè)計之后，即使在對于根據(jù)該布局設(shè)計已制造的LSI需要修正電路的情況下，因為也只通過改變接觸孔、第1層鋁布線、通孔、第2層鋁布線就可與設(shè)計變更相對應(yīng)，只變更在LSI制造時使用的曝光用掩模中與上述4個工序有關(guān)的掩模即可，故可大幅度地減少與曝光用掩模的修正有關(guān)的成本和時間。
實施形態(tài)5圖18和圖19中示出的實施形態(tài)4的頂蓋單元41是預(yù)先制成由3個PMOS10和3個NMOS11構(gòu)成的3組的構(gòu)成元件的單元，但該構(gòu)成元件不限于3組，可預(yù)先制成多組的構(gòu)成元件。
通過這樣做，起到可將頂蓋單元41作為NAND單元以外的邏輯電路單元來使用的效果。
實施形態(tài)6圖18和圖19中示出的實施形態(tài)4的頂蓋單元41是預(yù)先制成由3個PMOS10和3個NMOS11構(gòu)成的3組的構(gòu)成元件的單元，但該構(gòu)成元件不限于3組，可預(yù)先制成多組的構(gòu)成元件，PMOS的個數(shù)和NMOS的個數(shù)也可不一致。
通過這樣做，起到可將頂蓋單元41作為NAND單元以外的邏輯電路單元來使用的效果。
實施形態(tài)7圖25是示出本發(fā)明的實施形態(tài)7的頂蓋單元42的結(jié)構(gòu)圖，在圖中，16a是通孔，16b是由第1層鋁布線形成的單元電源供給布線，17a是通孔，17b是由第1層鋁布線形成的單元接地供給布線，33a是在頂蓋單元42上由第2層鋁布線形成的電源供給布線，34a是在頂蓋單元42上由第2層鋁布線形成的接地供給布線。
電源供給布線33a通過通孔16a連接到單元電源供給布線16b上，接地供給布線34a通過通孔17a連接到單元接地供給布線17b上。
圖26是示出從圖25中示出的本實施形態(tài)7的頂蓋單元42除去了由第2層鋁布線形成的電源供給布線33a和接地供給布線34a的圖。在圖中，10是PMOS(第2基本對)，10a、10b是形成PMOS10用的P型擴散層(第3P型擴散層)，11是NMOS(第2基本對)，11a、11b是形成NMOS11用的N型擴散層(第4N型擴散層)，12是PMOS側(cè)源布線，13是柵電極(第3、第4柵電極)，14是共用漏布線，15是NMOS側(cè)源布線，16b是單元電源供給布線，17b是單元接地供給布線，18c是連接PMOS側(cè)源布線12與柵布線13的布線。
圖27是圖26中示出的頂蓋單元42的晶體管級的電路圖，對相同部分附以相同的符號。從圖12可知，在圖26中示出了布局圖的頂蓋單元42中形成的電路是CMOS倒相器(準邏輯電路)。
在構(gòu)成圖26中示出的頂蓋單元42的CMOS倒相器中，PMOS10的PMOS側(cè)源布線12和NMOS11的NMOS側(cè)源布線15利用第1層鋁布線分別連接到單元電源供給布線16和單元接地供給布線17上。此外，PMOS10和NMOS11的漏側(cè)利用由第1層鋁布線構(gòu)成的共用漏布線14共同連接起來。再者，柵布線13通過接觸孔利用第1層鋁布線18c連接到單元電源供給布線16上。由此，即使柵布線13成為浮動狀態(tài)，也可防止電路變得不穩(wěn)定。
其次，說明工作情況。
因為本實施形態(tài)7的頂蓋單元42具有圖25中示出的那樣的結(jié)構(gòu)，故向各單元的電源的供給是經(jīng)過電源供給布線33a-通孔16a-電源供給布線16b這樣的路徑來進行的，向各單元的接地的供給是經(jīng)過接地供給布線34a-通孔17a-單元接地供給布線17b這樣的路徑來進行的。
圖28是本實施形態(tài)7的頂蓋單元42的使用方法的說明圖。本實施形態(tài)7的頂蓋單元42通常如單元列3a和3c中所示，在各單元列的預(yù)定的位置上進行配置。通過電源供給布線33和接地供給布線34對各單元列3a～3c供給電源和接地。
現(xiàn)在，考慮下述情況在布局圖完成后產(chǎn)生了設(shè)計變更，如圖14中所示，需要在配置在單元列3c中的NAND單元31與配置在單元列3a中的倒相器32之間插入倒相器32a。按照本實施形態(tài)7，即使在這樣的情況下，也只通過變更配置在單元列3b中的頂蓋單元42a的連線，就可得到所需要的倒相器32a。
使用圖29說明改變圖28中示出的頂蓋單元42a的連線，將其修正為具有倒相器功能的方法。如果以從圖29的左側(cè)中示出的頂蓋單元除去了電源供給布線33a和接地供給布線34a的在圖的中央示出的頂蓋單元作為對象，則首先切斷連接PMOS側(cè)源布線12與柵布線13的布線18c。其次，如圖29的右側(cè)所示，通過通孔20a附加由第2層鋁布線構(gòu)成的輸入引腳18，對由第1層鋁布線構(gòu)成的共用漏布線14通過通孔20b附加由第2層鋁布線構(gòu)成的輸出引腳19。
如上所述，通過簡單的布線變更，可將頂蓋單元42改變?yōu)橐财鸬降瓜嗥鞴δ艿捻斏w單元42a。其結(jié)果，可簡單地制造需要利用設(shè)計變更附加的倒相器32a。
如上所述，按照本實施形態(tài)7，在使用頂蓋單元進行了配置、布線及進行了使半導(dǎo)體集成電路裝置的布局實現(xiàn)最佳化的布局設(shè)計之后，即使在對于根據(jù)該布局設(shè)計已制造的LSI需要修正電路的情況下，由于在使用了現(xiàn)有的頂蓋單元的設(shè)計中需要從一開始起重新進行布局設(shè)計，故必須重新制作在LSI制造時使用的大致全部的曝光用掩模，而在本實施形態(tài)7中，因為只通過改變第1層鋁布線、通孔、第2層鋁布線就可與設(shè)計變更相對應(yīng)，只變更在LSI制造時使用的曝光用掩模中與上述3個工序有關(guān)的掩模即可，故起到可大幅度地減少與曝光用掩模的修正有關(guān)的成本和時間的效果。
實施形態(tài)8圖25和圖26中示出的實施形態(tài)7的頂蓋單元42中不使用第2層鋁布線，利用第1層鋁布線18c來連接應(yīng)形成倒相器的輸入引腳的位置與單元電源供給布線16，但在不使用第2層鋁布線這一點上按原樣，也可利用第1層鋁布線來連接應(yīng)形成倒相器的輸入引腳的位置與單元接地供給布線17。
即使以這種方式來變更，也起到與實施形態(tài)7相同的效果。
實施形態(tài)9圖25和圖26中示出的實施形態(tài)7的頂蓋單元42中不使用第2層鋁布線，利用第1層鋁布線18e來連接應(yīng)形成倒相器的輸入引腳的位置與單元電源供給布線16，但在不使用第2層鋁布線這一點上按原樣，也可形成NAND或AND等的邏輯電路來代替倒相器，利用第1層鋁布線來連接應(yīng)形成倒相器的輸入引腳的位置與單元電源供給布線16或單元接地供給布線17。
通過這樣做，除了由實施形態(tài)7得到的效果之外，還起到可形成多種邏輯電路單元的效果。
實施形態(tài)10圖30是示出使用本發(fā)明的實施形態(tài)10的連通單元40、44和頂蓋單元41進行布局設(shè)計的例子的結(jié)構(gòu)圖，在圖中，40a～40n是由圖11中示出的PMOS(第1基本對)10、NMOS(第1基本對)11構(gòu)成的連通單元，41a是由圖19中示出的PMOS(第2基本對)10、NMOS(第2基本對)11構(gòu)成的頂蓋單元，44a、44b是在PMOS(第1基本對)10、NMOS(第1基本對)11的每一個中形成了2個柵電極(第1、第2柵電極)13i～13l的連通單元。
這樣，本實施形態(tài)10的單元列3b在單元列3b中全部只配置了由沒有布線的PMOS10和NMOS11構(gòu)成的連通單元和頂蓋單元。
其次，說明工作情況。
如圖30中所示，由于單元列3b中全部配置了連通單元和頂蓋單元，故可使從NAND單元31至倒相器32的布線30自由地通過單元列3b。此外，利用頂蓋單元對連通單元進行電源供給和接地供給。
此外，即使在產(chǎn)生了設(shè)計變更的情況下，也可形成各種邏輯電路。
圖31是在圖30中示出的單元列3b中對一部分頂蓋單元41a、連通單元40a、44b施加布線，形成了邏輯電路的圖。在頂蓋單元41a中，施加圖24中示出的布線，附加并構(gòu)成了NAND單元。此外，在連通單元40a中，施加圖16中示出的布線，附加并構(gòu)成了倒相器。再者，在連通單元44b中，也施加圖24中示出的布線，附加并構(gòu)成了NAND單元。
如上所述，按照本實施形態(tài)10，由于在單元列中只配置了由沒有布線的PMOS10和NMOS11構(gòu)成的連通單元和頂蓋單元，故即使產(chǎn)生了設(shè)計變更，也可在最適當?shù)牟课惶幮纬删哂械瓜嗥鳌ND、NAND、NOR、觸發(fā)器等各種邏輯電路的標準單元。此外，因為只通過改變接觸孔、第1層鋁布線、通孔、第2層鋁布線就可與設(shè)計變更相對應(yīng)，只變更在LSI制造時使用的曝光用掩模中與上述4個工序有關(guān)的掩模即可，故起到可大幅度地減少與曝光用掩模的修正有關(guān)的成本和時間的效果。
實施形態(tài)11在圖30和圖31中示出的實施形態(tài)10的頂蓋單元41a、連通單元40a、44b中，在PMOS和NMOS的每一個中形成了1個至3個柵電極，但也可設(shè)置在PMOS和NMOS的每一個中形成了4個以上的柵電極的頂蓋單元或連通單元，起到可更容易地形成具有觸發(fā)器等大規(guī)模的邏輯電路的標準單元的效果。
實施形態(tài)12圖32是示出使用本發(fā)明的實施形態(tài)12的頂蓋單元42和連通單元43、45進行布局設(shè)計的例子的結(jié)構(gòu)圖，在圖中，42a是在圖26中示出的PMOS(第2基本對)10、NMOS(第2基本對)11中形成了PMOS側(cè)源布線12、柵電極(第3、第4柵電極)13、共用漏布線14、NMOS側(cè)源布線15、單元電源供給布線16b，單元接地供給布線17b和連接PMOS側(cè)源布線12與柵布線13的布線18c的頂蓋單元。因而，該頂蓋單元42a構(gòu)成了CMOS倒相器(準邏輯電路)。
此外，43a～43n是連通單元，內(nèi)部的結(jié)構(gòu)與頂蓋單元43a相同。再者，45a、45b是連通單元，但其內(nèi)部結(jié)構(gòu)如圖33的左側(cè)圖中所示，16是單元電源供給布線，17是單元接地供給布線，10是PMOS(第1基本對)，11是NMOS(第1基本對)，12a、12b是PMOS側(cè)源布線，13a、13b是柵電極(第1、第2柵電極)，15是NMOS側(cè)漏布線，18是連接PMOS側(cè)漏布線與NMOS側(cè)源布線的布線，18d、18e是連接PMOS側(cè)和NMOS側(cè)柵電極與PMOS側(cè)源布線的布線。
圖34的左側(cè)圖是晶體管級的電路圖，這樣，連通單元45a、45b構(gòu)成了CMOSNAND(準邏輯電路)。
這樣，本實施形態(tài)12的單元列3b中，在單元列3b中全部只配置了由預(yù)先進行了布線的CMOS倒相器構(gòu)成的頂蓋單元42a和連通單元43a～43n、由預(yù)先進行了布線的CMOSNAND構(gòu)成的連通單元45a、45b。
其次，說明工作情況。
如圖32中所示，由于在單元列3b中全部配置了連通單元和頂蓋單元，故可使從NAND單元31至倒相器32的布線30自由地通過單元列3b。此外，利用頂蓋單元頂蓋單元42a對連通單元進行電源供給和接地供給。
此外，即使在產(chǎn)生了設(shè)計變更的情況下，也可形成各種邏輯電路。
圖35是在圖32中示出的單元列3b中改變一部分頂蓋單元42a、連通單元43a、45b的布線，形成了邏輯電路的圖。在頂蓋單元42a中，如圖29中所示那樣變更布線，附加并構(gòu)成了倒相器。此外，在連通單元43a中，也同樣變更布線，附加并構(gòu)成了倒相器。再者，在連通單元45b中，也變更布線，附加并構(gòu)成了NAND單元。
圖33示出了該連通單元45b的布線的變更方法。在圖中，切斷連接PMOS側(cè)和NMOS側(cè)柵電極13a、13b與PMOS側(cè)源布線12a、12b的布線18d、18e，安裝連接與PMOS側(cè)和NMOS側(cè)柵電極13a、13b連接的第1層鋁布線與第2層鋁布線的輸入引腳18a、18b。此外，對于連接PMOS側(cè)漏布線與NMOS側(cè)源布線的第1層鋁布線的布線18，安裝與第2層鋁布線連接的輸出引腳19。
圖34的右側(cè)圖是布線變更后的晶體管級的電路圖，這樣，通過變更布線可附加并構(gòu)成NAND單元。
如上所述，按照本實施形態(tài)12，由于在單元列中只配置了由預(yù)先進行了布線的CMOS倒相器構(gòu)成的頂蓋單元和連通單元、由預(yù)先進行了布線的CMOSNAND構(gòu)成的連通單元，故即使產(chǎn)生了設(shè)計變更，也可在最適當?shù)牟课惶幮纬删哂械瓜嗥?、AND、NAND、NOR、觸發(fā)器等各種邏輯電路的標準單元。此外，因為只通過改變第1層鋁布線、通孔、第2層鋁布線就可與設(shè)計變更相對應(yīng)，由于只變更在LSI制造時使用的曝光用掩模中與上述3個工序有關(guān)的掩模即可，故可起到大幅度地減少與曝光用掩模的修正有關(guān)的成本和時間的效果。
實施形態(tài)13在圖32和圖35中示出的實施形態(tài)12的頂蓋單元42a、連通單元43a、45b中，配置了由CMOS倒相器構(gòu)成的頂蓋單元和連通單元、由CMOSNAND構(gòu)成的連通單元，但不限于CMOS倒相器和CMOSNAND，也可配置具有預(yù)先設(shè)想的AND、NOR、觸發(fā)器等各種邏輯電路的頂蓋單元或連通單元，起到可容易地適應(yīng)各種各樣的設(shè)計變更的效果。
產(chǎn)業(yè)上的利用可能性如上所述，因為利用與本發(fā)明有關(guān)的單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置能靈活地適應(yīng)制成布局圖后的設(shè)計變更，故適用于特定用途的少量生產(chǎn)的半導(dǎo)體集成電路裝置的設(shè)計等。
權(quán)利要求
1.一種利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于，具備配置了預(yù)定的邏輯電路的標準單元；對該標準單元進行電源供給和接地供給的頂蓋單元；以及連通單元，該連通單元中形成了由P溝道MOS晶體管形成用的m1(m1是任意的自然數(shù))個第1柵電極、在該第1柵電極的兩側(cè)配置的(m1+1)個第1P型擴散層、N溝道MOS晶體管形成用的n1(n1是任意的自然數(shù))個第2柵電極和在該第2柵電極的兩側(cè)配置的(n1+1)個第2N型擴散層構(gòu)成的第1基本對，與上述標準單元和頂蓋單元一起構(gòu)成單元列，并使該單元列的寬度統(tǒng)一。
2.一種利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于，具備配置了預(yù)定的邏輯電路的標準單元；以及頂蓋單元，該頂蓋單元中形成了由P溝道MOS晶體管形成用的m2(m2是任意的自然數(shù))個第3柵電極、在該第3柵電極的兩側(cè)配置的(m2+1)個第3P型擴散層、N溝道MOS晶體管形成用的n2(n2是任意的自然數(shù))個第4柵電極和在該第4柵電極的兩側(cè)配置的(n2+1)個第4N型擴散層構(gòu)成的第2基本對，與上述標準單元一起構(gòu)成單元列，對該標準單元進行電源供給和接地供給。
3.如權(quán)利要求2中所述的利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于在頂蓋單元中，預(yù)先對第2基本對進行預(yù)定的布線，形成了成為所希望的邏輯電路的基礎(chǔ)的準邏輯電路。
4.一種利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于，具備連通單元，該連通單元中形成了由P溝道MOS晶體管形成用的m1(m1是任意的自然數(shù))個第1柵電極、在該第1柵電極的兩側(cè)配置的(m1+1)個第1P型擴散層、N溝道MOS晶體管形成用的n1(n1是任意的自然數(shù))個第2柵電極和在該第2柵電極的兩側(cè)配置的(n1+1)個第2N型擴散層構(gòu)成的第1基本對，該連通單元用于使單元列的寬度統(tǒng)一；以及頂蓋單元，該頂蓋單元中形成了由P溝道MOS晶體管形成用的m2(m2是任意的自然數(shù))個第3柵電極、在該第3柵電極的兩側(cè)配置的(m2+1)個第3P型擴散層、N溝道MOS晶體管形成用的n2(n2是任意的自然數(shù))個第4柵電極和在該第4柵電極的兩側(cè)配置的(n2+1)個第4N型擴散層構(gòu)成的第2基本對，該頂蓋單元與上述連通單元一起構(gòu)成單元列，對該連通單元進行電源供給和接地供給。
5.如權(quán)利要求4中所述的利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于在連通單元和頂蓋單元中，預(yù)先對第1和第2基本對進行預(yù)定的布線，形成了成為所希望的邏輯電路的基礎(chǔ)的準邏輯電路。
6.如權(quán)利要求4中所述的利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于對連通單元和頂蓋單元的至少一部分的第1基本對或第2基本對進行了預(yù)定的布線，形成了所希望的邏輯電路。
7.如權(quán)利要求5中所述的利用單元庫方式進行布局設(shè)計的半導(dǎo)體集成電路裝置，其特征在于對連通單元和頂蓋單元的至少一部分的準邏輯電路進行預(yù)定的布線，形成了所希望的邏輯電路。
全文摘要
預(yù)先在連通單元(40)及頂蓋單元(41)中形成由柵電極(13)和一對P型擴散層(10a、10b)和N型擴散層(11a、11b)構(gòu)成的基本對。由此,因為即使在制成布局圖之后產(chǎn)生了設(shè)計變更,也可由上述基本對形成邏輯電路,故可靈活地與設(shè)計變更相對應(yīng)。
文檔編號H01L21/82GK1249066SQ97182030
公開日2000年3月29日 申請日期1997年3月11日 優(yōu)先權(quán)日1997年3月11日
發(fā)明者岡本泰 申請人:三菱電機株式會社