專利名稱：半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件及其制造技術(shù)，更具體地講，涉及一種能有效地應(yīng)用于具有存儲單元的半導(dǎo)體集成電路器件的技術(shù)，該存儲單元是通過制作強介電材料的電容性元件(電容器)的電容器絕緣膜來形成的。
近年來的大容量DRAM(動態(tài)隨機存取存儲器)中，為了補償電容性元件聚集的電荷的減少，這起因于存儲單元的微型化，已經(jīng)采用了疊層電容器結(jié)構(gòu)，其中在存儲單元選擇MISFET之上設(shè)置電容性元件。此外，通過把其下電極(存儲電極)構(gòu)形為翅片狀或圓筒狀，使電容性元件的表面積擴大，而且用具有強介電常數(shù)的材料制做電容器絕緣膜。具體地，該介電材料之一的氧化鉭(Ta2O5)具有高達(dá)20-25的介電常數(shù)，而且與已有技術(shù)的DRAM工藝能具有好的匹配，因而DRAM應(yīng)用于電容性元件正得以提倡。
當(dāng)電容性元件的電容器絕緣膜是由氧化鉭制做的時候，作為將在電容器絕緣膜上形成的上電極(或板極)材料，必須選用能防止氧化鉭的膜質(zhì)量劣化的材料。此上電極材料適合的例子有難熔金屬，例如W(鎢)、Pt(鉑)或Mo(鉬)，或者其氮化物如TiN(氮化鈦)。
在Jpn.J.Appl.Phys.Vol.33(1994)Pt.1，No.3A中，對電極材料在退火工序前后泄漏電流對氧化鉭膜的影響做了研究。其已做的報導(dǎo)是基于如下實驗結(jié)果，亦即氧化鉭膜的電特性是由電極材料的功函數(shù)和上電極與氧化鉭之間的界面的穩(wěn)定性所決定的，對于低溫(約400℃)退火，最適宜的材料是TiN，對于高溫(約800℃)退火，最適宜的材料是Mo或MoN(氮化鉬)。
如上所述，由于DRAM的電容性元件的下電極具有復(fù)雜的表面形狀，當(dāng)在下電極上淀積氧化鉭膜時，必須采用臺階覆蓋優(yōu)異的CVD(化學(xué)汽相淀積)方法，而不是濺射方法。但是，由于用CVD方法淀積的氧化鉭膜不能達(dá)到所期望的介電常數(shù)，所以在形成之后必須在高達(dá)700-800℃左右的溫度下退火。然而，通過此退火在與襯底的下電極材料(多晶硅膜)的界面形成氧化膜，以此降低電容器絕緣膜的有效介電常數(shù)。另一問題是氧化鉭膜中的氧不足以致降低了該膜的擊穿電壓，從而提高了泄漏電流。
日本專利申請公開3548/1986已公開了一種技術(shù)，用于因利用CVD法在半導(dǎo)體襯底上淀積的氧化鉭膜中的氧空位而產(chǎn)生的缺陷的修正，從而通過在干燥氧氣氛中對膜表面退火，來改善膜的絕緣擊穿電壓。
在“1992年固態(tài)器件與材料國際會議”(PP.521-523)中，公開了一種技術(shù)，用于在將要淀積氧化鉭膜時，通過在NH3(氨)氣氛中對多晶硅膜退火，在多晶硅膜表面上形成氮化物膜，從而避免構(gòu)成電容性元件下電極的多晶硅膜表面上形成氧化膜。
在日本專利申請66300/1995公開的DRAM中，采用CVD法淀積由氧化鉭、鈦酸鍶(SrTiO3)或鈦酸鋇制成的電容性元件的電容器絕緣膜，用CVD法或者濺射法淀積由W、Pt或TiN制成的上電極。此外，下電極由呈現(xiàn)強抗氧化性的材料如氧化鋅(ZnO)或氧化錫(SnO2)制成，從而在電容器絕緣膜退火時，可以防止在與下電極的界面處形成任何氧化膜。
在日本專利申請公開66369/1995中公開的DRAM中，由CVD法淀積的氧化鉭制成電容性元件的電容器絕緣膜。通過在低于晶化的溫度(約600℃以下)對此形成的膜退火，使膜保持在非晶結(jié)構(gòu)。另外，抑制會為泄漏電流形成通路的晶界，裂紋或微缺陷的出現(xiàn)，可以改善泄漏電流特性。
在日本專利申請公開222469/1989中公開的DRAM中，由CVD法淀積的氧化鉭或氧化鉿(HfO2)制成電容性元件的電容器絕緣膜，在氧化鉭(或氧化鉿)與多晶硅的電極(上電極和下電極)之間形成TiN阻擋膜，以此防止硅與氧化鉭之間的反應(yīng)。
在日本專利申請232344/1994中公開的DRAM中，由CVD法淀積的氧化鉭或氧化鉿制成電容性元件的電容器絕緣膜，由TiN制成上電極。通過在TiN上形成多晶硅的非金屬緩沖膜，在電容性元件上淀積的BPSG(摻硼的磷硅酸玻璃)膜進(jìn)行熱回流處理(約在850℃30分鐘)時，可防止電容性元件變壞。
我們在半導(dǎo)體襯底上淀積了多晶硅的導(dǎo)電膜，然后在其上淀積氧化鉭膜，通過CVD法，采用含鈦源氣體如TiCl4(四氯化鈦)、TDMAT(四(二甲氨基)鈦(Tetraxy Di-Methyl Amino Titanium))或者TDEAT(四(二乙氨基)鈦(Tetraxy Di-Ethyl AminoTitanium))和含氮還原氣體如NH3或MMH(單甲基肼)，在氧化鉭膜上淀積TiN膜。之后，把這些膜構(gòu)圖成為電容性元件，檢測電容器絕緣膜(氧化鉭膜)的擊穿電壓，可觀察到擊穿電壓變劣和泄漏電流增大的現(xiàn)象。
此現(xiàn)象的原因尚未明了，但我們認(rèn)為此原因如下，亦即如果氧化鉭膜表面是熱的并與還原氣體接觸，膜中的氧(O)原子部分地與還原氣體反應(yīng)，并被釋放，膜中的Ta或O的懸掛鍵增多。
本發(fā)明的目的是提供一種能避免如下缺點的技術(shù)，即利用含還原性氣體的還原氣體，通過CVD法，在電容器絕緣膜上淀積上電極材料時，由強介電材料如氧化鉭制成的電容器絕緣膜的擊穿電壓會變劣的缺點。
從本發(fā)明的說明及附圖將可了解本發(fā)明的上述及其它目的和新特征。
以下將概括地說明這里公開的本發(fā)明的代表例。
根據(jù)本發(fā)明，提供了一種具有電容性元件的半導(dǎo)體集成電路器件，包括下電極；由包括形成于下電極之上的強介電膜在內(nèi)的一種或多種膜制成的電容器絕緣膜；由包括形成于電容器絕緣膜之上的氮化鈦膜在內(nèi)的一種或多種膜制成的上電極；其特征在于通過由不含還原氣體條件下的低溫CVD法形成的鈍化膜，在強介電膜之上形成電容性元件的上電極。
在本發(fā)明的半導(dǎo)體集成電路器件中，電容器絕緣膜包括氧化鉭膜。
在本發(fā)明的半導(dǎo)體集成電路器件中，在存儲單元選擇MISFET之上布置電容性元件，構(gòu)成DRAM存儲單元。
根據(jù)本發(fā)明，提供了一種半導(dǎo)體集成電路器件的制造方法，包括
(a)在半導(dǎo)體襯底主表面上，形成第一導(dǎo)電膜，由此構(gòu)成電容性元件下電極的步驟；(b)在第一導(dǎo)電膜上，形成由包括強介電膜的一種或多種膜制成的電容器絕緣膜；(c)在電容器絕緣膜上，通過不含還原氣體條件下的低溫CVD法形成鈍化膜的步驟；(d)在鈍化膜上，由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜，構(gòu)成電容性元件的上電極。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，電容器絕緣膜包括氧化鉭膜。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，鈍化膜包括非晶鈦膜或多晶鈦膜。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，在存儲單元選擇MISFET之上布置電容性元件，構(gòu)成DRAM存儲單元。
本發(fā)明的半導(dǎo)體集成電路器件的制造方法，還包括至少使所述電容性元件的下電極一部分構(gòu)圖成為翅片狀或圓筒狀的步驟。
根據(jù)本發(fā)明，提供了一種半導(dǎo)體集成電路器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上形成MISFET的步驟；(b)在MISFET上形成由一種或多種膜制成的第一導(dǎo)電膜的步驟；(c)通過使第一導(dǎo)電膜的至少一部分構(gòu)圖為翅片狀或圓筒狀，形成電容性元件的下電極的步驟；(d)在下電極上，形成由包括強介電膜的一種或多種膜制成的電容器絕緣膜的步驟；(e)在存在含鈦源氣體但不存在含氮還原氣體的條件下，通過低溫CVD方法，在電容器絕緣膜上形成鈍化膜的步驟；(f)在存在含鈦源氣體和含氮還原氣體的條件下，通過低溫CVD方法，在鈍化膜上，形成由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜的步驟；
(g)通過使第二導(dǎo)電膜、鈍化膜和電容器絕緣膜構(gòu)圖，形成電容性元件的上電極的步驟。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，通過把含鈦源氣體以及之后把含氮還原氣體引入CVD設(shè)備的反應(yīng)室，連續(xù)形成鈍化膜和第二導(dǎo)電膜。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，電容器絕緣膜包括氧化鉭膜。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，鈍化膜包括非晶鈦膜或多晶鈦膜。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，含鈦源氣體含有四氯化鈦、四(二甲氨基)鈦、四(二乙氨基)鈦、或它們的混合氣體。
在本發(fā)明的半導(dǎo)體集成電路器件的制造方法中，含氮還原氣體含有氨、單甲基肼或它們的混合氣體。


圖1是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的一個實施例的DRAM的制造方法。
圖2是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖3是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖4是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖5是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖6是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖7是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖8是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖9是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖10是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖11是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖12是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖13是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖14是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖15是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖16是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖17是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖18是制造本發(fā)明實施例的DRAM所用CVD設(shè)備的主要部分的結(jié)構(gòu)圖。
圖19是根據(jù)本發(fā)明的另一個實施例的DRAM的方框圖。
圖20是根據(jù)本發(fā)明的實施例的DRAM的存儲陣列和讀出放大器的電路圖。
圖21是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖22是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖23是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖24是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖25是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖26是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖27是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖28是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖29是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖30是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖31是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖32是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖33是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖34是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖35是形成用于上電極的TiN膜的步驟的曲線圖。
圖36是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖37是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖38是展示代表含鈦源氣體和含氮還原氣體之間的反應(yīng)的化學(xué)式的視圖。
圖39是形成用于上電極的TiN膜的步驟的曲線圖。
圖40是形成用于上電極的TiN膜的步驟的曲線圖。
圖41是展示鈍化膜和TiN膜的形成溫度與氧化鉭膜的場強之間關(guān)系的曲線圖。
圖42是展示鈍化膜和TiN膜的形成溫度與氧化鉭膜的場強之間關(guān)系的曲線圖。
圖43是展示鈍化膜和TiN膜的形成溫度與引入各膜的氯化物濃度之間關(guān)系的曲線圖。
圖44是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖45是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖46是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
圖47是半導(dǎo)體襯底主要部分的剖面圖，展示了根據(jù)本發(fā)明的實施例的DRAM的制造方法。
以下，將參考附圖結(jié)合實施例詳細(xì)說明本發(fā)明。順便提及，在所有解釋實施例的附圖中，具有相同功能的部分和部件將用共同的標(biāo)號來代表，將省略重復(fù)的說明。
實施例1本發(fā)明用于具有位線上電容器(COB)結(jié)構(gòu)的存儲單元的DRAM，其中位線布置在存儲單元選擇MISFET上，數(shù)據(jù)存儲電容性元件布置在位線上。
為了形成這種存儲單元，首先，用P型雜質(zhì)(硼)離子對P型單晶硅制成的半導(dǎo)體襯底1的主表面摻雜，形成P型阱2，如圖1所示。之后，利用公知的LOCOS法在P型阱2表面上，形成元件隔離場氧化膜3和柵氧化膜4。接著，用P型雜質(zhì)(硼)離子對P型阱2并包括場氧化膜3的下部進(jìn)行摻雜，形成元件隔離P型溝道阻塞層5。
然后，在P型阱2上形成存儲單元選擇MISFET的柵電極6(以及將與柵極6集成的字線WL)，如圖2所示。這些柵電極6起存儲單元的字線WL的作用。按如下方法形成柵電極6，采用CVD法在P型阱2上淀積多晶硅膜(包括多晶硅膜和難熔金屬硅化物膜的多種硅化物膜)和硅氧化物膜7，然后對這些膜采用以光刻膠為掩模的腐蝕法進(jìn)行構(gòu)圖。
接著，用n型雜質(zhì)(磷)對P型阱2摻雜，形成存儲單元選擇MISFET的n型半導(dǎo)體區(qū)8(源區(qū)和漏區(qū))，如圖3所示。隨后，使用CVD法在柵電極6(字線WL)的側(cè)壁上形成側(cè)壁隔離層9，如圖4所示，并淀積硅氧化物膜10。通過利用反應(yīng)離子腐蝕方法，對由CVD法淀積的硅氧化物膜進(jìn)行構(gòu)圖，從而形成側(cè)壁隔離層9。
之后，把位于存儲單元選擇MISFET的源區(qū)和漏區(qū)(n型半導(dǎo)體區(qū)8)中之一上面的硅氧化物膜10和柵氧化膜4開口，形成連接孔11，如圖5所示。此后，采用CVD法在硅氧化物膜10上淀積n型多晶硅膜12，然后構(gòu)圖，如圖6所示。
接著，把由CVD法淀積的BPSG膜13進(jìn)行回流處理，使其表面平坦，如圖7所示。隨后，把位于存儲單元選擇MISFET的源區(qū)和漏區(qū)(n型半導(dǎo)體區(qū)8)中的另一個之上的BPSG膜13、硅氧化物膜10和柵氧化膜4開口，形成連接孔14。
隨后，對由CVD法淀積在BPSG膜13上的n型多晶硅膜構(gòu)圖，形成通過連接孔14與n型半導(dǎo)體區(qū)8連接的位線BL，如圖8所示。位線BL可以由濺射法淀積的TiN膜和W膜的多層膜制作。
之后，采用CVD法在BPSG膜13上，順序淀積硅氧化物膜15，氮化硅膜16和硅氧化物膜17，如圖9所示。隨后，使位于n型半導(dǎo)體區(qū)8之上的硅氧化物膜17、氮化硅膜16和硅氧化物膜15開口，形成到達(dá)多晶硅膜12的連接孔18，如圖10所示。
然后，采用CVD法在硅氧化物膜17上淀積n型多晶硅膜19，如圖11所示，然后由CVD法在多晶硅膜19上淀積硅氧化物膜20。隨后把硅氧化物膜20構(gòu)圖成為圓柱形，僅留下在連接孔18之內(nèi)及之上的部分，如圖12所示，然后由CVD法淀積n型多晶硅膜21。
隨后，采用反應(yīng)離子腐蝕法對多晶硅膜21構(gòu)圖，使其僅保留在圓柱形硅氧化物膜20的側(cè)壁上，如圖13所示。對多晶硅膜19和下面的多晶硅膜12構(gòu)圖，僅保留硅氧化物膜20和形成前者的側(cè)壁的多晶硅膜21之下的部分。
采用溫法腐蝕液體例如氫氟酸水溶液去除硅氧化物膜20和下硅氧化物膜17。此時，硅氧化物膜17之下的氮化硅膜16起腐蝕阻擋作用，以使硅氧化物膜15或者氮化硅膜16之下的BPSG膜13不被去除。結(jié)果，獲得了圓筒狀(冠狀)存儲電極22，每個電極具有三層多晶硅膜12、19和21。
隨后，采用CVD法在存儲電極22上，稀薄地淀積氮化硅膜23，如圖15所示。然后，采用CVD法在氮化硅膜23表面上淀積氧化鉭薄膜24，形成由氮化硅膜23和氧化鉭膜24的多層膜組成的，用于數(shù)據(jù)存儲電容性元件的電容器絕緣膜25。使用Ta(OC2H5)5(乙氧基鉭)作為反應(yīng)氣體，在約400℃溫度淀積此氧化鉭膜24，然后使用電爐或者燈退火設(shè)備，在約700-1000℃溫度退火。由于氮化硅膜形成在氧化鉭膜24與存儲電極之間，所以在氧化鉭膜24與下電極22(多晶硅膜)之間的界面不形成在高溫退火時因它們的反應(yīng)可能會產(chǎn)生的氧化物。
之后把半導(dǎo)體襯底1送到CVD設(shè)備40的反應(yīng)室41，如圖18所示，以便在電容器絕緣膜25上形成數(shù)據(jù)存儲電容性元件。
如同一圖所示，此CVD設(shè)備40具有如下結(jié)構(gòu)，其中通過不同的氣體供給管，把含鈦源氣體如TiCl4、TDMAT或TDEAT，含氮還原氣體如NH3或MMH，其Ti和N的組成比例接近1∶1，以及惰性氣體如He(氦)、Ar(氬)或N2(氮)分別引進(jìn)反應(yīng)室41。借助此結(jié)構(gòu)，可以避免氣體在各個供氣管內(nèi)反應(yīng)，以致反應(yīng)物沉淀在各管的內(nèi)壁上這樣的缺點。
該CVD設(shè)備是這樣構(gòu)成的，通過控制安裝在供氣管的閥門42和43的開/閉，僅使含氮還原氣體或者惰性氣體能選擇地引入反應(yīng)室41。
此外，在此CVD設(shè)備40中，用于調(diào)節(jié)反應(yīng)室41內(nèi)真空度的真空泵45而不是真空泵44與用于把含氮還原氣體引入反應(yīng)室41的供氣管部位相接。借助此結(jié)構(gòu)，供氣管內(nèi)的氣體在含氮還原氣體被引入反應(yīng)室的初始階段部分地被真空泵45排出，從而可以避免過量的含氮還原氣體立即被引入反應(yīng)室41。
本實施例中，半導(dǎo)體襯底1被送入上述CVD設(shè)備40的反應(yīng)室41。之后，由真空泵44把室41內(nèi)抽至預(yù)定的真空度。接著，以預(yù)定的流速把含鈦源氣體和惰性氣體引入反應(yīng)室41，以使含鈦源氣體在300-600℃左右熱分解，在400-450℃左右更好，從而在氧化鉭膜24表面上淀積非晶Ti薄膜26，如圖16所示。順便提及，當(dāng)使用N2氣或N2和另一惰性氣體的混合氣體作為惰性氣體時，可以形成含部分非晶TiN的非晶Ti膜26，即便如此也無問題。
接著，以預(yù)定的流速把含鈦源氣體、含氮還原氣體和惰性氣體引入CVD設(shè)備40的反應(yīng)室41，以使含鈦源氣體和含氮還原氣體反應(yīng)，如圖17所示，在非晶Ti膜26上淀積TiN膜27，從而形成上電極28，用于由非晶Ti膜26和TiN膜27組成的多層膜的數(shù)據(jù)存儲電容性元件。
根據(jù)至此所說明的方法，氧化鉭膜24表面由非晶Ti膜26所覆蓋，以使含氮還原氣體避免與氧化鉭膜24接觸。結(jié)果，氧化鉭膜的擊穿強度可以可靠地防止因含氮還原氣體而變劣。通過由真空泵45在含氮還原氣體引入反應(yīng)室41的初始階段，使供氣管內(nèi)的氣體部分地排出，從而防止過量的含氮還原氣體立即進(jìn)入反應(yīng)室41，可使TiN膜27中的Ti和N的組成接近最佳值(Ti∶N＝1∶1)。
因此，根據(jù)本實施例，當(dāng)在構(gòu)成數(shù)據(jù)存儲電容性元件的電容器絕緣膜25的氧化鉭膜24上，由CVD法淀積TiN膜27，從而形成上電極28時，首先在氧化鉭膜24表面上形成含氮還原氣體不能透過的非晶Ti膜26，以便能可靠地防止氧化鉭膜24的擊穿強度(泄漏電流增大)變劣。結(jié)果，可以實現(xiàn)恢復(fù)特性得以改進(jìn)的DRAM。
實施例2
圖19是本實施例的框圖，圖20是此DRAM的存儲陣列和讀出放大器的電路圖。
本實施例的DRAM基本上具有占據(jù)了半導(dǎo)體襯底主表面的主要部分的存儲陣列MARY。如圖20所示，該存儲陣列MARY包括在圖縱向并聯(lián)布置的(m+1)條字線(W0-Wm)以及在水平方向并聯(lián)布置的(n+1)條互補位線(非倒相位線BOT-BNT和倒相位線BOB-BNB)。在這些字線與互補位線的交點處，設(shè)置了具有數(shù)據(jù)存儲電容性元件(Cs)和存儲單元選擇MISFET Qa的柵格狀(m+1)×(n+1)個存儲單元。
布置在存儲陣列MARY的同一列的(m+1)個存儲單元選擇MISFET Qa的漏區(qū)，按預(yù)定的規(guī)則交替地與對應(yīng)的互補位線的非倒相或倒相信號線耦合。此外，布置在存儲陣列MARY的同一行的(n+1)個存儲單元的存儲單元選擇MISFET Qa的柵電極與對應(yīng)的字線集成耦合。預(yù)定的極板電壓VP公共地饋給構(gòu)成存儲陣列MARY的所有存儲單元的數(shù)據(jù)存儲電容性元件(Cs)的其它電極。
構(gòu)成存儲陣列MARY的字線(W0-Wm)與其下面的X地址解碼器XD耦合，其中之一被定為被選狀態(tài)。X地址解碼器XD被饋以來自X地址緩沖寄存器XB的(i+1)位的內(nèi)部地址信號(X0-Xi)，并被饋以來自計時發(fā)生器TG的內(nèi)部控制信號SDG。通過地址輸入端(A0-Ai)，X地址信號(XA0-XAi)和來自計時發(fā)生器TG的內(nèi)部控制信號XL，按時間劃分方式饋給X地址緩沖寄存器XB。
X地址緩沖寄存器XB根據(jù)內(nèi)部控制信號XL收集通過地址輸入端(A0-Ai)饋給的X地址信號(XA0-XAi)并保持它們?；谶@些X地址信號，X地址緩沖寄存器XB產(chǎn)生內(nèi)部地址信號(X0-Xi)并饋至X地址解碼器XD。此X地址解碼器XD與內(nèi)部控制信號XDG的高電平對應(yīng)地選擇運行對內(nèi)部地址信號(X0-Xi)的解碼，并使存儲陣列MARY的對應(yīng)字線(W0-Wm)選擇地進(jìn)入高電平的選擇狀態(tài)。
構(gòu)成存儲陣列MARY的互補位線(BOT-BNT和BOB-BNB)與讀出放大器SA耦合，并由此與互補公共數(shù)據(jù)線CD選擇地連接。此讀出放大器SA被饋以來自Y地址解碼器YD的(n+1)位的位線選擇信號(YS0-YSn)，并被饋以來自時標(biāo)發(fā)生器TG的內(nèi)部控制信號PA。Y地址解碼器YD被饋以來自Y地址緩沖寄存器YB的(i+1)位的內(nèi)部地址信號(Y0-Yi)，還被饋以來自時標(biāo)發(fā)生器TG的內(nèi)部控制信號YDG。此外，Y地址緩沖寄存器YB通過地址輸入端(A0-Ai)以時間劃分方式被饋以Y地址信號(AY0-AYi)，還被饋以來自計時發(fā)生器TG的內(nèi)部控制信號YL。
Y地址緩沖器YB根據(jù)內(nèi)部控制信號YL，收集通過地址輸入端(A0-Ai)供給的Y地址信號(YA0-YAi)，并保持它們?；谶@些Y地址信號，Y地址緩沖器YB發(fā)生內(nèi)部地址信號(Y0-Yi)并供給Y地址解碼器YD。Y地址解碼器YD對應(yīng)于內(nèi)部控制信號YDG的高電平，選擇地對內(nèi)部地址信號(Y0-Yi)解碼，并選擇地使相應(yīng)的位線選擇信號(YS0-YSn)進(jìn)入高電平的選擇狀態(tài)。
讀出放大器SA包括(n+1)個單元電路，它們被對應(yīng)于存儲陣列MARY的互補位線而設(shè)置。這些單元電路中的每一個如圖20所示一般包括位線預(yù)充電電路，布置在互補位線的非倒相與倒相信號線之間，并具有一對n溝道MISFET N5和N6；單元放大器，具有含P溝道MISFET P1和n溝道MISFET N1的CMOS倒相器，并具有與前一個倒相器交叉連接的含P溝道MISFET P2和n溝道MISFETN2的CMOS倒相器，但并不一定限于此。其中，構(gòu)成每個單元電路的位線預(yù)充電電路的公共耦合的n溝道MISFET N5和N6的源區(qū)，被共同饋以內(nèi)部電壓HV，其柵電極被共同饋以內(nèi)部控制信號PC。順便提及，內(nèi)部電壓HV是電路的電源電壓與地電位之間的中間電位。當(dāng)存儲單元未被選擇時，內(nèi)部控制信號PC選擇地成為高電平。結(jié)果，當(dāng)存儲單元未被選擇但內(nèi)部控制信號PC被設(shè)在高電平時，n溝道MISFET N5和N6被一起選擇地導(dǎo)通，使存儲陣列MARY的對應(yīng)的互補位線的非倒相和倒相信號線預(yù)充電至內(nèi)部電壓HV。
構(gòu)成每個單元電路的單元放大器的P溝道MISFET P1和P2的源區(qū)，共同耦合至公共源線SP。此公共源線SP通過P溝道驅(qū)動MISFET P3與電路的電源電壓耦合，該MISFET P3在其柵電極接收倒相的內(nèi)部控制信號PAB，亦即由倒相器V1使內(nèi)部控制信號PA倒相后的信號。類似地，構(gòu)成每個單元電路的單元放大器的n溝道MISFET N1和N2的源區(qū)，共同地與公共源線SN耦合。此公共源線SN通過n溝道驅(qū)動MISFET N7與電路的地電位耦合，該MISFET N7在其柵電極接收內(nèi)部控制信號PA。結(jié)果，當(dāng)內(nèi)部控制信號PA設(shè)定為高電平，而倒相的內(nèi)部控制信號PAB設(shè)定為低電平時，各單元放大器被選擇地一起工作，對由通過相應(yīng)的互補位線與存儲陣列MARY的選擇的字線耦合的(n+1)個存儲單元輸出的瞬時讀出信號進(jìn)行放大，從而產(chǎn)生高或低電平的二進(jìn)制讀出信號。
讀出放大器SA的每個單元電路還包括一對設(shè)置在單元放大器的非倒相及倒相輸入/輸出結(jié)點與互補公共數(shù)據(jù)線CD之間的n溝道開關(guān)MISFETN3和N4。這些成對的開關(guān)MISFET的柵電極共同耦合，以致它們被逐一地饋以來自Y地址解碼器YD的位線選擇信號(YS0-YSn)。結(jié)果，當(dāng)相應(yīng)的位線選擇信號(YS0-YSn)設(shè)定為高電平時，每個單元電路的開關(guān)MISFET N3和N4被選擇地導(dǎo)通，使讀出放大器SA的相應(yīng)單元放大器，亦即存儲陣列MARY互補位線的相應(yīng)對選擇地與互補公共數(shù)據(jù)線CD連接。
與存儲陣列MARY的互補位線的選定對連接的此互補公共數(shù)據(jù)線CD，與數(shù)據(jù)輸入/輸出電路IO耦合。此數(shù)據(jù)輸入/輸出電路IO包括寫入放大器，主放大器，數(shù)據(jù)輸入緩沖器和數(shù)據(jù)輸出緩沖器，但這些并未示出。其中，寫入放大器的輸出端和主放大器的輸入端共同與互補公共數(shù)據(jù)線CD耦合。寫入放大器的輸入端與數(shù)據(jù)輸入緩沖器的輸出端耦合，該緩沖器的輸入端與數(shù)據(jù)輸入端Din耦合。此外，主放大器的輸出端與數(shù)據(jù)輸出緩沖器的輸入端耦合，該緩沖器的輸出端與數(shù)據(jù)輸出端Dout耦合。
當(dāng)存儲單元處于寫入模式的選擇狀態(tài)時，數(shù)據(jù)輸入/輸出電路IO的數(shù)據(jù)輸入緩沖器對通過數(shù)據(jù)輸入端Din提供的寫入數(shù)據(jù)進(jìn)行收集，并把此數(shù)據(jù)傳送給寫入放大器。這些寫入數(shù)據(jù)由寫入放大器改變?yōu)轭A(yù)定的互補寫入信號，并通過互補公共數(shù)據(jù)線CD寫入存儲陣列MARY的一個選定有儲單元。當(dāng)存儲單元處于讀出模式的選擇狀態(tài)時，數(shù)據(jù)輸入/輸出電路IO的主放大器還對通過互補公共數(shù)據(jù)線CD由存儲陣列MARY的選定存儲單元輸出的二進(jìn)制讀出信號予以放大，并把放大的信號傳送到數(shù)據(jù)輸出緩沖器。這些讀出數(shù)據(jù)通過數(shù)據(jù)輸出端Dout從數(shù)據(jù)輸出緩沖器發(fā)送出。
計時發(fā)生器TG根據(jù)行地址選通信號RASB、列地址選通信號CASB和作為起動控制信號由外部供給的可寫入信號WEB，選擇地產(chǎn)生上述各種內(nèi)部控制信號，并把所產(chǎn)生的內(nèi)部控制信號饋給DRAM的各部分。
參看圖21至47，這里將說明本實施例的DRAM的制造方法。
為了制造此DRAM，首先使P型單晶硅的半導(dǎo)體襯底1的表面氧化，如圖21所示，形成硅氧化物薄膜53。之后，在硅氧化物膜53上采用CVD法淀積氮化硅膜54。接著，以光刻膠為掩模，腐蝕氮化硅膜54，除去元件隔離區(qū)的氮化硅膜54。
之后，以氮化硅膜54為掩模，對半導(dǎo)體襯底1退火，如圖22所示，形成場氧化膜3。然后除去氮化硅膜54，用P型雜質(zhì)(硼(B))的離子對將要形成存儲陣列和外圍電路的n溝道MISFET的半導(dǎo)體襯底1的區(qū)域摻雜，形成P型阱2，如圖23所示。將要形成外圍電路的P溝道MISFET的半導(dǎo)體襯底1的區(qū)域，也用n-型雜質(zhì)(磷(P))的離子摻雜，形成n-型阱55。隨后，用P型雜質(zhì)(B)的離子對P型阱2摻雜，形成P溝道阻塞層5，用n-型雜質(zhì)(P)離子對n-型阱55摻雜，形成n-型溝道阻塞層6。之后，對由場氧化膜3確定的P型阱2和n-型阱55的各個源區(qū)表面進(jìn)行熱氧化，形成柵氧化膜4。
接著，形成存儲單元選擇MISFET的柵電極6A(字線WL)、外圍電路的n溝道MISFET的柵電極6B和P溝道MISFET的柵電極6C，如圖24所示。采用CVD法在半導(dǎo)體襯底1上淀積鎢(W)膜、采用等離子CVD法在W膜上淀積氮化硅膜57，然后以光刻膠為其掩模，通過腐蝕法對這些膜構(gòu)圖，從而同時形成柵電極6A(字線WL)和柵電極6B和6C。
隨后，用n-型雜質(zhì)(P)離子對P型阱2摻雜，用P型雜質(zhì)(B)離子對n-型阱55摻雜，如圖25所示。通過后續(xù)的退火工序，n-型雜質(zhì)(P)形成存儲單元選擇MISFET的n-型半導(dǎo)體區(qū)8(源區(qū)和漏區(qū))以及外圍電路的n溝道MISFET的n-型半導(dǎo)體區(qū)58，P型雜質(zhì)(B)形成外圍電路的P溝道MISFET的P型半導(dǎo)體區(qū)59。
接著，在柵電極6A(字線WL)和柵電極6B和6C的各側(cè)壁上形成側(cè)壁隔離層9，如圖26所示。之后，用n-型雜質(zhì)(P)的離子對外圍電路的P型阱2摻雜，用P型雜質(zhì)(B)離子對n-型阱55摻雜。采用等離子CVD法在半導(dǎo)體襯底1上淀積氮化硅膜，并采用各向異性腐蝕法對氮化硅膜處理，由此形成側(cè)壁隔離層9。
之后，在氮氣氛中對半導(dǎo)體襯底1退火，使上述n-型雜質(zhì)(P)和P型雜質(zhì)擴散，如圖27所示，由此形成存儲單元選擇MISFET的n-型半導(dǎo)體區(qū)8(源區(qū)和漏區(qū))，以及外圍電路的n溝道型MISFET的n-型半導(dǎo)體區(qū)58和n-型半導(dǎo)體區(qū)60與P溝道MISFET的P-型半導(dǎo)體區(qū)59和P-型半導(dǎo)體區(qū)61。外圍電路的n溝道MISFET的源區(qū)和漏區(qū)分別具有LDD(輕微摻雜漏區(qū))結(jié)構(gòu)，該結(jié)構(gòu)具有n-型半導(dǎo)體區(qū)58和n-型半導(dǎo)體區(qū)60，P溝道MISFET的源區(qū)和漏區(qū)分別具有LDD結(jié)構(gòu)，該結(jié)構(gòu)具有P-型半導(dǎo)體區(qū)59和P-型半導(dǎo)體區(qū)61。
隨后，采用等離子CVD法，在存儲單元選擇MISFET與外圍電路的n溝道MISFET和P溝道MISFET上，淀積硅氧化物膜62，如圖28所示，并通過化學(xué)-機械拋光(CMP)方法，對表面做拋光整平。之后，利用光刻膠作為掩膜，對硅氧化物膜62和柵氧化膜4蝕刻，在存儲單元選擇MISFET的n型半導(dǎo)體區(qū)8(源區(qū)和漏區(qū))上制作連接孔63和64，在外圍電路的n溝道型MISFET的n-型半導(dǎo)體區(qū)60(源區(qū)和漏區(qū))上制作連接孔65和66，在P溝道型MISFET的P-型半導(dǎo)體區(qū)61(源區(qū)和漏區(qū))上制作連接孔67和68。
此時，形成于存儲單元選擇MISFET的柵電極6A(字線WL)之上的氮化硅膜57和形成于側(cè)壁之上的氮化硅側(cè)壁隔離層9被輕微腐蝕，從而以自對準(zhǔn)方式形成連接孔63和64。同樣，形成于外圍電路的n溝道MISFET的柵電極6B和P溝道MISFET的柵電極6C之上的氮化硅膜57，形成于側(cè)壁之上的側(cè)壁隔離層9被輕微腐蝕，從而以自對準(zhǔn)方式形成連接孔65至68。
淀積在存儲單元選擇MISFET以及外圍電路的n溝道MISFET和P溝道MISFET之上絕緣膜的例子不僅可以是上述的硅氧化物膜62，而且也可以是由CVD法淀積的臭氧(O3)-BPSG膜，或者是由CVD法淀積的臭氧-TEOS(四乙氧基硅烷)。采用化學(xué)-機械拋光(CMP)方法，與硅氧化物膜62-樣地對絕緣膜表面整平。
隨后，在連接孔63至68中填埋由TiN和W的多層膜制成的塞69，如圖29所示。這些塞69的形成是在硅氧化物膜62之上，采用濺射法在襯底與W膜之間淀積TiN膜粘結(jié)層，然后用CVD法在TiN膜上淀積W膜，再反向腐蝕(etching back)W膜和TiN膜。
此時，可以在連接孔63-68的底部上形成硅化鈦(TiSi2)層，以便降低塞69與襯底之間的接觸電阻。通過濺射法在硅氧化物膜62上淀積Ti膜，通過在約800℃退火，使Ti膜與在連接孔63-68的底部上的襯底相互反應(yīng)，然后通過濕法腐蝕方法除去留在硅氧化物膜62上的未反應(yīng)的Ti膜，從而形成硅化鈦層。之后，對淀積在硅氧化物膜62上的TiN膜和W膜反向腐蝕，形成塞69。
接著，在硅氧化物膜62上形成外圍電路的位線BL1和BL2，以及寫入線70A和70B，如圖30所示。采用等離子CVD法在硅氧化物膜62上淀積W膜，接著用CVD法在W膜上淀積氮化硅膜71，然后用光刻膠作為掩模，通過腐蝕法對這些膜構(gòu)圖，由此同時形成這些位線BL1和BL2以及寫入線70A和70B。
位線BL1通過連接孔63與存儲單元選擇MISFET的源區(qū)和漏區(qū)之一(n-型半導(dǎo)體區(qū)8)電連接。位線BL2通過連接孔65與外圍電路的n溝道型MISFET的源區(qū)和漏區(qū)之一(n+型半導(dǎo)體區(qū)60)電連接。
外圍電路的寫入線70A的一個端通過連接孔66與n溝道MISFET的源區(qū)和漏區(qū)中另一個(或n+型半導(dǎo)體區(qū)60)電連接，另一端通過連接孔67與P溝道MISFET的源區(qū)和漏區(qū)之一(P+型半導(dǎo)體區(qū)61)電連接。寫入線70B通過連接孔68與P溝道MISFET的源區(qū)和漏區(qū)中的另一個(P-型半導(dǎo)體區(qū)61)電連接。
隨后，在位線BL1和BL2以及寫入線70A和70B的各個側(cè)壁上形成側(cè)壁隔離層72，如圖31所示。采用等離子CVD法在硅氧化物膜62之上淀積氮化硅膜，然后用各向異性腐蝕法處理氮化硅膜，從而形成這些側(cè)壁隔離層72。
接著，在形成于存儲單元選擇MISFET的n型半導(dǎo)體區(qū)8(源區(qū)和漏區(qū))中的一個之上的上述連接孔64上面，按下列方式形成連接孔74，如圖32所示，亦即采用等離子CVD法在各個位線BL1和BL2及寫入線70A和70B上淀積硅氧化物膜73，隨后采用化學(xué)-機械拋光(CMP)法對硅氧化物膜73拋光，使其表面平整，再用光刻膠為掩模，腐蝕硅氧化物膜73。此時，形成于位線BL1上的氮化硅膜71以及形成于側(cè)壁的氮化硅側(cè)壁隔離層72被輕微腐蝕，從而按自對準(zhǔn)方式形成連接孔74。
在位線BL1和BL2以及寫入線70A和70B上形成的絕緣膜的例子不僅可以是上述硅氧化物膜73，而且還可以是上述臭氧-BPSG膜或者臭氧-TEOS膜，或者是玻璃上旋涂膜(SOG)。當(dāng)采用臭氧-BPSG膜或臭氧-TEOS膜時，與硅氧化物膜73的拋光類似地，采用化學(xué)-機械拋光(CMP)法對表面拋光整平。
然后，在連接孔74內(nèi)填充鎢塞75，如圖33所示，然后在連接孔74上形成數(shù)據(jù)存儲電容性元件的下電極(存儲電極)76。通過由CVD法在硅氧化物膜73上淀積W膜，然后再反向腐蝕W膜，從而形成鎢塞75。通過由CVD法在硅氧化物膜73上淀積鎢膜，然后用光刻膠為掩模由腐蝕法對鎢膜構(gòu)圖，從而形成下電極76。
在下電極76上再淀積氧化鉭膜77，如圖34所示。采用臺階覆蓋性優(yōu)異的CVD法淀積氧化鉭膜77。采用例如TA(OC2H5)作為還原氣體，在約400℃的溫度淀積氧化鉭77，然后采用電爐或者燈退火設(shè)備，在約700-1000℃的溫度退火。
使用上述第一實施例1所采用的CVD設(shè)備，在氧化鉭膜77上淀積用于上電極的導(dǎo)電膜。此時所用的含鈦源氣體的例子是TiCl4、TDMAT或TDEAT；含氮還原氣體的例子是NH3或MMH，或者其它混合氣體；惰性氣體的例子是He、Ar、N2或者是其混合氣體。
在本實施例中，根據(jù)圖35所示的工序，把這些氣體引入CVD設(shè)備的反應(yīng)室。具體地講，把反應(yīng)室抽至預(yù)定的真空度，然后在提高襯底溫度的同時引入惰性氣體。當(dāng)襯底溫度基本穩(wěn)定后，引入含鈦源氣體，并經(jīng)過熱分解，在氧化鉭膜77表面上，形成主要由Ti制成的鈍化膜78，而且其厚度小至30-50埃左右，如圖36所示。隨后，引入含氮還原氣體于反應(yīng)室，與含鈦氣體反應(yīng)，從而在鈍化膜78表面上淀積TiN膜79，如圖37所示。此時在合鈦源氣體與含氮還原氣體之間的有代表性的反應(yīng)如圖38所示。
含鈦源氣體可以在襯底升溫時與惰性氣體基本同步地引入，如圖39所示，或者僅在引入含氮還原氣體之前引入，如圖40所示。在此兩種情況，含鈦源氣體都在含氮還原氣體引入之前引入。然后，通過含鈦源氣體的熱分解，在氧化鉭膜77表面上形成鈍化膜78，避免后面引入的含氮還原氣體與氧化鉭膜77接觸，從而防止氧化鉭膜77的變劣。
當(dāng)在氧化鉭膜77上淀積鈍化膜78和TiN膜79時，在這種膜形成溫度條件下，鈍化膜78的阻擋層抵抗含氮還原氣體的滲透的能力足夠強。具體地，在低于晶化溫度的溫度施行膜形成工序，形成非晶或多晶鈍化膜78，其中氣體滲透通路少于結(jié)晶膜。
形成鈍化膜78和TiN膜79的最佳溫度，根據(jù)所用的含鈦源氣體和含氮還原氣體的種類及其組合而有所不同，當(dāng)含氮還原氣體的例子是NH3時，最佳溫度通常是550℃以下，以500℃以下為好，當(dāng)使用MMH時以450℃以下更好。
圖41和42是實驗結(jié)果的曲線，即鈍化膜78的膜形成溫度與氧化鉭膜77的場強之間的關(guān)系。圖41展示了在TiN膜79構(gòu)成的上電極施加正(+)電壓時的10-8A/cm2的場強，圖42展示了當(dāng)在相同的上電極施加負(fù)(-)電壓時的10-8A/cm2的場強。這些圖中空心圓(○)代表在圖35所示工序(惰性氣體＝He＋Ar，含鈦源氣體＝TiCl4，含氮還原氣體＝NH3)形成膜時的場強；實心圓(●)代表在圖39所示工序(惰性氣體＝He+Ar，含鈦源氣體＝TiCl4，含氮還原氣體＝NH3)形成膜時的場強；空心方形(□)代表在圖40所示工序(惰性氣體＝He＋Ar，含鈦源氣體＝TiCl4，含氮還原氣體＝NH3)形成膜時的場強；實心方形(■)代表在圖40所示工序(惰性氣體＝He+Ar，含鈦源氣體＝TiCl4，含氮還原氣體＝NH3+MMH)形成膜時的場強。
由上述實施結(jié)果已經(jīng)發(fā)現(xiàn)，當(dāng)鈍化膜78和TiN膜79的膜形成溫度較低時，氧化鉭膜77的場強通常增大，而且電容器絕緣膜的泄漏擊穿電壓得以改善。在上述膜形成工藝中順帶地，由含鈦源氣體(TiCl4)的分解而產(chǎn)生的氯氣被包含于膜中。隨膜形成溫度的降低此氯氣濃度提高，如圖43所示。如果高濃度氯氣被收集于構(gòu)成上電極的導(dǎo)電膜，則當(dāng)金屬布線形成于上電極時，此氯原子還會通過連接上電極與金屬布線的連接孔進(jìn)入含鋁(Al)的金屬布線，以致引起布線腐蝕的電位提高。因此，決定鈍化膜78和TiN膜79的膜形成溫度的下限時必須考慮此電位的提高。
在TiN膜79上淀積高選擇比例膜80，如圖44所示。之后，以光刻膠為掩模，采用干腐蝕方法對高選擇比例膜80、TiN膜79、鈍化膜78和氧化鉭膜77構(gòu)圖，形成上電極(板電極)90和電容器絕緣膜(氧化鉭膜77)，從而制成數(shù)據(jù)存儲電容性元件Cs。與此同時，還形成了外圍電路的金屬布線81和82。高選擇比例膜80當(dāng)在后續(xù)工序中硅氧化物膜和氮化硅膜被腐蝕時，起阻塞腐蝕的作用，而且如果由硅氧化物膜或氮化硅膜這樣的具有高腐蝕選擇比例的材料制成，則可起絕緣膜或?qū)щ娔ぷ饔谩?br> 接著，在數(shù)據(jù)存儲電容性元件Cs和金屬布線81和82上淀積硅氧化物膜83，如圖45所示。此后，以光刻膠為掩模，對硅氧化物膜83進(jìn)行干式腐蝕，在數(shù)據(jù)存儲電容性元件Cs的上電極90之上形成連接孔84，在金屬布線81之上形成連接孔85。與此同時，對形成有金屬布線82的區(qū)域中的硅氧化物膜83，對硅氧化物膜73和氮化硅膜71腐蝕，在外圍電路的金屬布線70B上形成連接孔86。此時，上電極90和金屬布線81和82被高選擇比例膜80所覆蓋，以致它們不被腐蝕和變薄。
隨后，對覆蓋上電極90和金屬布線81和82的高選擇比例膜80進(jìn)行腐蝕，如圖46所示，暴露出金屬布線81在連接孔85的部分和金屬布線82在連接孔86的一端。
隨后，在連接孔84、85和86中埋填TiN(或W)塞87，如圖47所示。此后，在硅氧化物膜83之上形成由Al和TiN多層膜制成的金屬布線88A、88B和88C。結(jié)果，外圍電路的金屬布線81通過金屬布線88C和82與底金屬布線70B連接。
因此，根據(jù)本實施例，通過低溫CVD法，在構(gòu)成數(shù)據(jù)存儲電容性元件的電容器絕緣膜的氧化鉭膜77上，淀積TiN膜79，形成上電極90，在氧化鉭膜73表面上預(yù)先形成可滲透含氮還原氣體的鈍化膜78，從而可以容易地防止氧化鉭膜77的擊穿電壓(泄漏電流的增大)變劣。結(jié)果，可以實現(xiàn)更新性能得以改善的DRAM。
雖然結(jié)合實施例對本發(fā)明做了具體說明，但并不限于此，在不脫離其要點的條件下理所當(dāng)然地可以各種方式做出改進(jìn)。
上述實施例已經(jīng)對電容性元件的上電極由TiN制成的情形做了說明，但本發(fā)明也可應(yīng)用于上電極由TiN以外的材料，例如TaN制成的半導(dǎo)體集成電路器件。當(dāng)采用CVD法在氧化鉭膜上淀積TaN膜時，例如，所使用的方法中，Ta(OC2H5)與含氮還原氣體如NH3或MMH還原。因此，通過在形成TaN膜之前，于氧化鉭膜表面上，形成鈍化膜，可以防止因與含氮還原氣體接觸而會引起的氧化鉭膜擊穿電壓的變劣。
本發(fā)明還可應(yīng)用于DRAM或永久性存儲器，其中電容性元件的電容器絕緣膜由強介電性膜或除氧化鉭之外的鐵電膜如BaSrTiO3、SrTiO3、BaTiO3、PZT，或者由硼(B)或氟(F)摻雜的ZnO制成。
以下簡要說明這里所公開的本發(fā)明的代表例的效果。
根據(jù)本發(fā)明，當(dāng)在構(gòu)成電容性元件的電容器絕緣膜的氧化鉭膜上淀積TiN膜，形成上電極時，預(yù)先在氧化鉭膜表面上形成鈍化膜，以致可以防止含氮還原氣體與氧化鉭膜接觸，形成擊穿電壓特性得以改善的電容性元件。
根據(jù)本發(fā)明，通過構(gòu)成具有強介電常數(shù)的電容性元件的電容器絕緣膜，可以增多電容性元件的聚集電荷。
權(quán)利要求
1.一種具有電容性元件的半導(dǎo)體集成電路器件，包括下電極；具有包括形成于所述下電極之上的強介電膜在內(nèi)的一種或多種膜的電容器絕緣膜；具有包括形成于所述電容器絕緣膜之上的氮化鈦膜在內(nèi)的一種或多種膜的上電極；其中，通過由不含還原氣體條件下的低溫CVD法形成的鈍化膜，在所述強介電膜之上形成所述電容性元件的上電極。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其特征在于所述電容器絕緣膜包括氧化鉭膜。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其特征在于在存儲單元選擇MISFET之上布置所述電容性元件，構(gòu)成DRAM存儲單元。
4.一種半導(dǎo)體集成電路器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上，形成第一導(dǎo)電膜由此構(gòu)成電容性元件下電極的步驟；(b)在所述第一導(dǎo)電膜上，形成由包括強介電膜的一種或多種膜制成的電容器絕緣膜的步驟；(c)在所述電容器絕緣膜上，通過不含還原氣體條件下的低溫CVD法形成鈍化膜的步驟；(d)在所述鈍化膜上，由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜，構(gòu)成所述電容性元件的上電極的步驟。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件的制造方法，其特征在于所述電容器絕緣膜包括氧化鉭膜。
6.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件的制造方法，其特征在于所述鈍化膜包括非晶鈦膜或多晶鈦膜。
7.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件的制造方法，其特征在于在存儲單元選擇MISFET之上布置所述電容性元件，構(gòu)成DRAM存儲單元。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件的制造方法，其特征在于還包括至少使所述電容性元件的下電極部分構(gòu)圖成為翅片狀或圓筒狀的步驟。
9.一種半導(dǎo)體集成電路器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上形成MISFET的步驟；(b)在所述MISFET上形成由一種或多種膜制成的第一導(dǎo)電膜的步驟；(c)通過使所述第一導(dǎo)電膜的至少一部分構(gòu)圖為翅片狀或圓筒狀，形成電容性元件的下電極的步驟；(d)在所述下電極上，形成由包括強介電膜的一種或多種膜制成的電容器絕緣膜的步驟；(e)在存在含鈦源氣體但不存在含氮還原氣體的條件下，通過低溫CVD方法，在所述電容器絕緣膜上形成鈍化膜的步驟；(f)在存在含鈦源氣體和含氮還原氣體的條件下，通過低溫CVD方法，在所述鈍化膜上，形成由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜的步驟；(g)通過使所述第二導(dǎo)電膜、所述鈍化膜和所述電容器絕緣膜構(gòu)圖，形成所述電容性元件的上電極。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件的制造方法，其特征在于通過把所述含鈦源氣體以及之后把所述含氮還原氣體引入CVD設(shè)備的反應(yīng)室，連續(xù)形成所述鈍化膜和所述第二導(dǎo)電膜。
11.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件的制造方法，其特征在于所述電容器絕緣膜包括氧化鉭膜。
12.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件的制造方法，其特征在于所述鈍化膜包括非晶鈦膜或多晶鈦膜。
13.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件的制造方法，其特征在于所述含鈦源氣體含有四氯化鈦、四(二甲氨基)鈦、四(二乙氨基)鈦或它們的混合氣體。
14.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件的制造方法，其特征在于所述含氮還原氣體含有氨、單甲基肼或它們的混合氣體。
15.一種半導(dǎo)體集成電路器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上直接或間接形成MISFET的步驟；(b)在所述MISFET上形成由一種或多種膜制成的第一導(dǎo)電膜的步驟；(c)通過使所述第一導(dǎo)電膜的至少一部分構(gòu)圖成為預(yù)定形狀，形成電容性元件的下電極的步驟；(d)在所述下電極上，直接或間接地形成主要由氧化鉭制成的一種或多種膜構(gòu)成的電容器絕緣膜的步驟；(e)在存在含鈦源氣體但不存在含氮還原氣體的條件下，通過低溫CVD方法，在所述電容器絕緣膜上直接或間接地形成鈍化膜的步驟；(f)在存在含鈦源氣體和含氮還原氣體的條件下，通過低溫CVD方法，在所述鈍化膜上，形成由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜，構(gòu)成所述電容性元件的上電極的步驟。
16.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路器件的制造方法，其特征在于是如此構(gòu)成或具有所述預(yù)定形狀，使之具有由濺射方法不足以實現(xiàn)的在整個表面上的覆蓋性能的高縱橫比。
17.一種半導(dǎo)體集成電路器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上直接或間接形成MISFET的步驟；(b)在所述MISFET上形成由一種或多種膜制成的第一導(dǎo)電膜的步驟；(c)通過使所述第一導(dǎo)電膜的至少一部分構(gòu)圖成為預(yù)定形狀，形成電容性元件的下電極的步驟；(d)在所述下電極上，直接或間接地形成主要由氧化鉭制成的一種或多種膜構(gòu)成的電容器絕緣膜的步驟；(e)在存在含鈦源氣體但不存在含氮還原氣體的條件下，通過在不使所述電容器絕緣膜劣化的低溫下的CVD方法，在所述電容器絕緣膜上直接或間接地形成由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜的步驟。
18.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件的制造方法，其特征在于是如此構(gòu)成或具有所述預(yù)定形狀，使之具有由濺射方法不足以實現(xiàn)的在整個表面上的覆蓋性能的高縱橫比。
19.一種半導(dǎo)體集成電路動態(tài)隨機存取存儲器件的制造方法，包括(a)在半導(dǎo)體襯底主表面上直接或間接形成MISFET的步驟；(b)在所述MISFET上形成由一種或多種膜制成的第一導(dǎo)電膜的步驟；(c)通過使所述第一導(dǎo)電膜的至少一部分構(gòu)圖成為預(yù)定形狀，形成電容性元件的下電極的步驟；(d)在所述下電極上，直接或間接地形成主要由氧化鉭制成的一種或多種膜構(gòu)成的電容器絕緣膜的步驟；(e)在存在含鈦源氣體但不存在含氮還原氣體的條件下，通過低溫CVD方法，在所述電容器絕緣膜上直接或間接地形成鈍化膜的步驟；(f)在存在含鈦源氣體和含氮還原氣體的條件下，通過低溫CVD方法，在所述鈍化膜上，形成由包括氮化鈦膜的一種或多種膜制成的第二導(dǎo)電膜，構(gòu)成所述電容性元件的上電極的步驟。
20.根據(jù)權(quán)利要求19的半導(dǎo)體集成電路動態(tài)隨機存取存儲器件的制造方法，其特征在于是如此構(gòu)成或具有所述預(yù)定形狀，使之具有由濺射方法不足以實現(xiàn)的在整個表面上的覆蓋性能的高縱橫比。
全文摘要
本發(fā)明公開了一種動態(tài)隨機存取存儲器或諸如此類，為了防止電容性元件的擊穿電壓變劣，當(dāng)采用CVD法在構(gòu)成電容性元件的電容器絕緣膜的鉭膜上淀積電極材料和TiN膜時，預(yù)先在氧化鉭膜表面上形成鈍化膜，以此避免采用含鈦源氣體和含氮還原氣體通過CVD法，在氧化鉭膜上淀積TiN膜時，氧化鉭膜與含氮還原氣體接觸。
文檔編號H01L21/02GK1158007SQ9612135
公開日1997年8月27日 申請日期1996年12月6日 優(yōu)先權(quán)日1995年12月8日
發(fā)明者田丸剛, 飯島晉平, 橫山夏樹, 中田昌之 申請人:株式會社日立制作所