相關(guān)申請(qǐng)的交叉引用

于2016年2月24日提交的日本專利申請(qǐng)no.2016-033597的全部公開內(nèi)容，包括說明書、附圖和摘要，通過引用合并于本文中。

本發(fā)明涉及用于制造半導(dǎo)體器件的方法，并且更具體來說，涉及一種適合于在用于制造例如非易失性存儲(chǔ)器的半導(dǎo)體器件的方法中使用的技術(shù)。

背景技術(shù)：

電可擦除和可編程只讀存儲(chǔ)器(eeprom)廣泛用作可以電寫入和擦除的非易失性半導(dǎo)體存儲(chǔ)器件。目前廣泛使用的以閃存存儲(chǔ)器作為代表的這種存儲(chǔ)器件包括導(dǎo)電浮置柵電極或俘獲絕緣膜，其被氧化物膜包圍并且位于金屬-絕緣體-半導(dǎo)體場(chǎng)效應(yīng)晶體管(misfet)的柵電極之下。存儲(chǔ)器件將電荷存儲(chǔ)狀態(tài)作為存儲(chǔ)信息存儲(chǔ)在該浮置柵或俘獲絕緣膜中，可以從中讀取該存儲(chǔ)信息作為晶體管的閾值。俘獲絕緣膜是能夠在其中存儲(chǔ)電荷的絕緣膜并且例如通過氮化硅膜制成。在這種電荷存儲(chǔ)區(qū)域中的電荷的注入和釋放改變misfet的閾值，造成諸如閃存存儲(chǔ)器的存儲(chǔ)器件作為存儲(chǔ)元件來工作。這種類型的閃存存儲(chǔ)器例如是使用金屬-氧化物-氮化物-氧化物-半導(dǎo)體(monos)膜的分裂柵單元。與使用導(dǎo)電浮置柵膜時(shí)相比，這種存儲(chǔ)器使用電荷存儲(chǔ)區(qū)域中的氮化硅膜來在其中分立地存儲(chǔ)電荷，由此獲得優(yōu)良的數(shù)據(jù)保持的可靠性。此外，這種存儲(chǔ)器具有優(yōu)良的數(shù)據(jù)保持的可靠性，且因此具有各種優(yōu)勢(shì)：可以減薄氮化硅膜上方和下方的氧化物膜，實(shí)現(xiàn)在低電壓下的寫入和擦除操作。

存儲(chǔ)器單元包括：控制柵電極(選擇柵電極)，經(jīng)由第一柵絕緣膜形成在半導(dǎo)體襯底之上；存儲(chǔ)器柵電極，經(jīng)由包含電荷存儲(chǔ)區(qū)域的第二柵絕緣膜形成在半導(dǎo)體襯底之上；以及一對(duì)半導(dǎo)體區(qū)域(源極區(qū)域和漏極區(qū)域)，形成在半導(dǎo)體襯底的表面處以在其間夾置控制柵電極和存儲(chǔ)器柵電極。

日本未審專利申請(qǐng)公開no.2006-41354(專利文件1)公開了一種存儲(chǔ)器單元，其中控制柵電極和存儲(chǔ)器柵電極被布置成跨越形成在半導(dǎo)體襯底的表面處的凸型有源區(qū)。

日本未審專利申請(qǐng)公開no.2013-98192(專利文件2)公開了一種技術(shù)，其使用各向同性刻蝕來縮短側(cè)壁的長(zhǎng)度，如參考圖39至圖41、在第[0128]至[0135]段中所述那樣。

[專利文件1]日本未審專利申請(qǐng)公開no.2006-41354

[專利文件2]日本未審專利申請(qǐng)公開no.2013-98192

技術(shù)實(shí)現(xiàn)要素：

專利文件1描述了涉及鰭形非易失性存儲(chǔ)器的發(fā)明。第六實(shí)施例公開了一個(gè)例子：其中，只在存儲(chǔ)器單元中的存儲(chǔ)器柵電極具有凸型(鰭形)，且控制柵電極和邏輯部分形成為常規(guī)的平坦器件。

然而，為了不僅減少存儲(chǔ)器單元部分的面積和功耗而且減少邏輯部分的面積和功耗，在存儲(chǔ)器單元部分和邏輯部分二者中的misfet都需要是鰭形。

期望開發(fā)一種用于形成如下半導(dǎo)體器件的穩(wěn)定的工藝，所述半導(dǎo)體器件具有包括存儲(chǔ)器單元部分和邏輯部分中的鰭形misfet的非易失性存儲(chǔ)器。

本發(fā)明的其他問題和新穎特征通過后面參考附圖的詳細(xì)描述將被清楚地理解。

根據(jù)一個(gè)實(shí)施例，提供一種用于制造半導(dǎo)體器件的方法，該方法包括以下步驟：提供具有主表面的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主表面的第一區(qū)域和第二區(qū)域中的每個(gè)區(qū)域中形成第一掩膜；在所述第一區(qū)域和第二區(qū)域中的每個(gè)區(qū)域中的第一掩膜的側(cè)壁之上形成第二掩膜。所述方法還包括以下步驟：在去除所述第一掩膜后，通過對(duì)半導(dǎo)體襯底的位于所述第一區(qū)域和第二區(qū)域中的第二掩膜以外的部分的刻蝕來提供凹部，以在所述第二掩膜之下形成第一凸部，所述第一凸部具有第一寬度；以及通過刻蝕第二區(qū)域中的第一凸部而利用第三掩膜來覆蓋第一區(qū)域中的第一凸部，在第二區(qū)域中形成第二凸部，所述第二區(qū)域中的第二凸部具有第二寬度。第二寬度比第一寬度窄。

因而，本發(fā)明的該實(shí)施例可以提供一種用于半導(dǎo)體器件的穩(wěn)定的制造方法。

附圖說明

圖1是在考慮的例子中的半導(dǎo)體器件的制造方法中的制造步驟中主要部分的橫截面視圖；

圖2是在圖1所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖3是在圖2所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖4是在圖3所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖5是在圖4所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖6是在圖5所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖7是在圖6所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖8是在圖7所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖9是在圖8所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖10是在一個(gè)實(shí)施例中的半導(dǎo)體器件的主要部分的平面視圖；

圖11是在該實(shí)施例中的半導(dǎo)體器件的主要部分的橫截面視圖；

圖12是在該實(shí)施例中的半導(dǎo)體器件的主要部分的橫截面視圖；

圖13是在該實(shí)施例中的半導(dǎo)體器件制造步驟中的主要部分的橫截面視圖；

圖14是在圖13所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖15是在圖14所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖16是圖15中的半導(dǎo)體器件的主要部分的橫截面視圖；

圖17是在圖16所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖18是在圖17所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖19是在圖18所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖20是在圖19所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖21是在圖20所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖22是在圖21所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖23是在圖22所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖24是在圖23所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖25是在圖24所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖26是在與圖25相同的步驟中在半導(dǎo)體器件的主要部分的橫截面視圖(但是在與圖25所示不同的位置)；

圖27是在圖25所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖28是在圖27所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；

圖29是在改型例子中的半導(dǎo)體器件的制造方法的制造步驟中主要部分的橫截面視圖；

圖30是在圖29所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖；以及

圖31是在圖30所示步驟之后、在半導(dǎo)體器件的另一制造步驟中主要部分的橫截面視圖。

具體實(shí)施方式

本發(fā)明以下的優(yōu)選實(shí)施例，為了方便必要時(shí)將在下文中分成多個(gè)部分或?qū)嵤├M(jìn)行描述，除非有具體指定，否則這些部分或?qū)嵤├⒎窍嗷オ?dú)立。這些部分或?qū)嵤├幸粋€(gè)可以是另外一個(gè)的整體或部分的改型例子、細(xì)節(jié)描述、補(bǔ)充描述等。在以下的實(shí)施例中，甚至當(dāng)提到元件的具體數(shù)目(包括元件的數(shù)量、數(shù)值、量、范圍等)時(shí)，本發(fā)明也不限于該具體數(shù)目。除非另有具體指定或除了在原則上明顯限于該具體數(shù)目時(shí)，否則本發(fā)明可以采用大于或小于該具體數(shù)目的數(shù)目。在以下實(shí)施例中的組件(包括步驟)并非總是必須的，除非另有具體指定或者原則上顯然是必須的。類似地，在以下實(shí)施例中，當(dāng)提到一個(gè)組件的形狀或組件之間的位置關(guān)系等時(shí)，本發(fā)明與這里所述類似或相似的任何形狀或位置關(guān)系也可以被包括在本發(fā)明中，除非另有具體指定或原則上顯然不是。這也同樣適用于上述的數(shù)值和范圍。

以下將基于附圖詳細(xì)描述本發(fā)明的一些實(shí)施例。在用于說明實(shí)施例的所有附圖中，具有相同功能的部分將通過相同或相似的附圖標(biāo)記指示，并且將省略其重復(fù)描述。在以下的實(shí)施例中，除非需要時(shí)，否則原則上將不再對(duì)相同或相似部分進(jìn)行重復(fù)描述。

在實(shí)施例中使用的附圖中，為了便于理解，甚至一些橫截面視圖也可以省略陰影。此外，一些平面視圖被提供陰影，以便使它們更容易被理解。

實(shí)施例

考慮的例子

本發(fā)明人已經(jīng)研究并考慮具有多個(gè)鰭形misfet的半導(dǎo)體器件，所述多個(gè)鰭形misfet布置在具有非易失性存儲(chǔ)器的存儲(chǔ)器單元部分和邏輯部分中。首先，將針對(duì)作為半導(dǎo)體器件的形成方法的一部分的、鰭形元件形成區(qū)域(有源區(qū))的形成方法給出描述。鰭形元件形成區(qū)域(有源區(qū))將被簡(jiǎn)稱為“鰭”或“凸部”。如隨后將描述的，本申請(qǐng)發(fā)明人考慮的具有非易失性存儲(chǔ)器的半導(dǎo)體器件需要具有以下結(jié)構(gòu)：包括具有較寬的鰭寬度的存儲(chǔ)器單元部分和具有較窄的鰭寬度的邏輯部分。即，邏輯部分的鰭寬度需要比存儲(chǔ)器單元部分的窄。圖1至圖9是考慮的例子中的半導(dǎo)體器件的制造方法中的形成步驟中主要部分的橫截面視圖，具體示出了鰭形成步驟。

如圖1所示，執(zhí)行半導(dǎo)體襯底的提供步驟(步驟s1)和絕緣膜形成步驟(步驟s2)。在半導(dǎo)體襯底的提供步驟(步驟s1)中，提供由p型單晶硅制成且具有例如大約1ωcm至10ωcm的特定電阻的半導(dǎo)體襯底1。半導(dǎo)體襯底1是具有200mm至300mm直徑的半導(dǎo)體晶片。半導(dǎo)體襯底1的主表面具有存儲(chǔ)器單元部分a和邏輯部分b。多個(gè)misfet形成在存儲(chǔ)器單元部分a和邏輯部分b中的每個(gè)部分中。絕緣膜形成步驟(步驟s2)包括：在半導(dǎo)體襯底1的表面之上形成絕緣膜2的步驟；和在絕緣膜2之上形成絕緣膜3的步驟。絕緣膜2由氧化硅膜制成，具有大約2nm至10nm的厚度；絕緣膜3由氮化硅膜制成，具有大約20nm至100nm的厚度。此外，如圖1所示，在絕緣膜3之上形成掩膜4以進(jìn)行掩膜4的沉積步驟。掩膜4例如由具有20nm至200nm厚度的非晶硅膜制成。

然后，如圖2所示，執(zhí)行掩膜4的圖案化步驟。通過使用光刻和刻蝕技術(shù)來將掩膜4圖案化，由此形成在存儲(chǔ)器單元部分a中的多個(gè)掩膜4a和在邏輯部分b中的多個(gè)掩膜4b。圖1所示的掩膜4的沉積步驟和掩膜4的圖案化步驟一起被稱作掩膜形成步驟(步驟s3)。鰭的形成位置(相鄰鰭之間的間距)可以通過掩膜4a和4b的寬度、掩膜4a之間的間距和掩膜4b之間的間距來確定。與掩膜4a相比，掩膜4b的寬度和相鄰掩膜4b之間的間距被設(shè)置得更窄。

然后，如圖3所示，執(zhí)行絕緣膜5的形成步驟。絕緣膜5沉積在半導(dǎo)體襯底1的主表面之上以覆蓋掩膜4a和4b的上表面和側(cè)表面。絕緣膜5例如由具有10nm至40nm厚度的氧化硅膜制成。絕緣膜5的厚度可以確定鰭的寬度。

接著，如圖4所示，在硬掩膜5a和5b的形成步驟中，使上述絕緣膜5經(jīng)受各向異性干法刻蝕，由此硬掩膜5a和5b由硬掩膜4a和4b側(cè)壁之上的側(cè)壁絕緣膜選擇性地形成。硬掩膜5a形成在存儲(chǔ)器單元部分a中，而硬掩膜5b形成在邏輯部分b中。硬掩膜5a和5b寬度相等。此外，硬掩膜5a和5b中的每個(gè)膜具有與上述的絕緣膜5基本相同的厚度。在形成硬掩膜5a和5b后，去除掩膜4a和4b。

然后，如圖5所示，執(zhí)行硬掩膜5b的線減薄(line-thinning)步驟。形成光致抗蝕劑膜(掩膜)pr1以覆蓋存儲(chǔ)器單元部分a而暴露邏輯部分b。各向同性刻蝕被施加到從光致抗蝕劑膜pr1暴露的邏輯部分b中的硬掩膜5b。當(dāng)該硬掩膜由氧化硅膜形成時(shí)，從技術(shù)角度來說各向同性干法刻蝕難以執(zhí)行，因而通常施加濕法刻蝕。這樣，在邏輯部分b中形成了硬掩膜5b’，每個(gè)硬掩膜5b’都具有比上述硬掩膜5a窄的寬度。即，線減薄步驟是減少(減小)上述的硬掩膜5b的寬度的步驟。在形成硬掩膜5b’之后，去除抗蝕劑膜pr1。這樣，在存儲(chǔ)器單元部分a和邏輯部分b中分別形成了用于形成鰭的硬掩膜5a和5b’。此處，絕緣膜5的形成步驟、硬掩膜5a和5b的形成步驟以及硬掩膜5b的線減薄步驟一起被稱作“硬掩膜形成步驟(步驟s4)”。

然后，如圖6所示，進(jìn)行鰭處理步驟(步驟s5)。使用硬掩膜5a和5b’作為掩膜，對(duì)絕緣膜3和2以及半導(dǎo)體襯底1施加各向異性干法刻蝕，由此產(chǎn)生平面視圖形狀與硬掩膜5a和5b’基本相同的絕緣膜3和2以及鰭f1和f2。即，凹部形成在硬掩膜5a和5b’中每個(gè)以外的半導(dǎo)體襯底中(即在沒有被硬掩膜5a和5b’覆蓋的區(qū)域中)，由此形成作為被凹部包圍的凸部的鰭f1和f2。這里，當(dāng)刻蝕半導(dǎo)體襯底1時(shí)，絕緣膜3也用作刻蝕掩膜。這樣，半導(dǎo)體襯底1的位于從硬掩膜5a和5b’暴露的區(qū)域中的部分被降低100nm至250nm，導(dǎo)致形成了鰭f1和f2，每個(gè)鰭都具有距離半導(dǎo)體襯底1的主表面1a100nm至250nm的高度。顯然，存儲(chǔ)器單元部分a中的鰭f1的寬度w1比邏輯部分b中的鰭f2的寬度w2寬。

然后，如圖7所示，進(jìn)行絕緣膜6的沉積步驟。由氧化硅膜等制成的絕緣膜6沉積在半導(dǎo)體襯底1之上以完全填充鰭f1和f2、絕緣膜2和3以及硬掩膜5a和5b’。即，絕緣膜6形成在每個(gè)凸部周圍的凹部中。

然后，如圖8所示，進(jìn)行絕緣膜6的拋光步驟。對(duì)絕緣膜6、上述的硬掩膜5a和5b’以及絕緣膜3執(zhí)行化學(xué)機(jī)械拋光(cmp)工藝。在拋光硬掩膜5a和5b’后，拋光絕緣膜3和6直到絕緣膜3的厚度達(dá)到例如大約20nm。

然后，如圖9所示，進(jìn)行絕緣膜6的回刻蝕步驟。在完成上述的拋光步驟后，首先，例如通過濕法刻蝕去除絕緣膜3。然后，對(duì)絕緣膜6施加各向同性刻蝕以由此形成元件隔離膜6a和6b。即，絕緣膜6的上表面被降低以將鰭f1和f2中每個(gè)的高度設(shè)置為例如大約30nm至50nm。此處，絕緣膜6的沉積步驟、絕緣膜6的拋光步驟和絕緣膜6的回刻蝕步驟一起被稱作鰭形成步驟(步驟s6)。注意，在絕緣膜6的各向同性刻蝕步驟中，絕緣膜2也被去除。

在上述的所有步驟中，鰭f1可以形成在存儲(chǔ)器單元部分a中，而鰭f2可以形成在邏輯部分b中。鰭f1和f2中的每個(gè)都是從半導(dǎo)體襯底1的主表面1a突出的凸部。鰭f1和f2分別被形成在半導(dǎo)體襯底1的主表面1a之上的元件隔離膜6a和6b包圍。即，相鄰的鰭f1通過元件隔離膜6a相互分開，而相鄰的鰭f2通過元件隔離膜6b相互分開。鰭f1包括非易失性存儲(chǔ)器單元，而鰭f2包括misfet，如隨后將描述的那樣。

本發(fā)明人的研究表明，在上述的鰭形成方法中存在一些進(jìn)一步改善的空間。

首先，在上述硬掩膜形成步驟(步驟s4)中的硬掩膜5b的線減薄步驟中，假設(shè)硬掩膜5b利用氫氟酸進(jìn)行濕法刻蝕。在這種情況下，刻蝕量難以控制，導(dǎo)致半導(dǎo)體晶片平面上刻蝕量和硬掩膜5b’的尺寸(寬度、長(zhǎng)度或高度)的較大變化。刻蝕量的變化以及硬掩膜5b’的尺寸的變化直接導(dǎo)致鰭的寬度的變化，造成在其處形成的misfet的特性的變化。

其次，在上述硬掩膜形成步驟(步驟s4)中的絕緣膜5的形成工藝中，絕緣膜5的厚度被設(shè)置成存儲(chǔ)器單元部分a中的硬掩膜5a的寬度，硬掩膜5a的寬度大于邏輯部分b中的硬掩膜5b’的寬度。出于此原因，在沉積絕緣膜5的階段，利用絕緣膜5填充邏輯部分b中的相鄰掩膜4b之間的間隔。甚至在硬掩膜5a和5b的形成步驟中在絕緣膜5上的各向異性干法刻蝕無法形成硬掩膜5b，這成為問題。具體來說，發(fā)現(xiàn)在邏輯部分b中形成的misfet的微型化使這類問題更糟糕。

<半導(dǎo)體器件的器件結(jié)構(gòu)>

圖10示出在本實(shí)施例中的半導(dǎo)體器件的主要部分的平面視圖。參見圖10，存儲(chǔ)器單元部分a對(duì)應(yīng)于具有布置成行和列的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器單元陣列的主要部分的平面視圖，而邏輯部分b對(duì)應(yīng)于配置邏輯電路形成區(qū)域中的邏輯電路等的晶體管tr的主要部分的平面視圖。盡管n型金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管(misfet)被示例為晶體管tr，但也可以以相同方式形成p型misfet。圖11示出在本實(shí)施例中的半導(dǎo)體器件的存儲(chǔ)器單元部分的主要部分的橫截面視圖。圖11示出了存儲(chǔ)器單元部分a的四個(gè)橫截面視圖，其中存儲(chǔ)器單元部分a1對(duì)應(yīng)于沿著圖10的線a1-a1’獲得的橫截面視圖；存儲(chǔ)器單元部分a2對(duì)應(yīng)于沿著圖10的線a2-a2’獲得的橫截面視圖；存儲(chǔ)器單元部分a3對(duì)應(yīng)于沿著圖10的線a3-a3’獲得的橫截面視圖；且存儲(chǔ)器單元部分a4對(duì)應(yīng)于沿著圖10的線a4-a4’獲得的橫截面視圖。圖12示出邏輯部分b的三個(gè)橫截面視圖。邏輯部分b1對(duì)應(yīng)于沿著圖10的線b1-b1’獲得的橫截面視圖；邏輯部分b2對(duì)應(yīng)于沿著圖10的線b2-b2’獲得的橫截面視圖；邏輯部分b3對(duì)應(yīng)于沿著圖10的線b3-b3’獲得的橫截面視圖。

如圖10所示，在存儲(chǔ)器單元部分a中，x方向延伸的鰭fa在y方向上以相等間隔布置。每個(gè)鰭fa例如是從半導(dǎo)體襯底1的主表面1a選擇性地突出的長(zhǎng)方體形狀的突起(凸部)。每個(gè)鰭fa具有被覆蓋半導(dǎo)體襯底1的主表面1a的元件隔離膜stm包圍的下端部。鰭fa是半導(dǎo)體襯底1的一部分且用作半導(dǎo)體襯底1的有源區(qū)。因此，在平面視圖中，相鄰fa之間的區(qū)域被元件隔離膜stm填充，且每個(gè)fa被元件隔離膜stm包圍。鰭fa用作用于形成存儲(chǔ)器單元mc的有源區(qū)。

在鰭fa上，多個(gè)控制柵電極cg和多個(gè)存儲(chǔ)器柵電極mg被布置成在y方向(即在與x方向垂直的方向)延伸。漏極區(qū)域md形成在控制柵電極cg一側(cè)上，源極區(qū)域ms形成在存儲(chǔ)器柵電極mg一側(cè)上，使得控制柵電極cg和存儲(chǔ)器柵電極mg夾置在這些區(qū)域之間。漏極區(qū)域md和源極區(qū)域ms是在鰭fa中引入有n型雜質(zhì)的半導(dǎo)體區(qū)域。外延層ep2和ep1形成在鰭fa周圍。即，漏極區(qū)域md是其中在鰭fa和外延層ep2中引入了n型雜質(zhì)的n型半導(dǎo)體區(qū)域。源極區(qū)域ms是在鰭fa和外延層ep1中引入了n型雜質(zhì)的n型半導(dǎo)體區(qū)域。漏極區(qū)域md形成在相鄰的兩個(gè)控制柵電極cg之間，而源極區(qū)域ms形成在相鄰的兩個(gè)存儲(chǔ)器柵電極mg之間。存儲(chǔ)器單元mc包括控制柵電極cg、存儲(chǔ)器柵電極mg、漏極區(qū)域md和源極區(qū)域ms。

在x方向相鄰的兩個(gè)存儲(chǔ)器單元mc之間共享漏極區(qū)域md或源極區(qū)域ms。共享漏極區(qū)域md的兩個(gè)存儲(chǔ)器單元mc被布置成在x方向關(guān)于漏極區(qū)域md鏡像對(duì)稱，而共享源極區(qū)域ms的兩個(gè)存儲(chǔ)器單元mc被布置成在x方向關(guān)于源極區(qū)域ms鏡像對(duì)稱。

在每個(gè)鰭fa中，在x方向形成三個(gè)或更多、或者大量的存儲(chǔ)器單元mc。布置在x方向的多個(gè)存儲(chǔ)器單元mc的漏極區(qū)域md經(jīng)由形成在接觸孔ct中的插塞電極pg而耦合到由在x方向延伸的金屬導(dǎo)線mw制成的源極線sl。布置在y方向上的多個(gè)存儲(chǔ)器單元mc的源極區(qū)域ms耦合到由在y方向上延伸的金屬導(dǎo)線mw制成的位線bl。優(yōu)選地使用與位線bl處在不同層中的金屬布線來形成源極線sl。例如，優(yōu)選地，源極線sl通過相對(duì)于位線bl處在上層中的金屬布線來配置。

在邏輯部分b中，例如，鰭fb被形成為在x方向上延伸。類似于鰭fa，鰭fb中的每個(gè)是半導(dǎo)體襯底1的有源區(qū)。鰭fb的下端被覆蓋半導(dǎo)體襯底1的主表面1a的元件隔離膜stl包圍。在y方向延伸的柵電極ge布置在鰭fb之上。鰭fb具有漏極區(qū)域ld和源極區(qū)域ls，漏極區(qū)域ld和源極區(qū)域ls被形成為將柵電極ge夾在其間。漏極區(qū)域ld和源極區(qū)域ls是在鰭fb中引入有n型雜質(zhì)的半導(dǎo)體區(qū)域。外延層ep3形成在每個(gè)鰭fb周圍。即，漏極區(qū)域ld和源極區(qū)域ls是其中在鰭fb和外延層ep3n中引入了n型雜質(zhì)的n型半導(dǎo)體區(qū)域。晶體管tr包括柵電極ge、漏極區(qū)域ld和源極區(qū)域ls。柵電極ge、漏極區(qū)域ld和源極區(qū)域ls經(jīng)由形成在接觸孔ct中的插塞電極pg耦合到金屬布線mw。鰭fb用作用于形成晶體管tr的有源區(qū)。

鰭fa和fb是具有例如長(zhǎng)方體形狀的突起，其在與半導(dǎo)體襯底1的主表面1a垂直的方向從主表面1a突出。鰭fa和fb在長(zhǎng)邊方向具有任意長(zhǎng)度、在短邊方向具有任意寬度且在高度方向具有任意高度。鰭fa和fb并非一定是長(zhǎng)方體形狀，且可以在短邊方向?yàn)榫匦谓孛嫘螤钋揖哂袌A角(或角)。在平面視圖中，鰭fa和fb延伸的方向是長(zhǎng)邊方向，與長(zhǎng)邊方向垂直的方向是短邊方向。即，鰭的長(zhǎng)度大于其寬度。注意，鰭fa和fb不限于特定的形狀，只要它們是具有長(zhǎng)度、寬度和高度的突起即可。鰭fa和fb的形狀的例子可以包括平面視圖中的蜿蜒圖案。

接著，將參考圖11和圖12來描述存儲(chǔ)器單元mc和晶體管tr的結(jié)構(gòu)。

如圖11所示，作為半導(dǎo)體襯底1的突起的鰭fa形成在半導(dǎo)體襯底1的存儲(chǔ)器單元部分a中。每個(gè)鰭fa的下部被形成在半導(dǎo)體襯底1的主表面1a之上的元件隔離膜stm包圍。即，相鄰的鰭fa通過元件隔離膜stm相互分開。作為p型半導(dǎo)體區(qū)域的p型阱pw1形成在鰭fa的下部中。換句話說，鰭fa形成在p型阱pw1內(nèi)。

控制柵電極cg經(jīng)由柵極絕緣膜git形成在鰭fa的主表面faa和側(cè)表面fas之上。存儲(chǔ)器柵電極mg經(jīng)由柵極絕緣膜gim在鰭fa的長(zhǎng)邊方向上形成在與控制柵電極cg相鄰的區(qū)域中。柵極絕緣膜gim插入在控制柵電極cg和存儲(chǔ)器柵電極mg之間，使得控制柵電極cg與存儲(chǔ)器柵電極mg通過柵極絕緣膜gim而電隔離。可替選地，除了柵極絕緣膜gim以外的絕緣膜也可以插入在控制柵電極cg和存儲(chǔ)器柵電極mg之間，以將這些電極相互電隔離。

此處，柵極絕緣膜git是通過將鰭fa的主表面faa和側(cè)表面fas熱氧化形成的熱氧化膜(氧化硅膜)，鰭fa是由硅制成的半導(dǎo)體襯底1的突起(凸部)。柵極絕緣膜git的厚度是2nm。柵極絕緣膜git由絕緣膜10’和形成在絕緣膜10’上的絕緣膜11’制成。絕緣膜10’是通過將鰭fa的主表面faa和側(cè)表面fas熱氧化形成的、厚度為5nm至6nm的熱氧化膜(氧化硅膜)，鰭fa是由硅制成的半導(dǎo)體襯底1的突起(凸部)。絕緣膜11’由層疊膜配置，該層疊膜包括：用作電荷存儲(chǔ)部分(電荷存儲(chǔ)層)的氮化硅膜和覆蓋氮化硅膜的表面的氮氧化硅膜。氮化硅膜具有7nm的厚度，且氮氧化硅膜具有9nm的厚度。即，柵極絕緣膜gim具有層疊結(jié)構(gòu)，該層疊結(jié)構(gòu)包括氧化硅膜、氮化硅膜和氮氧化硅膜，該層疊結(jié)構(gòu)的總厚度在21nm至22nm的范圍內(nèi)。因此，柵極絕緣膜gim比在控制柵電極cg之下的柵極絕緣膜git更厚?？商孢x地，柵極絕緣膜gim可以具有包括按以下順序?qū)盈B的氧化硅膜、氮化硅膜和氮氧化硅膜的層疊結(jié)構(gòu)。

在存儲(chǔ)器單元部分a2中，在鰭fa的短邊方向，控制柵電極cg經(jīng)由柵絕緣膜git沿著鰭fa的主表面faa和側(cè)表面fas延伸，且還在包圍鰭fa的元件隔離膜stm之上延伸。即，控制柵電極cg被配置成經(jīng)由柵絕緣膜git跨越鰭fa。類似地，在存儲(chǔ)器單元部分a3中，在鰭fa的短邊方向，存儲(chǔ)器柵電極mg經(jīng)由柵絕緣膜gim沿著鰭fa的主表面faa和側(cè)表面fas延伸，且還在包圍鰭fa的元件隔離膜stm之上延伸。即，存儲(chǔ)器柵電極mg被配置成經(jīng)由柵絕緣膜gim跨越鰭fa。

在存儲(chǔ)器單元部分a1和a4中，源極區(qū)域ms和漏極區(qū)域md被布置在控制柵電極cg和存儲(chǔ)器柵電極mg以外，以夾置控制柵電極cg和存儲(chǔ)器柵電極mg。源極區(qū)域ms具有n^-型半導(dǎo)體區(qū)域ex1和外延層ep1，而漏極區(qū)域md具有n^-型半導(dǎo)體區(qū)域ex2和外延層ep2。n^-型半導(dǎo)體區(qū)域ex1和ex2是其中向鰭fa引入n型雜質(zhì)的n型半導(dǎo)體區(qū)域。外延層ep1和ep2是形成在鰭fa的上表面faa和側(cè)表面fas上的硅外延層。外延層ep1和ep2具有以高濃度向其引入的諸如磷(p)的n型雜質(zhì)。在外延層ep1和ep2的每個(gè)中的雜質(zhì)濃度高于在n^-型半導(dǎo)體區(qū)域ex1和ex2的每個(gè)中的雜質(zhì)濃度。

在控制柵電極cg和存儲(chǔ)器柵電極mg的側(cè)壁之上，形成側(cè)壁間隔物(側(cè)壁或側(cè)壁絕緣膜)sw和層間絕緣膜il1。此外，在層間絕緣膜il1之上形成層間絕緣膜il2，以覆蓋控制柵電極cg、存儲(chǔ)器柵電極mg、源極區(qū)域ms和漏極區(qū)域md。金屬布線mw形成在層間絕緣膜il2上。金屬布線mw經(jīng)由提供在接觸孔ct中的插塞電極pg電耦合到源極區(qū)域ms和漏極區(qū)域md，接觸孔ct形成在層間絕緣膜il2和il1中。注意，硅化物層sc形成在外延層ep1和ep2的每個(gè)的表面上，且插塞電極pg與硅化物層sc接觸。

存儲(chǔ)器單元mc包括在鰭fa處形成的控制柵電極cg、存儲(chǔ)器柵電極mg、漏極區(qū)域md和源極區(qū)域ms?？刂茤烹姌Ocg經(jīng)由柵極絕緣膜git布置在鰭fa的主表面faa和側(cè)表面fas之上。存儲(chǔ)器柵電極mg經(jīng)由柵極絕緣膜gim布置在鰭fa的主表面faa和側(cè)表面fas之上。漏極區(qū)域md和源極區(qū)域ms被布置為在其間夾置控制柵電極cg和存儲(chǔ)器柵電極mg。漏極區(qū)域md和源極區(qū)域ms之間在長(zhǎng)邊方向上的距離對(duì)應(yīng)于存儲(chǔ)器單元mc的溝道長(zhǎng)度?？刂茤烹姌Ocg或存儲(chǔ)器柵電極mg在短邊方向上面對(duì)鰭fa的主表面faa和側(cè)表面fas的區(qū)域?qū)?yīng)于存儲(chǔ)器單元mc的溝道寬度。

如圖12所示，作為半導(dǎo)體襯底1的突起的鰭fb形成在半導(dǎo)體襯底1的邏輯部分b中。每個(gè)鰭fb具有被形成在半導(dǎo)體襯底1的主表面1a之上的元件隔離膜stl包圍的下部。即，相鄰鰭fb通過元件隔離膜stl相互分開。作為p型半導(dǎo)體區(qū)域的p型阱pw2形成在鰭fb的下部中。換句話說，鰭fb形成在p型阱pw2內(nèi)。

在邏輯部分b1中，晶體管tr包括柵電極ge以及布置在柵電極ge兩端的源極區(qū)域ls和漏極區(qū)域ld，其全部形成在鰭fb處。柵電極ge經(jīng)由柵極絕緣膜gil和絕緣膜hk形成在鰭fb的主表面fba和側(cè)表面fbs之上。柵極絕緣膜gil是熱氧化膜且具有大約1nm至2nm的厚度。在邏輯部分b2中，在鰭fb的短邊方向，柵電極ge經(jīng)由柵極絕緣膜gil和絕緣膜hk沿著鰭fb的主表面fba和側(cè)表面fbs延伸，且還在包圍鰭fb的元件隔離膜stl之上延伸。柵電極ge具有包括金屬膜me1和me2的層疊結(jié)構(gòu)。

源極區(qū)域ls和漏極區(qū)域ld布置在柵電極ge以外，以在其間夾置柵電極ge。源極區(qū)域ls和漏極區(qū)域ld中的每個(gè)都具有n^-型半導(dǎo)體區(qū)域ex3和外延層ep3。源極區(qū)域ls和漏極區(qū)域ld在短邊方向和高度方向上穿過從元件隔離膜stl暴露的整個(gè)鰭fb而形成。在邏輯部分b3中，源極區(qū)域ls由鰭fb和形成在鰭fb的主表面fba和側(cè)表面fbs之上的外延層ep3來配置。外延層ep3是形成在鰭fb的上表面fba和側(cè)表面fbs上的硅外延層。外延層ep3具有以高濃度向其引入的諸如磷(p)的n型雜質(zhì)。在外延層ep3中的雜質(zhì)濃度高于n^-型半導(dǎo)體區(qū)域ex3的雜質(zhì)濃度。漏極區(qū)域ld也具有與源極區(qū)域ls相同的結(jié)構(gòu)。

在柵電極ge的側(cè)壁之上形成側(cè)壁間隔物sw和層間絕緣膜il1。此外，在層間絕緣膜il1和柵電極ge之上形成層間絕緣膜il2。金屬布線mw形成在層間絕緣膜il2上。金屬布線mw經(jīng)由提供在接觸孔ct中的插塞電極pg電耦合到源極區(qū)域ls和漏極區(qū)域ld，接觸孔ct形成在層間絕緣膜il2和il1中。注意，硅化物層sc形成在每個(gè)外延層ep3的表面上，且插塞電極pg與硅化物層sc接觸。

注意，p型阱pw1和pw2僅在圖11和圖12中示出，且在用于其它制造方法的橫截面圖中將被省略。

<用于半導(dǎo)體器件的制造方法>

現(xiàn)在，將描述在本實(shí)施例中用于半導(dǎo)體器件的制造步驟。首先，將描述鰭形成步驟，然后將在下文描述存儲(chǔ)器單元部分中的存儲(chǔ)器單元和邏輯部分中的misfet的形成方法。本實(shí)施例中的鰭形成方法基于以下描述的考慮例子，且將主要描述與上述鰭形成步驟的不同點(diǎn)。圖13至圖28是本實(shí)施例中的半導(dǎo)體器件的形成步驟中主要部分的橫截面視圖。

接著，將描述將存儲(chǔ)器單元部分a中的鰭fa的寬度設(shè)置為比邏輯部分b中的鰭fb的寬度更寬的重要性。

如上所述，在被存儲(chǔ)器柵電極mg覆蓋的部分中的鰭fa的主表面faa和側(cè)表面fas上形成作為熱氧化膜的絕緣膜10’(厚度5nm-6nm)。絕緣膜10’的厚度優(yōu)選地比邏輯部分b中鰭fb的主表面fba和側(cè)表面fbs上的由熱氧化膜形成的柵極絕緣膜git或柵極絕緣膜gil(厚度1nm-2nm)的厚度大。這是因?yàn)?，用作電荷存?chǔ)部分的位于絕緣膜11’之下的絕緣膜10’被加厚，由此使得可以增加存儲(chǔ)器單元mc的可重寫次數(shù)和電荷保持時(shí)間。

由于存儲(chǔ)器單元部分a中的鰭fa的寬度減少了如絕緣膜10’的厚度的至少大約兩倍那么大，鰭fa需要提前加厚上述減少的厚度。另一方面，邏輯部分b中鰭fb的主表面fba和側(cè)表面fbs上的由熱氧化膜形成的柵極絕緣膜gil(厚度1nm-2nm)比絕緣膜10’薄。此外，邏輯部分b中鰭fb的寬度需要被設(shè)置成盡可能地窄，使此處形成的misfet的襯底部分進(jìn)入完全耗盡狀態(tài)，由此減少泄漏電流。

考慮到上述背景，提前將存儲(chǔ)器單元部分a中的鰭fa的寬度設(shè)置成比邏輯部分b中的鰭fb的寬度更寬(更大)是重要的。

現(xiàn)在，將參考圖13至圖15來描述存儲(chǔ)器單元部分a中的鰭fa和邏輯部分b中的鰭fb的制造步驟。

類似于上述的考慮例子，順序執(zhí)行從半導(dǎo)體襯底的提供步驟(步驟s1)到鰭形成步驟(步驟s6)的工藝。注意，不執(zhí)行在硬掩膜形成步驟(步驟s4)中的用于硬掩膜5b的線減薄步驟。即，如圖13所示，具有相等寬度的鰭f3形成在存儲(chǔ)器單元部分a和邏輯部分b中。每個(gè)鰭f3的寬度例如為大約30nm。鰭f3從元件隔離膜stm和stl暴露大約50nm。

然后，如圖14所示，進(jìn)行鰭的線減薄步驟(步驟s7)。通過使用覆蓋存儲(chǔ)器單元部分a且暴露邏輯部分b的光致抗蝕劑膜(掩蔽膜)pr2作為掩膜，對(duì)邏輯部分b中由硅制成的鰭f3施加各向同性刻蝕。邏輯部分b中的上述鰭f3被選擇性地減薄，使得在邏輯部分b中形成鰭f4。鰭f4例如具有大約10nm至15nm的寬度和大約35nm至40nm的高度。使用的各向同性刻蝕例如是利用cf4和o2的混合氣體的干法刻蝕。在形成鰭f4后，去除光致抗蝕劑膜pr2。隨后，可以利用掩膜(未示出)(例如光致抗蝕劑膜制成)來覆蓋存儲(chǔ)器單元部分a中的鰭和邏輯部分b中的鰭f4的部分，并且可以向鰭f4的暴露部分施加上述各向同性刻蝕，由此產(chǎn)生更窄的鰭。此外，這些步驟重復(fù)來實(shí)現(xiàn)邏輯部分b中具有不同寬度的兩種或更多種鰭的形成。

然后，在去除光致抗蝕劑膜pr2后，如圖15所示，可以提供具有存儲(chǔ)器單元部分a中的鰭fa和邏輯部分b中的鰭fb的半導(dǎo)體襯底1。在存儲(chǔ)器部分a中，從元件隔離膜stm暴露的每個(gè)鰭fa的部分的寬度基本等于嵌入在元件隔離膜stm中的鰭fa的部分的寬度。此處，這樣的寬度w3大約是30nm。從元件隔離膜stm暴露的鰭fa的部分的高度h1大約是50nm。在邏輯部分b中，從元件隔離膜stl暴露的每個(gè)鰭fb的部分的寬度w4大約是10nm至15nm，且嵌入在元件隔離膜stl中的鰭fb的部分的寬度w5大約是30nm。從元件隔離膜stl暴露的鰭fb的部分的高度h2大約是35nm至40nm。即，嵌入在元件隔離膜stl中的鰭fb的部分的寬度w5比從元件隔離膜stl暴露的鰭fb的部分的寬度w4要寬，由此從元件隔離膜stl暴露嵌入在元件隔離膜stl中的鰭fb的部分的肩部sh。

這樣，向由硅制成的鰭施加各向同性刻蝕來使每個(gè)鰭的寬度更窄，這可以減少鰭寬度和刻蝕量在半導(dǎo)體晶片的平面上的變化，由此產(chǎn)生穩(wěn)定的鰭形成方法?？梢蕴岣喏挼奶幚砭纫垣@得邏輯部分b的微型化和高集成度配置。硅的干法刻蝕具有比氧化硅膜更低的刻蝕速率，造成刻蝕量的更好的可控性?？涛g的可控性較高是因?yàn)楦煞涛g，由此使得可以減少刻蝕狀態(tài)在平面上的變化。

接著，將參考圖16至圖28來描述存儲(chǔ)器單元mc和晶體管tr的制造。圖16至圖25、圖27和圖28示出了圖11所示的存儲(chǔ)器單元部分a1、a2和a3的橫截面視圖以及圖12所示的邏輯部分b1和b2的橫截面視圖。圖26示出了存儲(chǔ)器單元部分a4和邏輯部分b3的橫截面視圖。

圖16示出了圖15所示的具有鰭fa和fb的、存儲(chǔ)器單元部分a1、a2和a3以及邏輯部分b1和b2的橫截面視圖。

圖17示出了絕緣膜7、導(dǎo)電膜8和絕緣膜9的形成步驟(步驟s8)。首先，在鰭fa和fb的主表面faa和fba以及側(cè)表面fas和fbs之上形成絕緣膜7。通過熱氧化鰭fa和fb的主表面faa和fba以及側(cè)表面fas和fbs來形成絕緣膜7，由此形成厚度大約2nm的氧化硅膜。然后在絕緣膜7之上沉積導(dǎo)電膜8，以定位于比鰭fa和fb中每個(gè)的高度更高的水平面處，隨后對(duì)導(dǎo)電膜8執(zhí)行cmp工藝，由此產(chǎn)生具有平坦主表面的導(dǎo)電膜8。然后，在導(dǎo)電膜8的主表面之上沉積絕緣膜9。導(dǎo)電膜8由多晶硅膜(硅膜)制成，而絕緣膜9由氮化硅膜制成。在導(dǎo)電膜8的cmp步驟中，重要的是將導(dǎo)電膜8保留在鰭fa和fb的主表面之上。如后面將描述的，絕緣膜9優(yōu)選地具有基本與鰭fa的高度相同的厚度，但是應(yīng)注意，圖17和其它附圖示出了減薄狀態(tài)中的絕緣膜9。

圖18示出了控制柵電極cg的形成步驟(步驟s9)。光致抗蝕劑膜(掩膜)pr3選擇性地形成在絕緣膜9之上。光致抗蝕劑膜pr3具有覆蓋控制柵電極cg的形成區(qū)域且暴露存儲(chǔ)器單元部分a中其它區(qū)域的圖案。此外，光致抗蝕劑膜pr3具有覆蓋邏輯部分b的圖案。向絕緣膜9和導(dǎo)電膜8施加干法刻蝕工藝以去除從光致抗蝕劑膜pr3暴露的絕緣膜9和導(dǎo)電膜8的區(qū)域，由此形成控制柵電極cg。絕緣膜7通過干法刻蝕工藝或后續(xù)的清潔工藝來處理，由此將柵絕緣膜git形成在控制柵電極cg之下。在存儲(chǔ)器單元部分a3中，絕緣膜9、導(dǎo)電膜8和絕緣膜7被去除以暴露每個(gè)鰭fa的主表面faa和側(cè)表面fas。在將絕緣膜9圖案化之后或者在將絕緣膜9和導(dǎo)電膜8圖案化之后，去除光致抗蝕劑膜pr3。

圖19示出了絕緣膜10和11以及導(dǎo)電膜12的形成步驟(步驟s10)。首先，在從控制柵電極cg暴露的每個(gè)鰭fa的主表面faa和側(cè)表面fas之上順序形成絕緣膜10和11。絕緣膜10是通過對(duì)鰭fa的主表面faa和側(cè)表面fas熱氧化而形成的氧化硅膜。絕緣膜10具有5nm至6nm的厚度，其大于柵極絕緣膜git的厚度。然后，絕緣膜11具有層疊膜，該層疊膜包括氮化硅膜和形成在氮化硅膜之上的氮氧化硅膜。氮化硅膜的厚度是7nm，氮氧化硅膜的厚度是9nm。注意，絕緣膜11可以是下層hfsio和上層alo的層疊膜。

然后，將導(dǎo)電膜12沉積在絕緣膜11之上。導(dǎo)電膜12具有以下的厚度：大于控制柵電極cg和絕緣膜9的層疊本體的高度以及存儲(chǔ)器單元部分a3中鰭fa的高度中的每個(gè)高度。對(duì)導(dǎo)電膜12施加cmp工藝來暴露位于控制柵電極cg之上的絕緣膜11，由此如圖19所示，將導(dǎo)電膜12選擇性地形成在存儲(chǔ)器單元部分a中從控制柵電極cg暴露的區(qū)域中。在cmp工藝之后，導(dǎo)電膜12保留在存儲(chǔ)器單元部分a3中的鰭fa之上。注意，導(dǎo)電膜12由多晶硅膜(硅膜)制成。在邏輯部分b中，導(dǎo)電膜12被去除以暴露絕緣膜11。

圖20示出了導(dǎo)電膜12的回刻蝕步驟(步驟s11)。向存儲(chǔ)器單元部分a中的導(dǎo)電膜12施加刻蝕工藝，以由此降低導(dǎo)電膜12的主表面的高度。在回刻蝕工藝之后，導(dǎo)電膜12的主表面具有例如與控制柵電極cg的主表面基本相同的高度。

圖21示出了控制柵電極cg的形成步驟(步驟s12)。氮化硅膜沉積在控制柵電極cg和導(dǎo)電膜12之上的絕緣膜9和11的側(cè)壁之上，隨后進(jìn)行各向異性刻蝕，由此形成在控制柵電極cg上的絕緣膜9和11的側(cè)壁之上的掩膜13。通過刻蝕去除從掩膜13暴露的導(dǎo)電膜12的部分，由此存儲(chǔ)器柵電極mg和間隔物sp經(jīng)由絕緣膜10和11形成在控制柵電極cg的相應(yīng)側(cè)壁之上。注意，雖然間隔物sp具有與存儲(chǔ)器柵電極mg基本相同的結(jié)構(gòu)，但是其在后續(xù)步驟中被去除。這是間隔物通過不同名稱來表示的原因。

圖22示出了去除間隔物sp和形成柵極絕緣膜gim的步驟(步驟s13)。首先，通過使用覆蓋存儲(chǔ)器柵電極mg且暴露間隔物sp的抗蝕劑膜(未示出)的濕法刻蝕工藝來去除圖21所示的間隔物sp和在間隔物sp之上的掩膜13。隨后，例如通過濕法刻蝕工藝來去除從存儲(chǔ)器柵電極mg暴露的區(qū)域中的絕緣膜11和10的部分，使得在存儲(chǔ)器柵電極mg之下(即在存儲(chǔ)器柵電極mg和鰭fa之間)選擇性地保留絕緣膜11’和10’，并且形成柵極絕緣膜gim。注意，柵極絕緣膜gim不僅連續(xù)形成在存儲(chǔ)器柵電極mg和鰭fa的主表面faa之間，還形成在控制柵電極cg和存儲(chǔ)器柵電極mg之間。沿著鰭fa的主表面faa和側(cè)表面fas來形成圖22中的柵極絕緣膜gim。

圖23示出了虛設(shè)柵極dg和n^-型半導(dǎo)體區(qū)域(雜質(zhì)擴(kuò)散層)ex1、ex2和ex3的形成步驟(步驟s14)。首先，在邏輯部分b中，絕緣膜9和導(dǎo)電膜8被圖案化以形成虛設(shè)柵極dg。虛設(shè)柵極dg之上的絕緣膜9和虛設(shè)柵極dg之下的絕緣膜7具有與虛設(shè)柵極dg本身相同的平面圖案。

然后，通過離子注入向鰭fa和鰭fb中引入諸如砷(as)或磷(p)的n型雜質(zhì)，使得在鰭fa中形成n^-型半導(dǎo)體區(qū)域ex1和ex2，而在鰭fb中形成n^-型半導(dǎo)體區(qū)域ex3。n^-型半導(dǎo)體區(qū)域ex1和ex2與控制柵電極cg和存儲(chǔ)器柵電極mg自對(duì)準(zhǔn)地形成。即，n型雜質(zhì)被注入到從控制柵電極cg和存儲(chǔ)器柵電極mg暴露的鰭fa的主表面和側(cè)表面中，由此在控制柵電極cg和存儲(chǔ)器柵電極mg兩側(cè)上形成n^-型半導(dǎo)體區(qū)域ex1和ex2，以在它們之間夾置控制柵電極cg和存儲(chǔ)器柵電極mg。由于在離子注入后通過熱處理擴(kuò)散雜質(zhì)，n^-型半導(dǎo)體區(qū)域ex1部分地與存儲(chǔ)器柵電極mg重疊，而n^-型半導(dǎo)體區(qū)域ex2部分地與控制柵電極cg重疊。

n^-型半導(dǎo)體區(qū)域ex3與虛設(shè)電極dg自對(duì)準(zhǔn)地形成。即，向從虛設(shè)柵極dg暴露的鰭fb的主表面和側(cè)表面中注入n型雜質(zhì)，由此在虛設(shè)柵極dg的兩側(cè)形成n^-型半導(dǎo)體區(qū)域ex3，以在它們之間夾置虛設(shè)柵極dg。由于在離子注入后通過熱處理擴(kuò)散雜質(zhì)，n^-型半導(dǎo)體區(qū)域ex3部分地與虛設(shè)柵極dg重疊。

圖24示出了側(cè)壁間隔物(側(cè)壁、側(cè)壁絕緣膜)sw的形成步驟(步驟s15)。絕緣膜，例如氧化硅膜、氮化硅膜或其層疊膜，沉積在半導(dǎo)體襯底1之上來覆蓋鰭fa和fb的主表面faa和fba，隨后在絕緣膜上進(jìn)行各向異性刻蝕。這樣，在存儲(chǔ)器單元部分a1中，不僅在絕緣膜9和控制柵電極cg的側(cè)壁之上，而且在掩膜13和存儲(chǔ)器柵電極mg的側(cè)壁之上形成側(cè)壁間隔物sw。此處，絕緣膜9的厚度基本等于鰭fa的高度，由此實(shí)現(xiàn)足夠的過刻蝕。由此，例如，用于形成側(cè)壁間隔物sw的氧化硅膜或氮化硅膜從未保留在包圍鰭fa的元件隔離膜stm之上。

在邏輯部分b1中，側(cè)壁間隔物sw形成在絕緣膜9和虛設(shè)柵極dg的側(cè)壁之上。通過上述的各向異性刻蝕，用于形成側(cè)壁間隔物sw的絕緣膜從存儲(chǔ)器單元部分a2和a3以及邏輯部分b2去除，以暴露絕緣膜9或掩膜13。

接著，圖25和圖26示出了外延層ep1、ep2和ep3以及硅化物層sc的形成步驟(步驟s16)。在存儲(chǔ)器單元部分a中，外延層ep1和ep2形成在從元件隔離膜stm、控制柵電極cg、存儲(chǔ)器柵電極mg和側(cè)壁間隔物sw暴露的鰭fa的主表面faa和側(cè)表面fas處。外延層ep3也在同一步驟中形成在從元件隔離膜stl、虛設(shè)柵極dg和側(cè)壁間隔物sw暴露的鰭fb的主表面fba和側(cè)表面fbs處。外延層ep1、ep2和ep3通過在100pa和700℃氣氛下使用hcl和ph3氣體外延生長(zhǎng)sih2cl2(sih4)而形成。即，外延層ep1、ep2和ep3是摻有n型雜質(zhì)的半導(dǎo)體層，其濃度比n^-型半導(dǎo)體區(qū)域ex1、ex2或ex3的濃度更高。如圖26所示的邏輯部分b3所示，嵌入在元件隔離膜stl中的鰭fb的部分的肩部sh從邏輯部分b中的元件隔離膜stl暴露。由此，也可以在鰭fb的肩部sh以外進(jìn)行外延生長(zhǎng)，由此與沒有提供肩部sh的情況相比可以提高外延層ep3的沉積量，因而降低源極區(qū)域ls和漏極區(qū)域ld的寄生電阻。

注意，在形成邏輯部分b中的p型misfet時(shí)，可以在從元件隔離膜stl、虛設(shè)柵極dg和側(cè)壁間隔物sw暴露的鰭fb的主表面fba和側(cè)表面fbs處形成p型sige外延層。p型sige外延層通過在100pa和700℃氣氛下使用geh4、hcl和b2h6氣體外延生長(zhǎng)sih2cl2(sih4)而形成。sige外延層的形成可以減少p型misfet的源極區(qū)域和漏極區(qū)域中的寄生電阻，同時(shí)通過向溝道區(qū)域施加應(yīng)力來提高霍爾遷移率，實(shí)現(xiàn)了p型misfet的高速操作。

此外，如圖25和圖26所示，在外延層ep1、ep2和ep3的表面處形成硅化物層sc。硅化物層sc優(yōu)選地可以是硅化鈷層、硅化鎳層或添加鉑的硅化鎳層。

這樣，存儲(chǔ)器單元mc的源極區(qū)域ms通過n^-型半導(dǎo)體區(qū)域ex1和包含比n^-型半導(dǎo)體區(qū)域ex1更高的濃度的n型雜質(zhì)的外延層ep1來配置，而存儲(chǔ)器單元mc的漏極區(qū)域md通過n^-型半導(dǎo)體區(qū)域ex2和包含比n^-型半導(dǎo)體區(qū)域ex2更高的濃度的n型雜質(zhì)的外延層ep2來配置。此外，邏輯部分b中的晶體管tr的源極區(qū)域ls和漏極區(qū)域ld中的每個(gè)區(qū)域都通過n^-型半導(dǎo)體區(qū)域ex3和包含比n^-型半導(dǎo)體區(qū)域ex3更高的濃度的n型雜質(zhì)的外延層ep3來配置。

圖27示出了層間絕緣膜il1的形成步驟(步驟s17)。層間絕緣膜il1形成(沉積)在半導(dǎo)體襯底1之上。層間絕緣膜il1是由氧化硅膜形成的單個(gè)膜或者是包括氮化硅膜和形成在氮化硅膜上的比氮化硅膜更厚的氧化硅膜的層疊膜。例如可以使用cvd方法來形成層間絕緣膜il1。然后，通過cmp方法等對(duì)層間絕緣膜il1的上表面執(zhí)行拋光(拋光工藝)。如圖27所示，暴露控制柵電極cg、存儲(chǔ)器柵電極mg和虛設(shè)柵電極dg的相應(yīng)上表面。即，在拋光步驟中，形成在控制柵電極cg、存儲(chǔ)器柵電極mg和虛設(shè)柵電極dg之上的絕緣膜9和掩膜13的部分完全被去除。明顯地，定位于絕緣膜9和掩膜13的側(cè)壁之上的側(cè)壁sw也被部分地去除。

圖28示出了柵電極ge的形成步驟(步驟s18)。首先，執(zhí)行圖27所示的暴露的虛設(shè)柵極dg的去除步驟。虛設(shè)柵極dg的去除在層間絕緣膜il1中形成溝槽。溝槽的底部(底表面)通過絕緣膜7的上表面形成，溝槽的側(cè)壁(側(cè)表面)通過側(cè)壁間隔物sw的側(cè)表面形成(在虛設(shè)柵極dg的去除之前與虛設(shè)柵極dg接觸的側(cè)表面)。然后，如圖28所示，執(zhí)行絕緣膜hk、金屬膜me1和金屬膜me2的形成步驟，以在半導(dǎo)體襯底1之上，即在溝槽內(nèi)部的絕緣膜7(底部和側(cè)壁)之上，順序沉積絕緣膜hk、金屬膜me1和金屬膜me2。此外，對(duì)絕緣膜hk、金屬膜me1和金屬膜me2施加cmp工藝步驟。這樣，在溝槽內(nèi)選擇性地形成層疊結(jié)構(gòu)。層疊結(jié)構(gòu)包括由相互層疊的絕緣膜7、絕緣膜hk、金屬膜me1和金屬膜me2制成的柵極絕緣膜gil。此處，絕緣膜hk是具有比氮化硅更高的電介質(zhì)常數(shù)(相對(duì)介電常數(shù))的絕緣材料，即所謂高k膜(高電介質(zhì)常數(shù)膜)。

使用的絕緣膜hk可以是金屬氧化物膜，包括氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜。絕緣膜hk例如可以通過原子層沉積(ald)方法或cvd方法來形成。

例如，金屬膜me1可以是鈦鋁(tial)膜，金屬膜me2可以是鋁(al)膜。鈦(ti)膜、氮化鈦(tin)膜或它們的層疊膜可以插入在金屬膜me1和m2之間，以調(diào)節(jié)晶體管tr的閾值電壓。

絕緣膜hk形成在溝槽的底部(底表面)和側(cè)壁之上，而柵電極ge具有與絕緣膜hk相鄰的底部(底表面)和側(cè)壁(側(cè)表面)。絕緣膜gil和絕緣膜hk插入在半導(dǎo)體襯底1的鰭fb和柵電極ge之間。絕緣膜hk插入在柵電極ge和側(cè)壁間隔物sw之間。在柵電極ge正下方的絕緣膜hk和柵極絕緣膜gil用作晶體管tr的柵極絕緣膜。絕緣膜hk是高電介質(zhì)常數(shù)膜且因此用作高電介質(zhì)常數(shù)柵極絕緣膜。

然后，將參考圖11和圖12來描述層間絕緣膜il2、插塞電極pg和金屬布線mw的形成步驟(步驟s19)。層間絕緣膜il2形成在層間絕緣膜il1之上。使用的層間絕緣膜il2例如可以是基于氧化硅的絕緣膜，主要包括氧化硅。在形成層間絕緣膜il2后，層間絕緣膜il2的上表面通過cmp方法來拋光以提高層間絕緣膜il2的上表面的平坦度。

然后，在層間絕緣膜il1和il2中形成接觸孔(開口、通孔)ct。接觸孔ct暴露存儲(chǔ)器單元mc中源極區(qū)域ms和漏極區(qū)域md中的硅化物層sc的表面，并且暴露晶體管tr中源極區(qū)域ls和漏極區(qū)域ld中的硅化物層sc的表面。

然后，形成例如由鎢(w)形成的導(dǎo)電插塞pg作為每個(gè)接觸孔ct中的用于耦合的導(dǎo)體。插塞電極pg具有層疊結(jié)構(gòu)，該層疊結(jié)構(gòu)包括阻擋導(dǎo)電膜(例如鈦膜、氮化鈦膜或它們的層疊膜)和定位于阻擋導(dǎo)電膜上的主導(dǎo)電膜(鎢膜)。插塞電極pg與存儲(chǔ)器單元mc中的源極區(qū)域ms和漏極區(qū)域md電耦合，且與晶體管tr中的源極區(qū)域ls和漏極區(qū)域ld電耦合。

然后，在層間絕緣膜il2之上形成金屬布線mw。金屬布線mw具有層疊結(jié)構(gòu)，該層疊結(jié)構(gòu)包括阻擋導(dǎo)電膜(例如氮化鈦膜、鉭膜或氮化鉭膜)和形成在阻擋導(dǎo)電膜上的主導(dǎo)電膜(銅膜)。為了簡(jiǎn)化附圖，圖11和圖12示出了其中阻擋導(dǎo)電膜和主導(dǎo)電膜集成在一起來形成金屬布線mw的狀態(tài)。這也適用于插塞電極pg。

外延層ep形成在存儲(chǔ)器單元mc中的源極區(qū)域ms和漏極區(qū)域md中以及晶體管tr中的源極區(qū)域ls和漏極區(qū)域ld中，這可以防止在形成接觸孔ct時(shí)掩膜的未對(duì)準(zhǔn)，同時(shí)減少插塞電極和外延層ep之間的接觸電阻。

<主要特征和效果>

接著，將描述本實(shí)施例的主要特征和效果。

在本實(shí)施例的用于半導(dǎo)體器件的制造方法中，當(dāng)形成具有兩個(gè)或更多種鰭寬度的有源區(qū)時(shí)，具有相等寬度的鰭形成在半導(dǎo)體襯底的相應(yīng)第一區(qū)域和第二區(qū)域中，然后，例如，第二區(qū)域中的由硅形成的鰭被選擇性刻蝕以制造其它尺寸的鰭，該其它尺寸的鰭在第二區(qū)域中具有比第一區(qū)域中的鰭寬度更窄的寬度。這樣，向由硅制成的鰭施加干法刻蝕工藝，使得與通過濕法刻蝕由絕緣膜制成的硬掩膜來處理鰭以執(zhí)行線減薄工藝的情況相比，可以在更高工藝精度下制造鰭。由于可以減少處理中的變化，所以可以提高制造產(chǎn)量。

上述刻蝕工藝的各向同性刻蝕的使用也可以呈現(xiàn)減少形成在第二區(qū)域中的具有更窄寬度的鰭的主表面或側(cè)表面上的任何缺陷的效果。各向異性干法刻蝕的使用將具有造成鰭的側(cè)表面上的刻蝕損傷(例如缺陷)的問題，或者在第一區(qū)域和第二區(qū)域中形成具有相等寬度的鰭時(shí)在鰭的側(cè)表面上粘附刻蝕產(chǎn)物(聚合物)的問題。然而，刻蝕損傷和刻蝕產(chǎn)物可以通過各向同性刻蝕、在沒有損傷的情況下被去除。

鰭具有被元件隔離膜覆蓋的外圍，且鰭從元件隔離膜突出的部分經(jīng)受刻蝕。為了減少鰭寬度，鰭被配置成具有：具有較寬寬度的、其外圍被元件隔離膜覆蓋的第一部分以及具有較窄寬度的、從元件隔離膜暴露的第二部分。從元件隔離膜的上表面暴露的肩部存在于第一部分和第二部分之間的邊界處。當(dāng)在鰭的主表面和側(cè)表面上進(jìn)行外延生長(zhǎng)時(shí)，外延生長(zhǎng)也在肩部處進(jìn)行，使得可以促進(jìn)在鰭周圍形成的外延層的沉積。由此，可以減少在其處形成外延層的misfet中的源極區(qū)域和漏極區(qū)域的寄生電阻。

具有肩部的結(jié)構(gòu)可以減少來自形成在具有較窄寬度的鰭中的misfet的泄漏電流，同時(shí)減少misfet的源極區(qū)域和漏極區(qū)域中的寄生電阻。這是因?yàn)榫哂休^窄寬度的鰭可以完全進(jìn)入耗盡狀態(tài)。

<改型例子>

提出改型例子來實(shí)現(xiàn)第二改進(jìn)，改型例子與上述考慮例子的不同在于硬掩膜形成步驟(步驟s4)。圖29至圖31是在改型例子中用于半導(dǎo)體器件的制造步驟中的主要部分的橫截面視圖。

類似于上述的考慮例子，將依次執(zhí)行從半導(dǎo)體襯底的提供步驟(步驟s1)直到掩膜形成步驟(步驟s3)的工藝。然后，在半導(dǎo)體襯底1的主表面之上沉積由氧化硅膜制成的絕緣膜，以覆蓋掩膜4a和4b中每個(gè)的上表面和側(cè)表面，類似于考慮例子。然后，如圖29所示，向絕緣膜施加各向異性刻蝕以在掩膜4a和4b的側(cè)壁之上形成側(cè)壁絕緣膜29a和29b。每個(gè)側(cè)壁絕緣膜29a形成在存儲(chǔ)器單元部分a中，而每個(gè)側(cè)壁絕緣膜29b形成在邏輯部分b中。側(cè)壁絕緣膜29a和29b二者具有相等寬度。

隨后，如圖30所示，通過使用覆蓋存儲(chǔ)器單元部分a且暴露邏輯部分b的光致抗蝕劑膜(掩膜)pr4來去除邏輯部分b中的側(cè)壁絕緣膜29b。

然后，如圖31所示，在半導(dǎo)體襯底1的主表面之上沉積由氧化硅膜制成的絕緣膜，以覆蓋掩膜4a和4b以及側(cè)壁絕緣膜29a。使絕緣膜經(jīng)受各向異性刻蝕，以由此經(jīng)由側(cè)壁絕緣膜29a在掩膜4a的側(cè)壁之上形成側(cè)壁絕緣膜31a以及在掩膜4b的側(cè)壁之上形成側(cè)壁絕緣膜31b。即，形成在掩膜4a的側(cè)壁之上的側(cè)壁絕緣膜29a和31a對(duì)應(yīng)于考慮例子中的硬掩膜5a。形成在掩膜4b的側(cè)壁上的側(cè)壁絕緣膜31b對(duì)應(yīng)于在考慮例子中經(jīng)受線減薄的硬掩膜5b’。在形成側(cè)壁絕緣膜29a、31a和31b之后，進(jìn)行考慮例子中的步驟s5和s6以及將在本實(shí)施例中步驟s8之后執(zhí)行的進(jìn)一步步驟，由此完成改型例子中的半導(dǎo)體器件。

這樣，在存儲(chǔ)器單元部分a中的硬掩膜5a由側(cè)壁絕緣膜29a和31a的層疊結(jié)構(gòu)制成，由此用于形成側(cè)壁絕緣膜29a的絕緣膜的厚度可以比考慮例子中絕緣膜5的厚度小。由此，在邏輯部分b中形成的misfet可以被微型化，而無需填充邏輯部分b中相鄰掩膜4b之間的間隔。

雖然已經(jīng)基于實(shí)施例具體描述了發(fā)明人做出的發(fā)明，但顯然的是本發(fā)明不限于實(shí)施例，并且可以在不離開本發(fā)明范圍的情況下對(duì)實(shí)施例進(jìn)行各種改型和變化。