一種改善pmos器件性能的離子注入方法
【專利摘要】本發(fā)明涉及集成電路加工工藝，尤其涉及一種改善PMOS器件性能的離子注入方法，通過在側(cè)墻層刻蝕前，在將形成PMOS的第一晶體管區(qū)域增加一步紫外線處理工藝，使將形成PMOS的第一晶體管區(qū)域比將形成NMOS的第二晶體管區(qū)域有更低的刻蝕速率，進而在側(cè)墻層刻蝕后，使將形成PMOS的第一晶體管區(qū)域的側(cè)墻層比將形成NMOS的第二晶體管的側(cè)墻層有更高的厚度。
【專利說明】 一種改善PMOS器件性能的離子注入方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路加工工藝，尤其涉及一種改善PMOS器件性能的離子注入方法。

【背景技術(shù)】
[0002]隨著半導(dǎo)體器件尺寸進入深亞微米溝長范圍，器件內(nèi)部的電場強度也隨之增強，特別是在漏結(jié)附近存在一強電場，載流子在這一強電場中獲得較高的能量，成為熱載流子。熱載流子對器件性能產(chǎn)生一定的影響，一方面，熱載流子越過S1-S12勢皇，注入到氧化層中，不斷積累，改變閾值電壓從而影響器件壽命；另一方面，在漏附近的耗盡區(qū)中與晶格碰撞產(chǎn)生電子空穴對，對于NMOS管，碰撞產(chǎn)生的電子形成附加的漏電流，空穴則被襯底收集，形成襯底電流，使總電流成為飽和漏電流與襯底電流之和。襯底電流越大，說明溝道中發(fā)生的碰撞次數(shù)越多，相應(yīng)的熱載流子效應(yīng)越嚴重。熱載流子效應(yīng)是限制器件最高工作電壓的基本因素之一。
[0003]為了減弱漏區(qū)電場、以改進熱載流子注入效應(yīng)，現(xiàn)有技術(shù)中采用在MOSFET設(shè)置LDD (Lightly Doped Drain，輕摻雜漏區(qū)，簡稱LDD)結(jié)構(gòu)，即是在溝道中靠近漏極的附近設(shè)置一個低摻雜的漏區(qū)，讓該低摻雜的漏區(qū)也承受部分電壓，這種結(jié)構(gòu)可防止熱載流子注入效應(yīng)。而在實際的制作過程中，源漏端都會采用側(cè)墻層工藝來形成LDD，但是傳統(tǒng)工藝PMOS和NMOS的側(cè)墻層的寬度相同。
[0004]隨著超大規(guī)模集成電路的特征尺寸按照摩爾定律的發(fā)展，現(xiàn)在已經(jīng)發(fā)展到20納米及以下的特征尺寸，以便在更小面積上增加半導(dǎo)體器件的容量并降低成本，形成具有更好性能、更低功耗的半導(dǎo)體器件。眾所周知，NMOS和PMOS在源漏區(qū)離子注入(implant)前擁有相同的側(cè)墻層(spacer)尺寸，但是對于PM0S，因為硼原子質(zhì)量小，擴散很快，器件的性能容易受到側(cè)墻層尺寸的影響；對于NM0S，由于磷原子的原子質(zhì)量較大，不容易受到側(cè)墻層尺寸的影響。所以如何能使PMOS在源漏區(qū)離子注入前擁有較大的側(cè)墻層尺寸，而又不影響到NMOS和后續(xù)的工藝成為本領(lǐng)域技術(shù)人員面臨的一大難題。


【發(fā)明內(nèi)容】

[0005]針對上述問題，本發(fā)明提出一種改善PMOS器件性能的離子注入方法，通過在側(cè)墻層刻蝕前，在將形成PMOS的第一晶體管區(qū)域增加一步紫外線處理工藝，使將形成PMOS的第一晶體管區(qū)域比將形成NMOS的第二晶體管區(qū)域有更低的刻蝕速率，進而在側(cè)墻層刻蝕后將形成PMOS的第一晶體管側(cè)墻層比形成將形成NMOS的第二晶體管側(cè)墻層有更高的厚度。
[0006]一種改善PMOS器件性能的離子注入方法，其中，所述方法包括:
[0007]提供一硅基板，所述硅基板包含第一晶體管區(qū)域和第二晶體管區(qū)域，所述第一晶體管區(qū)域形成有第一柵極，所述第二晶體管區(qū)域形成有第二柵極；
[0008]沉積一側(cè)墻層覆蓋所述第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極頂部和側(cè)壁和第二柵極頂部和側(cè)壁；
[0009]沉積一保護層覆蓋所述側(cè)墻層，旋涂第一光刻膠層覆蓋所述保護層；
[0010]第一刻蝕，去除位于第一晶體管區(qū)域上表面的第一光刻膠層和保護膜以及第二晶體管區(qū)域上表面的第一光刻膠層；
[0011]對第一晶體管區(qū)域進行紫外線處理工藝；
[0012]去除第二晶體管區(qū)域上的保護膜；
[0013]第二刻蝕，去除第一柵極頂部的側(cè)墻層和第二柵極區(qū)頂部的側(cè)墻層以及第一晶體管區(qū)域上表面的側(cè)墻層；
[0014]對第一晶體管區(qū)域進行第一離子注入工藝，形成第一晶體管；
[0015]對第二晶體管區(qū)域進行第二離子注入工藝，形成第二晶體管；
[0016]刻蝕去除第一柵極側(cè)壁的側(cè)墻層和第二柵極側(cè)壁的側(cè)墻層。
[0017]上述方法，其中，進行所述第一離子注入工藝前進行的步驟還包括:
[0018]于硅基板上旋涂第二光刻膠層，覆蓋于第一晶體管區(qū)域的上表面、第二晶體管區(qū)域的上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁；
[0019]第三刻蝕工藝，去除第一晶體管區(qū)域上表面的第二光刻膠層。
[0020]上述方法，其中，所述第二離子注入工藝前進行的步驟還包括:
[0021]旋涂第三光刻膠層，覆蓋第一晶體管上表面、第二晶體管區(qū)域上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁；
[0022]第四刻蝕工藝，去除覆蓋于第二晶體管頂部的第三光刻膠層。
[0023]上述方法，其中，所述側(cè)墻層材質(zhì)為氮化硅，采用等離子化學(xué)氣相沉積的方法形成所述側(cè)墻層。
[0024]上述方法，其中，所述紫外線處理工藝采用的是紫外燈照射，所述紫外燈發(fā)射的波長為100-400納米，照射時間為100s-1000s。
[0025]上述方法，其中，采用所述紫外燈照射時放置硅基板的溫度為300-480度。
[0026]上述方法，其中，所述第二刻蝕為干法刻蝕。
[0027]上述方法，其中，經(jīng)過所述干法刻蝕第一晶體管區(qū)域的側(cè)墻層厚度與第二晶體管區(qū)域的側(cè)墻層厚度比在1.5-2.5之間。
[0028]上述方法，其中，所述第一晶體管為PMOS管，所述第二晶體管為NMOS管。
[0029]上述方法，其中，所述第一離子注入工藝注入的是B離子，所述第二離子注入工藝注入的是P離子。
[0030]上述方法，其中，所述形成第一晶體管后進行的步驟包括:
[0031]剝離殘留的第三光刻膠層。
[0032]上述方法，其中，所述形成第二晶體管后進行的步驟包括:
[0033]剝離殘留的第四光刻膠層。
[0034]上述方法，其中，刻蝕去除第一柵極側(cè)壁側(cè)墻層和第二柵極側(cè)壁側(cè)墻層的步驟還包括:
[0035]旋涂一第五光刻膠層覆蓋于第一晶體管上表面、第二晶體管上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁。
[0036]上述方法，其中，刻蝕去除第一柵極的側(cè)壁側(cè)墻層和第二柵極的側(cè)壁側(cè)墻層的后進行的步驟還包括:
[0037]剝離殘留的第五光刻膠層。
[0038]上述發(fā)明具有如下優(yōu)點或者有益效果:
[0039]本發(fā)明公開了一種改善PMOS器件性能的離子注入方法，通過在將形成PMOS的第一晶體管增加一紫外線處理工藝，使第一晶體管區(qū)域側(cè)墻層有更低的刻蝕速率，從而側(cè)墻層刻蝕后形成第一晶體管區(qū)域側(cè)墻層的厚度比第二晶體管區(qū)域側(cè)墻層厚度高，離子注入過程中第一晶體管區(qū)域較厚的側(cè)墻層能夠抑制注入離子的擴散，同時不影響第二晶體管離子注入，這種方法有效改善了 PMOS器件的性能。

【專利附圖】

【附圖說明】
[0040]圖1是改善PMOS器件性能的離子注入方法流程圖；
[0041]圖2是硅基板結(jié)構(gòu)示意圖；
[0042]圖3是在娃基板上沉積一側(cè)墻層后結(jié)構(gòu)不意圖；
[0043]圖4是在硅基板上添加一保護層后結(jié)構(gòu)示意圖；
[0044]圖5是紫外線處理第一晶體管區(qū)域側(cè)墻層結(jié)構(gòu)示意圖；
[0045]圖6是側(cè)墻層刻蝕后結(jié)構(gòu)示意圖；
[0046]圖1是形成PMOS、NMOS后結(jié)構(gòu)示意圖。
[0047]實施方式
[0048]下面結(jié)合附圖和具體的實施例對本發(fā)明作進一步的說明，但是不作為本發(fā)明的限定。
[0049]針對上述存在的問題，本發(fā)明披露了一種改善PMOS器件性能的離子注入方法，通過在將形成PMOS的第一晶體管區(qū)域增加一紫外線照射工藝，降低第一晶體管區(qū)域側(cè)墻層的刻蝕速率，從而側(cè)墻層刻蝕后形成第一柵極側(cè)壁側(cè)墻層比第二柵極側(cè)壁側(cè)墻層有較高的厚度，有效阻止了 P離子注入過程中P離子的擴散，改善了 PMOS的性能。參照圖1所示改善PMOS器件性能的離子注入方法的流程圖，下面結(jié)合具體附圖對本發(fā)明作進一步的說明。
[0050]參照圖2所示結(jié)構(gòu)，提供一包含有第一晶體管區(qū)域I和第二晶體管區(qū)域2組成的娃基板，其中第一晶體管區(qū)域I上形成有第一柵極11，第二晶體管2上形成有第二柵極21，其中第一晶體管區(qū)域與第二晶體管區(qū)域由隔離結(jié)構(gòu)隔開。
[0051]參照圖3所示結(jié)構(gòu)，沉積一側(cè)墻層3覆蓋于第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極頂部和側(cè)壁以及第二柵極頂部和側(cè)壁，其中，側(cè)墻層的材質(zhì)為氮化硅，采用化學(xué)氣相沉積的方法沉積側(cè)墻層3。
[0052]參照圖4所示結(jié)構(gòu)，覆蓋一保護層4覆蓋于側(cè)墻層3的上表面，保護層在后續(xù)紫外線處理第一晶體管區(qū)域側(cè)墻層時對第二晶體管區(qū)域的側(cè)墻層起到保護的作用，以防止第二晶體管區(qū)域側(cè)墻層受到紫外線的照射而造成性質(zhì)發(fā)生變化。
[0053]旋涂一第一光刻膠層覆蓋保護層4的上表面，以圖案化的光刻膠為掩膜，刻蝕去除第一晶體管區(qū)域的保護層，刻蝕結(jié)束后剝離殘留于保護層4上表面和第一晶體管區(qū)域的第一光刻膠層。
[0054]參照圖5所示結(jié)構(gòu)，對第一晶體管區(qū)域側(cè)墻層進行紫外線處理工藝，其中，紫外線處理采用的是紫外燈照射的方法，采用紫外燈的波長在100納米-400納米之間，照射時間在lOOs-lOOOs，紫外等照射時將硅基板置放在300度-480度的溫度范圍，側(cè)墻層在紫外線處理前有較高的SiH/N-H比，刻蝕速率較高，而紫外線處理降低了 SiH/N-H比，從而降低了刻蝕速率，紫外線處理的時間越長，得到的側(cè)墻層的SiH/N-H比和刻蝕速率越低，紫外線處理前后的刻蝕比在1.5-2.5之間。
[0055]去除第二晶體管區(qū)域保護層，旋涂一第二光刻膠層覆蓋于側(cè)墻層3的表面，其中包括上表面和第一柵極的側(cè)壁以及第二柵極的側(cè)壁。進行第二刻蝕工藝只保留第一柵極I側(cè)壁和第二柵極2側(cè)壁的側(cè)墻層，由于第一柵極側(cè)壁的側(cè)墻層經(jīng)過紫外線處理，有相對紫外線處理前有較低的刻蝕速率，所示第二刻蝕工藝結(jié)束后第一柵極側(cè)壁的側(cè)墻層部分與第二柵極側(cè)部的側(cè)墻層厚度不同，第一柵極側(cè)壁側(cè)墻層厚度是第二柵極側(cè)壁側(cè)墻層厚度的1.5-2.5倍；其中，第二刻蝕為干法刻蝕，形成如圖6所示結(jié)構(gòu)示意圖。
[0056]旋涂一第三光刻膠層覆蓋于第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁，以圖案化的光刻膠為掩膜，去除第一晶體管區(qū)域上表面光刻膠和第一柵極頂部和側(cè)壁的第三光刻膠層；于第一柵極左右兩側(cè)的第一晶體管區(qū)域進行第一離子注入工藝，其中注入的是P(磷)離子，形成第一晶體管，即PMOS管。第一離子注入工藝操作完成后，剝離剩余的第三光刻膠層，由于第一柵極側(cè)墻層有較高的厚度，有效阻止了 P離子的擴散。
[0057]旋涂一第四光刻膠層覆蓋于第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁，以圖案化的光刻膠為掩膜，去除第二晶體管區(qū)域上表面和第二柵極頂部和側(cè)壁的第四光刻膠層；于第二柵極左右兩側(cè)的第二晶體管區(qū)域進行第二離子注入工藝，其中注入的是B (硼)離子，形成第二晶體管，即NMOS管。第二離子注入工藝操作完成后，剝離剩余的第四光刻膠層。
[0058]旋涂一第五光刻膠層覆蓋第一晶體管上表面、第二晶體管上表面、第一柵極頂部和側(cè)壁以及第二柵極頂部和側(cè)壁，一圖案化的光刻膠為掩膜，刻蝕去吃第一柵極側(cè)壁的側(cè)墻層以及第二柵極側(cè)壁的側(cè)墻層，刻蝕結(jié)束后，剝離殘留的第五光刻膠層，形成如圖7所示的結(jié)構(gòu)示意圖。
[0059]綜上所述，本發(fā)明公開了一種改善PMOS器件性能的離子注入方法，利用紫外線處理工藝處理第一晶體管區(qū)域側(cè)墻層，使第一柵極側(cè)壁側(cè)墻層比第二柵極側(cè)壁側(cè)墻層有較低的刻蝕速率，從而側(cè)墻層刻蝕后第一柵極側(cè)壁側(cè)墻層有較高的厚度，有效組織了第一離子注入工藝中P離子的擴散，且不影響第二離子注入過程，有效改善了 PMOS管的性能。
[0060]本領(lǐng)域技術(shù)人員應(yīng)該理解，本領(lǐng)域技術(shù)人員在結(jié)合現(xiàn)有技術(shù)以及上述實施例可以實現(xiàn)所述變化例，在此不做贅述。這樣的變化例并不影響本發(fā)明的實質(zhì)內(nèi)容，在此不予贅述。
[0061]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍。
【權(quán)利要求】
1.一種改善PMOS器件性能的離子注入方法，其特征在于，所述方法包括: 提供一硅基板，所述硅基板包含第一晶體管區(qū)域和第二晶體管區(qū)域，所述第一晶體管區(qū)域形成有第一柵極，所述第二晶體管區(qū)域形成有第二柵極； 沉積一側(cè)墻層覆蓋所述第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極頂部和側(cè)壁和第二柵極頂部和側(cè)壁； 沉積一保護層覆蓋所述側(cè)墻層，旋涂第一光刻膠層覆蓋所述保護層； 進行第一刻蝕，去除位于第一晶體管區(qū)域上表面的第一光刻膠層和保護層以及第二晶體管區(qū)域上表面的第一光刻膠層； 對第一晶體管區(qū)域進行紫外線處理； 去除第二晶體管區(qū)域上的保護層； 進行第二刻蝕，去除第一柵極頂部的側(cè)墻層和第二柵極頂部的側(cè)墻層以及第一晶體管區(qū)域上表面的側(cè)墻層； 對第一晶體管區(qū)域進行第一離子注入工藝，形成第一晶體管； 對第二晶體管區(qū)域進行第二離子注入工藝，形成第二晶體管； 刻蝕去除第一柵極側(cè)壁的側(cè)墻層和第二柵極側(cè)壁的側(cè)墻層。
2.如權(quán)利要求1所述方法，其特征在于，所述第一離子注入工藝前進行的步驟還包括: 于硅基板上旋涂第二光刻膠層，覆蓋于第一晶體管區(qū)域的上表面、第二晶體管區(qū)域的上表面、第一柵極的頂部和側(cè)壁以及第二柵極的頂部和側(cè)壁； 進行第三刻蝕工藝，去除第一晶體管區(qū)域上表面的第二光刻膠層。
3.如權(quán)利要求1所述方法，其特征在于，所述第二離子注入工藝前進行的步驟還包括: 旋涂第三光刻膠層，覆蓋第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極頂部和側(cè)壁以及第二柵極頂部和側(cè)壁； 進行第四刻蝕工藝，去除覆蓋于第二晶體管區(qū)域頂部的第三光刻膠層。
4.如權(quán)利要求1所述方法，其特征在于，所述側(cè)墻層材質(zhì)為氮化硅，采用等離子化學(xué)氣相沉積的方法形成所述側(cè)墻層。
5.如權(quán)利要求1所述方法，其特征在于，所述紫外線處理采用的是紫外燈照射，所述紫外燈其發(fā)射紫外線的波長為100-400納米，照射時間為lOOs-lOOOs。
6.如權(quán)利要求5所述方法，其特征在于，采用所述紫外燈照射時放置硅基板的溫度為300-480 度。
7.如權(quán)利要求1所述方法，其特征在于，所述第二刻蝕為干法刻蝕。
8.如權(quán)利要求7所述方法，其特征在于，經(jīng)過所述干法刻蝕第一晶體管區(qū)域側(cè)墻層厚度與第二晶體管區(qū)域側(cè)墻層厚度比為1.5-2.5。
9.如權(quán)利要求1所述方法，其特征在于，所述第一晶體管為PMOS管，所述第二晶體管為NMOS 管。
10.如權(quán)利要求1所述方法，其特征在于，所述第一離子注入工藝注入的是B離子，所述第二離子注入工藝注入的是P離子。
11.如權(quán)利要求1所述方法，其特征在于，形成所述第一晶體管后進行的步驟包括: 剝離殘留的第一光刻膠層。
12.如權(quán)利要求1所述方法，其特征在于，形成所述第二晶體管后進行的步驟包括: 剝離殘留的第二光刻膠層。
13.如權(quán)利要求1所述方法，其特征在于，刻蝕去除第一柵極側(cè)壁的側(cè)墻層和第二柵極側(cè)壁的側(cè)墻層的步驟還包括: 旋涂一第五光刻膠層覆蓋于第一晶體管區(qū)域上表面、第二晶體管區(qū)域上表面、第一柵極頂部和側(cè)壁以及第二柵極頂部和側(cè)壁。
14.如權(quán)利要求13所述方法，其特征在于，刻蝕去除第一柵極側(cè)壁的側(cè)墻層和第二柵極側(cè)壁的側(cè)墻層之后進行的步驟還包括: 剝離殘留的第五光刻膠層。
【文檔編號】H01L21/266GK104465344SQ201410714884
【公開日】2015年3月25日 申請日期:2014年11月28日 優(yōu)先權(quán)日:2014年11月28日
【發(fā)明者】桑寧波, 李潤領(lǐng), 關(guān)天鵬 申請人:上海華力微電子有限公司