Qfn封裝高頻集成電路的端子和內(nèi)芯片配置結構的制作方法
【專利摘要】本發(fā)明公開了一種QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，其將高頻集成電路的兩個高頻輸入端子配置在內(nèi)芯片放置盤的同一邊上，內(nèi)芯片設置在安裝區(qū)域中最靠近此兩個高頻輸入端的位置上。與現(xiàn)有技術相比，本發(fā)明中，高頻輸入端的鍵合引線縮短，因為高頻信號的趨膚效應而造成的傳輸損失減少，并減少了因為阻抗不匹配而造成的回波損耗，集成電路的噪聲系數(shù)得到改善，從而使得接收機的接收靈敏度得到提高。
【專利說明】QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構

【技術領域】
[0001]本發(fā)明涉及一種QFN封裝的高頻集成電路的高頻端子和內(nèi)芯片的配置，特別是涉及一種雙路高頻輸入雙路中頻輸出的下變頻集成電路的QFN封裝時的高頻端子和內(nèi)芯片配置。

【背景技術】
[0002]QFN(Quad Flat No-Lead Package)方形扁平無引腳封裝由于可以把內(nèi)芯片上各個功能電路的接地鍵合點PAD的引線打在一個共同的接地端上，特別適用于高頻集成電路的封裝。圖5為24管腳QFN封裝的引線框架的平面示意圖。Pl到P24為24個管腳；內(nèi)芯片放置盤10既可以作為QFN封裝的公共接地端，也可以作為集成電路的散熱端，又是內(nèi)芯片的承載盤；內(nèi)芯片放置盤10上的安裝區(qū)域11是可放置內(nèi)芯片的最大范圍。這種QFN封裝的框架需要用模具壓制或刻蝕而成，所以一般具有既定的尺寸。
[0003]通常情況下，內(nèi)芯片20被貼到安裝區(qū)域11的中心部，然后通過打線機把內(nèi)芯片20上的鍵合點和封裝器的引出端連接，把內(nèi)芯片20上的接地PAD打線到公共接地端上。這種情況如圖6所示。
[0004]但是，高頻集成電路的內(nèi)芯片多使用先進的制造工藝，其成本與內(nèi)芯片的面積成正比。所以，為了降低成本，內(nèi)芯片的面積需要做到盡量的小。即使小的芯片，需要的管腳數(shù)則由內(nèi)部電路的功能和集成電路的特征所決定。所以，當較小的內(nèi)芯片要封裝成比如說24管腳的QFN時，就會造成引線長度的增加。
[0005]而引線長度的增加對于高頻信號的傳輸非常不利。因為從鍵合點到集成電路引出端之間的連接線是金屬細線，而且被封裝在介電常數(shù)較高的樹脂內(nèi)，這個引線實質上就是一個電感。經(jīng)驗的結果表明，直徑為20微米的引線，其電感量大概是InH/mm。也就是說，引線越長，其電感量就越大。這樣的電感量對于低頻集成電路來說不會造成大的影響，而對于高頻集成電路來說則影響巨大。高頻集成電路的高頻輸入或輸出端的阻抗一般設計在50歐姆或75歐姆上，其感抗或容抗成分要求盡量的小以減少損失。那么，假如說輸入端上的引線長度是2mm，其電感量L為大概2nH，那么對于頻率f為1GHz的高頻信號，其感抗為2JifL，約為125歐姆。這樣，高頻信號傳輸線就很難得到阻抗的匹配，從而導致傳輸?shù)男盘柣夭〒p耗。不僅如此，高頻信號在金屬線上傳輸時，由于趨膚效應，信號只能在金屬線的表面上傳輸，所以引線越長，傳輸途徑的電阻越大，也造成了高頻信號的損失。特別是集成電路的輸入端為高頻信號時，這些信號的損失量就是集成電路的噪聲系數(shù)的增加量，所以，當這種集成電路用于無線信號接收時，接收靈敏度會受到很大影響。
[0006]例如，用于衛(wèi)星通訊接收的Ku波段的雙路高頻輸入雙路中頻輸出的下變頻器集成電路包括了雙路高頻放大器、混頻器、中頻放大器、本地振蕩器、鎖相環(huán)等功能電路，采用24端子的QFN封裝最為合適。輸入端Ku波段的信號頻率是10.7GHz到12.75GHz，中頻輸出信號為L波段信號，其頻率為950MHz到2.15GHz。由于其內(nèi)芯片小，而既有的QFN框架有太大的內(nèi)芯片容納范圍，所以鍵合引線長度增加，既造成因趨膚效應使得傳輸損耗的增加，又造成因引線的電感量增加、阻抗匹配難以實現(xiàn)、回波損耗的增加，二者都會引起噪聲系數(shù)的增加從而造成接收靈敏度的劣化。


【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供一種可有效減少輸入端信號損失的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構。
[0008]為了實現(xiàn)上述目的，本發(fā)明采用如下技術方案:
QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，包括內(nèi)芯片放置盤、端子和內(nèi)芯片，內(nèi)芯片放置盤設置有安裝區(qū)域，此安裝區(qū)域為內(nèi)芯片放置盤可放置內(nèi)芯片的最大范圍；高頻集成電路的兩個高頻輸入端子配置在內(nèi)芯片放置盤的同一邊上，內(nèi)芯片設置在安裝區(qū)域中最靠近此兩個高頻輸入端的位置上。
[0009]兩個高頻輸入端子于內(nèi)芯片放置盤的同一邊上相隔兩個或兩個以上端子。
[0010]兩個高頻輸入端子于內(nèi)芯片放置盤的同一邊上呈對稱設置。
[0011]高頻集成電路的兩個中頻輸出端子分別配置在內(nèi)芯片放置盤上與高頻輸入端所在邊相鄰的一對對邊上。
[0012]兩個中頻輸出端子于內(nèi)芯片放置盤的此一對對邊上呈對稱設置。
[0013]采用上述方案后，本發(fā)明通過適當配置高頻輸入端的位置，并把內(nèi)芯片配置在最靠近高頻輸入端的位置；進一步地，還將高頻集成電路的兩個中頻輸出端子分別配置在內(nèi)芯片放置盤上與高頻輸入端所在邊相鄰的一對對邊上。
[0014]與現(xiàn)有技術相比，本發(fā)明的有益效果是:
一、高頻輸入端的鍵合引線縮短，因為高頻信號的趨膚效應而造成的傳輸損失減少。
[0015]二、高頻輸入端的鍵合引線的電感量減少了，集成電路的高頻輸入端阻抗匹配狀態(tài)改善，減少了因為阻抗不匹配而造成的回波損耗。
[0016]三、因為輸入端損耗的減少，集成電路的噪聲系數(shù)得到改善。從而使得接收機的接收靈敏度得到提高。
[0017]四、可以實現(xiàn)兩路信號間的隔離度要求。

【專利附圖】

【附圖說明】
[0018]圖1為本發(fā)明中端子和內(nèi)芯片配直不意圖；
圖2為1.65mmX 1.65mm大小的內(nèi)芯片設置在QFN中心和靠近高頻輸入端的兩種情況下回波損失的仿真結果示意圖；
圖3為1.65mmX 1.65mm大小的內(nèi)芯片設置在QFN中心和靠近高頻輸入端的兩種情況下噪聲系數(shù)的仿真結果示意圖；
圖4為24端子0.5mm端距的QFN的兩個端子間的隔離度與間距的關系示意圖；
圖5為常規(guī)的24管腳QFN的框架示意圖；
圖6為現(xiàn)有技術中24管腳QFN封裝的鍵合引線和芯片配置示意圖。

【具體實施方式】
[0019]本發(fā)明的QFN封裝高頻集成電路以雙路高頻輸入雙路中頻輸出的Ku波段下變頻器集成電路為例，其除了集成了雙路高頻放大器、降頻器、中頻放大器以外，還集成了雙路本地振蕩器、鎖相環(huán)、晶體振蕩器等功能電路，所以需要多管腳的QFN封裝，本實施方式以24管腳QFN封裝為例進行說明。這個集成電路中與接收信號有關的輸入和輸出端子有4個:兩個是Ku波段的高頻信號輸入端、另兩個是L波段的中頻信號輸出端。因為雙路的性能要求是一樣的，這些高頻端子一般是對稱配置的。集成電路內(nèi)芯片的面積大概在2平方mm到4平方mm左右，也就是說，內(nèi)芯片的邊長大概在1.5mm到2.5mm左右。而既有的管腳間距為0.5mm的24腳QFN封裝的最大可容內(nèi)芯片大小一般在2.2mmX 2.2mm左右。如果內(nèi)芯片的高頻輸入端所在的邊的邊長為2.2mm以下，那么把內(nèi)芯片設置在QFN的中心位置的話，從PAD到集成電路端口的鍵合引線的最短距離也會超過1.1mm。考慮到鍵合引線的立體結構，鍵合引線的長度會超過1.5_，所以鍵合引線的電感量大概在1.5nH左右。所以，對于12GHz的信號來說，這個1.5nH的電感太大了，會導致很大的信號損失。而且因為難以做到阻抗匹配導致回波損失也增加。一般高頻集成電路的回波損失要求小于-10dB。圖2和圖3所示的分別是1.6 5 mm X 1.6 5 mm大小的內(nèi)芯片的回波損失和噪聲系數(shù)同鍵合引線的關系的仿真結果。圖2和圖3中，上面的曲線是內(nèi)芯片設置在QFN中心的仿真結果曲線，下面的曲線是內(nèi)芯片設置在靠近高頻輸入端一邊的仿真結果曲線。從圖2-3中可以看出，在12GHz的頻率下，與內(nèi)芯片設置在QFN中心的情況相比，內(nèi)芯片設置在靠近RF輸入端的一邊的情況，回波損失改善了約3dB，噪聲系數(shù)改善了約0.5dB。
[0020]還有，由于系統(tǒng)應用上的需要，雙路高頻輸入雙路中頻輸出的Ku波段下變頻集成電路的雙路信號間的隔離度要求大于25dB。但是，鍵合引線越長，因為高頻輸入端以及其鍵合引線間的信號耦合，造成其隔離度的劣化越嚴重。三維電磁波仿真的結果表明，即使鍵合引線短到1mm，在Ku波段，QFN相鄰的端子間的隔離度只能達到15dB到18dB，相間隔一個端子的兩端子間的隔離度大概在22dB到25dB左右，相隔兩個端子的兩端子間的隔離度才能大于25dB，大概在28dB左右。這個結果如圖4所示。圖4中，上面的曲線是兩個高頻輸入端子同邊相鄰時的隔離度與間距的關系圖，中間的曲線是兩個高頻輸入端子同邊間隔著一個端子時的隔離度與間距的關系圖，下面的曲線是兩個高頻輸入端子同邊間隔著兩個端子時的隔離度與間距的關系圖。
[0021]所以，本發(fā)明的最佳實施方式是:QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，如圖1所示，包括內(nèi)芯片放置盤10、端子和內(nèi)芯片20，內(nèi)芯片放置盤10中部設置有安裝區(qū)域11，此安裝區(qū)域11為內(nèi)芯片放置盤10可放置內(nèi)芯片20的最大范圍；高頻集成電路的兩個高頻輸入端子配置在內(nèi)芯片放置盤10的同一邊上且相隔兩個端子的P2腳和P5腳，其中，P2腳對應的是第一路高頻信號輸入端30，P5腳對應的是第二路高頻信號輸入端31。內(nèi)芯片20設置在安裝區(qū)域11中最靠近P2腳和P5腳的一邊的位置上。兩個中頻輸出端分別配置在內(nèi)芯片放置盤10上與高頻輸入端所在邊相鄰的一對對邊上的P22腳和P9腳，其中，P22腳對應的是第一路中頻信號輸出端40，P9腳對應的是第二路中頻信號輸出端41。這樣，既可以讓雙路信號間的隔離度達到25dB以上，回波損失也可以做到-1OdB以下，噪聲系數(shù)又得到了改善。
[0022]綜上所述，本發(fā)明的關鍵改進點在于:把兩個高頻輸入端子設置在內(nèi)芯片放置盤上相隔兩個端子或相隔兩個端子以上的同一邊的位置上，并把內(nèi)芯片設置在安裝區(qū)域中最靠近高頻輸入端的一邊。
[0023]把中頻信號設置在與高頻輸入端所在邊相鄰的一對對邊，一是為了減少高頻輸入端和中頻輸出端之間的隔離度；二是讓中頻信號因為鍵合引線的損失盡量地小。但是，因為中頻信號的損失基本上不會造成噪聲系數(shù)的增加，所以對其配置不做嚴格的限制。
[0024]所以，根據(jù)本發(fā)明的宗旨，即使使用的QFN封裝不是24端子，或者使用的封裝是與QFN類似的扁平無引腳長方形封裝，只要符合本發(fā)明的關鍵改進點，都在本發(fā)明的權利范圍內(nèi)。
【權利要求】
1.QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，包括內(nèi)芯片放置盤、端子和內(nèi)芯片，內(nèi)芯片放置盤設置有安裝區(qū)域，此安裝區(qū)域為內(nèi)芯片放置盤可放置內(nèi)芯片的最大范圍；其特征在于:高頻集成電路的兩個高頻輸入端子配置在內(nèi)芯片放置盤的同一邊上，內(nèi)芯片設置在安裝區(qū)域中最靠近此兩個高頻輸入端的位置上。
2.根據(jù)權利要求1所述的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，其特征在于:兩個高頻輸入端子于內(nèi)芯片放置盤的同一邊上相隔兩個或兩個以上端子。
3.根據(jù)權利要求2所述的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，其特征在于:兩個高頻輸入端子于內(nèi)芯片放置盤的同一邊上呈對稱設置。
4.根據(jù)權利要求1所述的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，其特征在于:高頻集成電路的兩個中頻輸出端子分別配置在內(nèi)芯片放置盤上與高頻輸入端所在邊相鄰的一對對邊上。
5.根據(jù)權利要求4所述的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結構，其特征在于:兩個中頻輸出端子于內(nèi)芯片放置盤的此一對對邊上呈對稱設置。
【文檔編號】H01L23/48GK104392974SQ201410689666
【公開日】2015年3月4日 申請日期:2014年11月26日 優(yōu)先權日:2014年11月26日
【發(fā)明者】王加賦, 王建欽 申請人:廈門科塔電子有限公司