芯片封裝結構及其制備方法
【專利摘要】本發(fā)明提供一種芯片封裝結構及其制備方法，該芯片封裝結構包含一半導體裝置，該半導體裝置包含復數(shù)個導體。各導體經(jīng)由一上垂直連接件連接一芯片選擇接點。上垂直連接件穿過在基材上的絕緣層或連接穿過基材和絕緣層的直的垂直連接件。半導體裝置包含復數(shù)個下垂直連接件，下垂直連接件穿過基材并對應地電性連接芯片選擇接點及芯片選擇電極。芯片選擇電極電性連接半導體裝置的晶粒電路，而芯片選擇接點電性絕緣于晶粒電路。下垂直連接件與直的垂直連接件呈二維排列。由于垂直連接件呈二維排列，故可使用較少的面積。
【專利說明】芯片封裝結構及其制備方法

【技術領域】
[0001]本發(fā)明涉及一種芯片封裝結構及其制備方法。

【背景技術】
[0002]三維集成電路是堆疊晶粒并將其互連而制成，借此使它們可運作如單一裝置一般。堆疊的晶?？墒褂弥蓖ㄍ尥ǖ?through silicon via ；TSV)技術相連,如此三維集成電路可具有小的底面積。
[0003]通常TSVs是非常大；它們有基極和記憶元(memory cells)的數(shù)倍大。再者，當TSVs制作時，TSVs周圍會產生拉伸應力，拉伸應力會導致載子遷移率的差異(carriermobility variat1n)。在TSVs周圍設置禁用區(qū)(keep out zones),以避免裝置或單元被由TSV所產生的應力所影響。
[0004]傳統(tǒng)的三維集成電路具有一芯片選擇機制，其中該芯片選擇機制使用TSVs為垂直連接件。通常TSVs是沿一方向設置。由于TSVs及其所產生的禁用區(qū)等的尺寸大，成直線排列的TSVs消耗大的晶粒面積，造成大尺寸的晶粒或限制三維集成電路中晶粒堆疊的數(shù)目。


【發(fā)明內容】

[0005]根據(jù)上述問題，本發(fā)明對應地實現(xiàn)成不同實施例的芯片封裝結構及其制備方法。
[0006]本發(fā)明一實施例的芯片封裝結構包含至少一半導體裝置。至少一半導體裝置包含一晶粒、一芯片選擇電極、復數(shù)個芯片選擇接點、一第一下垂直連接件、復數(shù)個第二下垂直連接件、一絕緣層、復數(shù)個上垂直連接件、一垂直連接件及復數(shù)個導體。晶粒包含一晶粒電路和一基材。芯片選擇電極形成于基材，并電性連接晶粒電路。復數(shù)個芯片選擇接點形成于基材，并電性隔離于晶粒電路。第一下垂直連接件貫穿基材，并連接芯片選擇電極。復數(shù)個第二下垂直連接件貫穿基材，并對應連接該復數(shù)個芯片選擇接點。絕緣層形成于基材上。復數(shù)個上垂直連接件穿過絕緣層，并對應連接該復數(shù)個芯片選擇接點。垂直連接件垂直地穿過基材與絕緣層。復數(shù)個導體形成于絕緣層上。各導體連接至該復數(shù)個上垂直連接件與垂直連接件中之一，并延伸至該第一下垂直連接件與該復數(shù)個第二下垂直連接件中之一的上方。第一下垂直連接件、該復數(shù)個第二下垂直連接件和該垂直連接件呈二維排列。
[0007]本發(fā)明一實施例的芯片封裝結構的制備方法包含:形成一第一下垂直連接件、復數(shù)個第二下垂直連接件和一第三下垂直連接件于一半導體裝置的一基材；形成一芯片選擇電極和復數(shù)個芯片選擇接點于基材，其中芯片選擇電極連接第一下垂直連接件，而該復數(shù)個芯片選擇接點對應地連接該復數(shù)個第二下垂直連接件；形成一絕緣層于基材上；形成復數(shù)個上垂直連接件于絕緣層內，其中該復數(shù)個上垂直連接件對應地連接該復數(shù)個芯片選擇接點和第三下垂直連接件，而且第三下垂直連接件和與其連接的上垂直連接件形成一直的垂直連接件；以及形成復數(shù)個導體于絕緣層上，其中該復數(shù)個導體對應地連接該復數(shù)個上垂直連接件和直的垂直連接件；其中第一下垂直連接件、該復數(shù)個第二下垂直連接件和第三下垂直連接件呈二維排列。
[0008]在至少一些實施例中，上述實施例的優(yōu)點:由于垂直連接件呈二維排列，故可使用較少的面積。

【專利附圖】

【附圖說明】
[0009]圖1為本發(fā)明一實施例的芯片封裝結構的半導體裝置的示意圖。
[0010]圖2A為本發(fā)明另一實施例的芯片封裝結構的半導體裝置的示意圖。
[0011]圖2B為本發(fā)明另一實施例的芯片封裝結構的半導體裝置的示意圖。
[0012]圖3為本發(fā)明一實施例的示意圖，其例示復數(shù)個垂直件的排列。
[0013]圖4為本發(fā)明另一實施例的示意圖，其例示復數(shù)個垂直件的排列。
[0014]圖5A至為示意圖，其例示本發(fā)明一實施例的芯片封裝結構的制備方法。
[0015]圖6本發(fā)明一實施例的芯片封裝結構的堆疊的半導體裝置。
[0016]其中，附圖標記說明如下:
[0017]1、la、lb、Ic芯片封裝結構
[0018]11、11a、lib、Ilc 半導體裝置
[0019]12 晶粒
[0020]31禁用區(qū)
[0021]32垂直連接件
[0022]51基材、底層
[0023]52 孔洞
[0024]53金屬層
[0025]55 孔洞
[0026]121 基材
[0027]122芯片選擇電極
[0028]123芯片選擇接點
[0029]124第一下垂直連接件
[0030]125第二下垂直連接件
[0031]126絕緣層
[0032]127上垂直連接件
[0033]128垂直連接件
[0034]129 導體
[0035]130絕緣墊
[0036]131 導電墊
[0037]710 晶粒
[0038]716凸塊(含復合結構凸塊)

【具體實施方式】
[0039]圖1為本發(fā)明一實施例的芯片封裝結構I的半導體裝置11的示意圖。如圖1所示，芯片封裝結構I包含至少一半導體裝置11。在一實施例中，芯片封裝結構I包含復數(shù)個半導體裝置11。復數(shù)個半導體裝置11堆疊在芯片封裝結構I內，并且彼此電性連接。
[0040]半導體裝置11可包含一晶粒12。晶粒12可從包含復數(shù)個晶粒的晶圓分離出。各晶粒12包含具有預定功能的復數(shù)個晶粒電路。晶粒12可包含基材121,其中晶粒電路形成于基材121上。
[0041]基材121包含半導體材料，例如:硅材料或類似材料。
[0042]參照圖1所示，半導體裝置11可包含一芯片選擇電極(chip select (CS)terminal) 122。芯片選擇電極122可形成于基材121上，并連接著晶粒12上整個晶粒電路。芯片選擇電極122是一個存取啟動開關(access-enable switch)。當芯片選擇電極122在啟動狀態(tài)(active state)時,半導體裝置11會對其輸入端(input terminals)的改變(例如:給動態(tài)隨機存取存儲器裝置的數(shù)據(jù)或位置信息)而有所反應，并驅動一些輸出端。當芯片選擇電極122在非啟動狀態(tài)(inactive state)時，半導體裝置11會忽略其輸入端上的任何狀態(tài)變化，且其輸出會在高阻抗狀態(tài)(high impedance state)。
[0043]在一實施例中，芯片選擇電極122包含金屬，例如(但不限于)是銅(copper)或鶴(tungsten)。
[0044]半導體裝置11可包含至少一芯片選擇接點(chip select pad) 123。芯片選擇接點123可形成于基材121上，且不連接(或電性隔離于)晶粒12的晶粒電路。
[0045]半導體裝置11可包含一第一下垂直連接件124。第一下垂直連接件124可貫穿基材121，并連接芯片選擇電極122。在半導體裝置11堆疊后，信號可從下面的半導體裝置或電路板，通過第一下垂直連接件124，到達芯片選擇電極122。
[0046]半導體裝置11可包含至少一第二下垂直連接件125。至少一第二下垂直連接件125可貫穿基材121，并對應地連接至至少一芯片選擇接點123。
[0047]半導體裝置11可包含一絕緣層126。絕緣層126可形成于基材121上，并至少覆蓋芯片選擇電極122和至少一芯片選擇接點123。
[0048]半導體裝置11可包含至少一上垂直連接件127。至少一上垂直連接件127對應地連接至少一芯片選擇接點123，并貫穿絕緣層126。
[0049]半導體裝置11可包含一垂直連接件128。垂直連接件128可穿過基材121與絕緣層 126。
[0050]半導體裝置11可包含復數(shù)個導體129。復數(shù)個導體129形成于絕緣層126。各導體129連接至少一上垂直連接件127與垂直連接件128中之一。各導體129并延伸至第一下垂直連接件124與至少一第二下垂直連接件125中之一的上方。
[0051]如圖1所示，第一下垂直連接件124、至少一第二下垂直連接件125和垂直連接件128呈二維排列。因此，第一下垂直連接件124、至少一第二下垂直連接件125和垂直連接件128占用較少的面積。
[0052]在一實施例中，第一下垂直連接件124、至少一第二下垂直連接件125和垂直連接件128可陣列排列。在一實施例中，第一下垂直連接件124、至少一第二下垂直連接件125和垂直連接件128可排列成矩形環(huán)狀或圓環(huán)狀。在一實施例中，第一下垂直連接件124、至少一第二下垂直連接件125和垂直連接件128可排列成U形圖案、V形圖案或任意圖案。
[0053]參照圖1所示，在一實施例中，導體129可在不同方向上延伸。在一實施例中，至少兩導體129可在不同方向上延伸。在一實施例中，至少兩導體129可互為垂直。
[0054]參照圖1所示，在一實施例中，半導體裝置11可包含一絕緣墊130。絕緣墊130可形成在連接垂直連接件128的導體129上。絕緣墊130可防止在下方半導體裝置11的垂直連接件128上所傳遞的信號經(jīng)由在上方半導體裝置11的垂直連接件128傳遞。在一實施例中，絕緣墊130僅覆蓋連接垂直連接件128的導體129的部分；或者絕緣墊130小于對應的導體129。
[0055]圖2A為本發(fā)明另一實施例的芯片封裝結構Ia的半導體裝置Ila的示意圖。參照圖2A所示，芯片封裝結構Ia的半導體裝置Ila包含較芯片封裝結構I的半導體裝置11更多的芯片選擇接點123、第二下垂直連接件125、上垂直連接件127和導體129。第一下垂直連接件124、第二下垂直連接件125和垂直連接件128可排列成矩形環(huán)或環(huán)形。
[0056]參照圖2A所示，在一實施例中，半導體裝置Ila可包含絕緣墊130。絕緣墊130形成于連接垂直連接件128的導體129上。在一實施例中，絕緣墊130僅部分覆蓋連接垂直連接件128的導體129。
[0057]圖2B為本發(fā)明另一實施例的芯片封裝結構Ib的半導體裝置Ilb的示意圖。參照圖2B所示，芯片封裝結構Ib的半導體裝置Ilb具有與芯片封裝結構Ia的半導體裝置Ila相同數(shù)量的第二下垂直連接件125、芯片選擇接點123、上垂直連接件127及導體129 ;然而半導體裝置Ilb的芯片選擇電極122的位置不同于半導體裝置Ila的芯片選擇電極122的位置，而且半導體裝置Ilb的一芯片選擇接點123被重新安置。在一實施例中，在半導體裝置Ilb中，第二下垂直連接件125與垂直連接件128是繞著第一下垂直連接件124來形成，而且導體129相應地排列成螺旋形。在一實施例中，導體129可排列成矩形螺旋。在一實施例中，導體129可排列成圓螺旋形。在一實施例中，導體129可排列成非圓螺旋形。
[0058]參照圖2B所示，在一實施例中，半導體裝置Ilb可包含一絕緣墊130。絕緣墊130形成于連接垂直連接件128的導體129上。在一實施例中，絕緣墊130僅部分覆蓋連接垂直連接件128的導體129。
[0059]圖3為本發(fā)明一實施例的示意圖，其例示復數(shù)個垂直件的排列。前述實施例的第一下垂直連接件124、第二下垂直連接件125及垂直連接件128可根據(jù)圖3實施例來安排。前述實施例的上垂直連接件127與垂直連接件128可根據(jù)圖3實施例來安排。
[0060]如圖3所示，芯片封裝結構的復數(shù)個垂直連接件32可設置成兩列，如此復數(shù)個垂直連接件32不會使用過多的芯片封裝結構的晶粒面積。兩相鄰的垂直連接件32可分開，使得一垂直連接件32位于另一垂直連接件32的禁用區(qū)(keep out zones)31外。在一實施例中，復數(shù)個垂直連接件32可排列成一陣列，其中該陣列是多于3列和3行。
[0061]此外，一垂直連接件32的部分可在另一垂直連接件32的禁用區(qū)31內，如此復數(shù)個垂直連接件32可更緊密排列。
[0062]圖4為本發(fā)明另一實施例的示意圖，其例示復數(shù)個垂直件的排列。前述實施例的第一下垂直連接件124、第二下垂直連接件125及垂直連接件128可根據(jù)圖4實施例來安排。前述實施例的上垂直連接件127與垂直連接件128可根據(jù)圖4實施例來安排。
[0063]參照圖4所示，芯片封裝結構的復數(shù)個垂直連接件32可排列成方形矩陣。如此，較一維排列的垂直連接件，復數(shù)個垂直連接件32使用較少的面積。類似地，兩相鄰的垂直連接件32可分開，使得一垂直連接件32位于另一垂直連接件32的禁用區(qū)(ke印outzones) 31 此外，一垂直連接件32的部分可在另一垂直連接件32的禁用區(qū)31內，如此復數(shù)個垂直連接件32可更緊密排列。
[0064]圖5A至為示意圖，其例示本發(fā)明一實施例的芯片封裝結構的制備方法。參照圖5A所示，利用蝕刻法或激光鉆孔法，將復數(shù)個的孔洞52形成于一基材或底層51上。在一實施例中，復數(shù)個的孔洞52呈二維排列。在一實施例中，復數(shù)個的孔洞52排列成矩陣。在一實施例中，復數(shù)個的孔洞52排列成環(huán)。在一實施例中，復數(shù)個的孔洞52排列成螺旋狀。在一實施例中，復數(shù)個的孔洞52排列成復數(shù)個同心環(huán)。之后，導電材料(可為鎢或其他適合材料)填入復數(shù)個的孔洞52內，以形成復數(shù)個下垂直連接件125。
[0065]如圖5B所示，金屬層53 (包括銅、鎢或其他適合材料)形成于底層51，然后使用黃光蝕刻制程，將其圖案化，以形成至少一芯片選擇接點123和一芯片選擇電極122，其中至少一芯片選擇接點123和芯片選擇電極122各連接對應的下垂直連接件124或125，且各芯片選擇接點123更向一相鄰的下垂直連接件124延伸。然后，設置絕緣層126，覆蓋至少一芯片選擇接點123和芯片選擇電極122。
[0066]參照圖5C所示，復數(shù)個孔洞55形成于絕緣層126。復數(shù)個孔洞55對應芯片選擇接點123及一未連接任何芯片選擇接點123的下垂直連接件125。各孔洞55用于至少局部露出芯片選擇接點123的一末端，其中該末端是相對于芯片選擇接點123上連接對應下垂直連接件125的另一末端；或露出下垂直連接件125的上末端，其中該上末端未連接任何芯片選擇接點123。
[0067]在一實施例中，孔洞55呈二維排列。在一實施例中，孔洞55排列成矩陣。在一實施例中，孔洞55排列成環(huán)狀。在一實施例中，孔洞55排列成螺旋形。在一實施例中，孔洞55排列成復數(shù)個同心環(huán)。
[0068]接著，導電材料(例如但不限于:鎢)填入孔洞55，以獲得復數(shù)個上垂直連接件127和垂直連接件128，其中該垂直連接件128從底層51延伸并穿過絕緣層126。
[0069]然后，沉積如銅、鎢或其他合適材料，以于絕緣層126上形成金屬層。將金屬層圖案化，以形成復數(shù)個導體129，其中上垂直連接件127和垂直連接件128各連接對應的導體129。
[0070]參照圖所示，絕緣墊130形成于連接垂直連接件128的導體129上。絕緣墊130可圖形化成僅覆蓋導體129的一部份。
[0071]之后，底層51被薄化，以露出下垂直連接件125與垂直連接件128的末端。垂直連接件128垂直地穿過基材121和絕緣層126或穿過半導體裝置的晶粒。
[0072]然后，復數(shù)個導電墊131形成于基材121上。復數(shù)個導電墊131對應地連接下垂直連接件125和垂直連接件128。
[0073]圖6本發(fā)明一實施例的芯片封裝結構Ic的堆疊的半導體裝置11c。參照圖6所示，芯片封裝結構Ic可包含復數(shù)個堆疊的半導體裝置He。各堆疊的半導體裝置Ilc包含復數(shù)個下垂直連接件125、復數(shù)個上垂直連接件127及至少一垂直連接件128，其中垂直連接件128是垂直地穿過半導體裝置Ilc的晶粒710。上垂直連接件127和下垂直連接件125可形成在不同的高度。一下垂直連接件124連接芯片選擇電極122，其中該芯片選擇電極122用于啟動對應的半導體裝置11c。復數(shù)個芯片選擇接點123形成在晶粒710中，而且各芯片選擇接點123連接一上垂直連接件127和一下垂直連接件125。復數(shù)個導體129形成在晶粒710上，而且各導體129連接一上垂直連接件127或垂直連接件128。
[0074]絕緣墊130可形成在連接垂直連接件128的導體129。再者，下垂直連接件125和垂直連接件128各連接對應的導電墊131，其中導電墊131形成在與導體129相對的對應半導體裝置Ilc的表面上。凸塊716(含復合結構凸塊)可進一步形成，以電性連接兩堆疊的半導體裝置11c。如圖6所示，凸塊716可對應導電墊131，而各凸塊716連接一導電墊131和一導體129或絕緣墊130。
[0075]在另一實施例中，在兩相鄰的堆疊半導體裝置中，在下方的半導體裝置的導體129以焊接或異向性導電膠，電性連接位于上方的半導體裝置上的對應下垂直連接件125。當信號施加在一下垂直連接件125或垂直連接件128，在堆疊中的一對應的半導體裝置可被啟動。
[0076]復數(shù)個半導體裝置然后可設置在電路板上。
[0077]在一些實施例中，一半導體裝置包含一芯片。芯片具有復數(shù)個穿過芯片的垂直連接通路。各垂直連接通路連接在芯片表面的一外部電極和在芯片相對面的一外部電極。各垂直連接通路包含一 TSV。復數(shù)個TSVs以二維方式緊鄰排列，如此相較于傳統(tǒng)使用類似且排成一列的TSVs的半導體裝置，本案實施例的復數(shù)個TSVs使用較少的面積。因此，更多的半導體裝置可堆疊一起，而不明顯增加芯片封裝結構的大小。在一些實施例中，一垂直連接通路是在兩外部電極之間垂直地延伸。
[0078]本發(fā)明的技術內容及技術特點已揭示如上，然而本領域技術人員仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護范圍應不限于實施范例所揭示，而應包括各種不背離本發(fā)明的替換及修飾，并為以下的權利要求范圍所涵蓋。
【權利要求】
1.一種芯片封裝結構，包含至少一半導體裝置，該至少一半導體裝置包含: 一晶粒，包含一晶粒電路和一基材； 一芯片選擇電極，形成于該基材并電性連接該晶粒電路； 復數(shù)個芯片選擇接點，形成于該基材并電性隔離于該晶粒電路； 一第一下垂直連接件，貫穿該基材并連接該芯片選擇電極； 復數(shù)個第二下垂直連接件，貫穿該基材并對應連接該復數(shù)個芯片選擇接點； 一絕緣層，形成于該基材上； 復數(shù)個上垂直連接件，穿過該絕緣層并對應連接該復數(shù)個芯片選擇接點； 一垂直連接件，垂直地穿過該基材與該絕緣層；以及 復數(shù)個導體，形成于該絕緣層上，其中各該導體連接至該復數(shù)個上垂直連接件與該垂直連接件中之一，并延伸至該第一下垂直連接件與該復數(shù)個第二下垂直連接件中之一的上方； 其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該垂直連接件呈二維排列。
2.根據(jù)權利要求1所述的芯片封裝結構，其中該復數(shù)個導體中的至少兩個沿不同方向延伸。
3.根據(jù)權利要求1所述的芯片封裝結構，其中該復數(shù)個導體中的至少兩個是互為垂直延伸。
4.根據(jù)權利要求1所述的芯片封裝結構，其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該垂直連接件呈陣列排列。
5.根據(jù)權利要求1所述的芯片封裝結構，其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該垂直連接件排列成環(huán)狀。
6.根據(jù)權利要求1所述的芯片封裝結構，其中該復數(shù)個導體形成螺旋形。
7.根據(jù)權利要求1所述的芯片封裝結構，其中該第一下垂直連接件與該復數(shù)個第二下垂直連接件中相鄰兩者之一是位于該第一下垂直連接件與該復數(shù)個第二下垂直連接件中該相鄰兩者的另一的禁用區(qū)外。
8.根據(jù)權利要求1所述的芯片封裝結構，其中該第一下垂直連接件與該復數(shù)個第二下垂直連接件中相鄰兩者之一的部分是位于該第一下垂直連接件與該復數(shù)個第二下垂直連接件中該相鄰兩者的另一的禁用區(qū)內。
9.根據(jù)權利要求1所述的芯片封裝結構，包含復數(shù)個半導體裝置和一電路板，其中該復數(shù)個半導體裝置對應該復數(shù)個芯片選擇接點，且該復數(shù)個半導體裝置堆疊在該電路板。
10.根據(jù)權利要求1所述的芯片封裝結構，包含一絕緣墊，其中該絕緣墊設置在連接該垂直連接件的該導體，且該絕緣墊小于對應的該導體。
11.一種芯片封裝結構的制備方法，包含: 形成一第一下垂直連接件、復數(shù)個第二下垂直連接件和一第三下垂直連接件于一半導體裝置的一基材； 形成一芯片選擇電極和復數(shù)個芯片選擇接點于該基材，其中該芯片選擇電極連接該第一下垂直連接件，而該復數(shù)個芯片選擇接點對應地連接該復數(shù)個第二下垂直連接件； 形成一絕緣層于該基材上； 形成復數(shù)個上垂直連接件于該絕緣層內，其中該復數(shù)個上垂直連接件對應地連接該復數(shù)個芯片選擇接點和該第三下垂直連接件，而且該第三下垂直連接件和與其連接的該上垂直連接件形成一直的垂直連接件；以及 形成復數(shù)個導體于該絕緣層上，其中該復數(shù)個導體對應地連接該復數(shù)個上垂直連接件和該直的垂直連接件； 其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件呈二維排列。
12.根據(jù)權利要求11所述的制備方法，其中該復數(shù)個導體中的至少兩個沿不同方向延伸。
13.根據(jù)權利要求11所述的制備方法，其中該復數(shù)個導體中的至少兩個是互為垂直延伸。
14.根據(jù)權利要求11所述的制備方法，其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件呈陣列排列。
15.根據(jù)權利要求11所述的制備方法，其中該一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件排列成環(huán)狀。
16.根據(jù)權利要求11所述的制備方法，其中該一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件排列成螺旋形。
17.根據(jù)權利要求11所述的制備方法，其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件中相鄰兩者之一是位于該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件中該相鄰兩者的另一的禁用區(qū)外。
18.根據(jù)權利要求11所述的制備方法，其中該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件中相鄰兩者之一的部分是位于該第一下垂直連接件、該復數(shù)個第二下垂直連接件和該第三下垂直連接件中該相鄰兩者的另一的禁用區(qū)內。
19.根據(jù)權利要求11所述的制備方法，包含堆疊復數(shù)個半導體裝置，其中在兩相鄰堆疊的半導體裝置中，下方的半導體裝置的該復數(shù)個導體利用焊接或使用異向性導電膠對應連接上方的半導體裝置上的該第一下垂直連接件和該復數(shù)個第二下垂直連接件。
20.根據(jù)權利要求11所述的制備方法，包含形成一絕緣墊于連接該直的垂直連接件的該導體上，其中該絕緣墊小于對應的該導體。
【文檔編號】H01L21/768GK104465567SQ201410474371
【公開日】2015年3月25日 申請日期:2014年9月17日 優(yōu)先權日:2013年9月24日
【發(fā)明者】林柏均 申請人:南亞科技股份有限公司