具有增加的溝道外圍的金屬氧化物半導體(mos)器件及制造的方法
【專利摘要】半導體器件包括設(shè)置在襯底上的漂移層。漂移層具有非平面表面，所述非平面表面具有平行于半導體器件的溝道的長度而定向的多個重復(fù)特征。此外，每一個重復(fù)特征具有比漂移層的剩余部分高的摻雜劑濃度。
【專利說明】具有增加的溝道外圍的金屬氧化物半導體(MOS)器件及制造的方法

【技術(shù)領(lǐng)域】
[0001]本文中公開的主題涉及金屬氧化物半導體(MOS)控制的器件，諸如功率器件(例如，MOSFET、IGBT、IBT、EST 等等)。

【背景技術(shù)】
[0002]這部分意在向讀者介紹可以與本公開內(nèi)容的各種方面相關(guān)的技術(shù)的各種方面，所述本公開內(nèi)容的各種方面在下面進行描述和/或要求保護。該討論被認為是有助于向讀者提供背景信息以促進對本公開內(nèi)容的各種方面的更好的理解。因此，應(yīng)當理解的是，這些綜述就此而論被閱讀，而不當作現(xiàn)有技術(shù)。
[0003]遍及現(xiàn)代電系統(tǒng)廣泛地使用功率電子系統(tǒng)，以將電力從一個形式轉(zhuǎn)換為另一個形式以供負載消耗。在該電力轉(zhuǎn)換過程中，許多功率電子系統(tǒng)利用各種半導體器件和部件，諸如:晶閘管、二極管和各種類型的晶體管(例如，金屬氧化物半導體場效應(yīng)晶體管(M0SFET)、結(jié)型柵場效應(yīng)晶體管(JFET)、絕緣柵雙極型晶體管(IGBT)和其它合適的晶體管)。
[0004]具體地對于高電壓和/或高電流應(yīng)用，利用寬帶隙半導體(諸如:碳化硅(SiC)、氮化鋁(A1N)、氮化鎵(GaN)等等)的器件與對應(yīng)的硅(Si)器件相比，在高溫操作、降低的導通電阻和更小的管芯大小方面給予了許多優(yōu)點。因此，寬帶隙半導體器件將優(yōu)點提供給電轉(zhuǎn)換應(yīng)用，所述電轉(zhuǎn)換應(yīng)用包括例如電力分布系統(tǒng)(例如，在輸電網(wǎng)絡(luò)中)、電力生成系統(tǒng)(例如，在太陽能和風力轉(zhuǎn)換器中)以及消費者商品(例如，電動車輛、設(shè)備、電源等等)。然而，在SiC與Si材料系統(tǒng)之間的差異例如可以使對于Si工作良好的特定材料處理和結(jié)構(gòu)性特征(例如，裝置設(shè)計和/或制造過程)對于對應(yīng)的SiC半導體器件是不合適的，并且反之亦然。因此，除了它們的利益以外，寬帶隙半導體材料也呈現(xiàn)了在器件設(shè)計和制備期間的挑戰(zhàn)。


【發(fā)明內(nèi)容】

[0005]下面概述了在范圍上與最初要求保護的主題相當?shù)奶囟▽嵤├?。這些實施例不意在限制所要求保護的發(fā)明的范圍，但這些實施例意在僅提供本發(fā)明的可能形式的簡短概要。實際上，本公開內(nèi)容可以包含可以類似于或不同于下面敘述的實施例的各種形式。
[0006]在一個實施例中，半導體器件包括設(shè)置在襯底上的漂移層。漂移層具有非平面表面，所述非平面表面具有平行于半導體器件的溝道的長度而定向的多個重復(fù)特征。此外，重復(fù)特征中的每一個特征具有比漂移層的剩余部分高的摻雜劑濃度。
[0007]在另一個實施例中，制造半導體器件的方法包括形成具有非平面表面的外延半導體層，其中非平面表面可以包括重復(fù)的三角形、矩形、圓形特征、或者其它合適的重復(fù)特征，其具有比外延半導體層的剩余部分高的摻雜。該方法包括:從外延半導體層的非平面表面的至少一部分形成非平面阱區(qū)域，以及從非平面阱區(qū)域的至少一部分形成非平面η+或ρ+區(qū)域。
[0008]在另一個實施例中，半導體器件包括具有厚度的漂移層，其中漂移層具有帶有延伸一深度到漂移層中的多個溝槽特征的非平面表面。深度小于或等于漂移層的厚度的大約10%。該器件包括共形地設(shè)置在漂移層的非平面表面的至少一部分中的非平面P阱區(qū)域以及共形地設(shè)置在非平面P阱區(qū)域的至少一部分中的非平面η+區(qū)域。該器件也包括共形地設(shè)置在漂移層的至少一部分、P阱區(qū)域的一部分和η+區(qū)域的一部分上方的非平面介電層。該器件進一步包括共形地設(shè)置在非平面介電層的至少一部分上方的非平面柵極。

【專利附圖】

【附圖說明】
[0009]當參考附圖閱讀下面的詳細描述時，本發(fā)明的這些和其它特征、方面和優(yōu)點將變得更好理解，在所述附圖中相同的字符表示遍及附圖的相同的部分，其中:
圖1是通常的平面MOSFET器件的示意圖；
圖2是圖示了通常的MOSFET器件的各種區(qū)域的電阻的示意圖；
圖3是根據(jù)本方法的實施例的具有三角波器件輪廓的垂直非平面MOSFET器件的示意圖；
圖4是根據(jù)本方法的實施例的具有三角波器件輪廓的非平面橫向MOSFET器件的示意圖；
圖5是根據(jù)本方法的實施例的具有方波器件輪廓的非平面MOSFET器件的示意圖；
圖6是根據(jù)本方法的實施例的具有正弦波器件輪廓的非平面MOSFET器件的示意圖；圖7是圖示了對于平面SiC MOSFET器件、非平面SiC MOSFET器件的實施例的漏極特性的曲線圖；
圖8是圖示了對于平面MOSFET器件和非平面MOSFET器件的實施例的反向電流-電壓(IV)特性的曲線圖；
圖9是根據(jù)本方法的實施例的圖3的MOSFET器件的橫截面視圖；
圖10是具有更深的溝槽特征和(例如，與在ρ-/η-阱下方的漂移層的摻雜相比)在溝槽特征之間的漂移區(qū)域中的更高的摻雜的圖3的MOSFET器件的實施例的橫截面視圖；
圖11是根據(jù)本方法的實施例的圖5的MOSFET器件的橫截面視圖；
圖12是具有更深的溝槽特征和(例如，與在ρ-/η-阱下方的漂移層的摻雜相比)在溝槽特征之間的漂移區(qū)域中的更高的摻雜的圖5的MOSFET器件的實施例的橫截面視圖；以及圖13是圖示了根據(jù)本方法的實施例的蜂巢狀蜂窩器件設(shè)計的圖解。

【具體實施方式】
[0010]下面將描述一個或多個特定實施例。為了提供對這些實施例的簡明描述，不是實際實現(xiàn)的所有特征都在該說明書中進行了描述。應(yīng)當理解的是，在任何這樣的實際實現(xiàn)的開發(fā)中，如在任何工程或設(shè)計方案中，必須做出許多實現(xiàn)特定的決定以達到開發(fā)者的特定目標，諸如符合系統(tǒng)相關(guān)的和商業(yè)相關(guān)的約束，其可能從一個實現(xiàn)到另一個實現(xiàn)變化。此夕卜，應(yīng)當理解的是，這樣的開發(fā)努力可能是復(fù)雜的且耗費時間的，但對于具有該公開內(nèi)容的好處的普通技術(shù)人員而言仍然將是設(shè)計、制備和制造的常規(guī)任務(wù)。
[0011 ] 當介紹本公開內(nèi)容的各種實施例的元件時，冠詞“一”、“一個”和“該”意在意味著存在元件中的一個或多個。術(shù)語“包括”、“包含”和“具有”意在是包含的且意味著可能存在除了列出的元件以外的附加的元件。此外，應(yīng)當理解的是，對本公開內(nèi)容的“一個實施例”或“實施例”的引用不意在被解釋為排除也并入所敘述特征的附加的實施例的存在。
[0012]現(xiàn)代功率電子學的基本建造塊中的一個是場效應(yīng)晶體管(FET)器件。例如，圖1圖示了平面η溝道場效應(yīng)晶體管的有源單元，即雙擴散金屬氧化物半導體場效應(yīng)晶體管(DM0SFET)，下文中的MOSFET器件10?？梢岳斫獾氖牵瑸榱烁宄卣f明MOSFET器件10以及下面討論的其它器件的特定部件，可以省略特定通常理解的設(shè)計元件(例如，頂部金屬化、鈍化、邊緣終止等等)。圖示的圖1的MOSFET器件10包括在η型襯底層14下方的設(shè)置在器件的底部上的漏極接點12。在襯底層14上方設(shè)置η型漂移層16。在MOSFET器件10的表面附近，在源極接點22的下方設(shè)置ρ阱18 (例如，阱區(qū)域18)和η+區(qū)域20。此外，介電層24使柵極26與η+區(qū)域20和ρ阱18隔離。在操作期間，適當?shù)臇艠O電壓(例如，在MOSFET器件10的閾值電壓處或超過MOSFET器件10的閾值電壓)可以使反型層在溝道區(qū)域28中形成，其可以允許電流在源極接點22與漏極接點12之間流動。應(yīng)當理解的是，溝道區(qū)域28可以一般由MOSFET器件的ρ阱區(qū)域18與柵極電介質(zhì)24之間的界面來限定。因此，如下面進一步討論的，溝道區(qū)域28的寬度或外圍可以與MOSFET器件的表面面積成比例。
[0013]如圖2所示，MOSFET器件10的各種區(qū)域均可以具有相關(guān)聯(lián)的電阻，并且MOSFET器件10的總電阻(例如，導通狀態(tài)電阻Rds(On))可以被表示為這些電阻中的每一個電阻的總和。例如，如圖2所示，MOSFET器件10的導通狀態(tài)電阻Rds(On)可以被近似為以下電阻的總和:電阻Rs 30 (例如，η+區(qū)域20的電阻和源極接點22的電阻)、電阻Reh 32 (例如，阱區(qū)域18的反型溝道電阻)、電阻Racx 34(例如，在柵極氧化物24與漂移層16位于阱區(qū)域18之間的部分之間的積累層的電阻)、電阻Rifet 36(例如，在阱區(qū)域18之間的頸部區(qū)域的電阻)、電阻Rdiift 38 (例如，漂移層16周圍的電阻)以及電阻Rsub 40 (例如，襯底層14周圍的電阻)。
[0014]為了降低MOSFET導電損耗，可以期望最小化MOSFET的一個或多個部件的電阻(例如，Rds (on))。如果MOSFET的溝道電阻是總MOSFET電阻的顯著部分和/或MOSFET遭受低溝道遷移率，則MOSFET器件(例如，圖1的MOSFET 10)的導通狀態(tài)電阻(例如，Rds (on))可以變得顯著并影響器件性能。因此，可以期望設(shè)計MOSFET器件，以便降低器件的導通狀態(tài)電阻。此外，可以理解的是，一些MOSFET器件(例如，SiC MOSFET器件)一般具有比類似的硅MOSFET器件更低的反型層載流子遷移率(例如，更高的溝道電阻Reh 32)。因此，可以具體地期望通過最小化(例如，降低、限制或減少)MOSFET的溝道部件的電阻來設(shè)計具有更低導通狀態(tài)電阻的MOSFET器件(例如，SiC MOSFET器件)。此外，如上面敘述的，SiC襯底可以使得能夠進行可能難以實現(xiàn)Si襯底或?qū)τ赟i襯底是不合適的器件制造技術(shù)。
[0015]因此，目前公開的是用于降低在MOS柵控和/或MOS控制的半導體器件(例如，金屬氧化物半導體場效應(yīng)晶體管(MOSFET)、絕緣柵雙極型晶體管(IGBT)、絕緣基極MOS控制的晶閘管(IBMCT)、基極電阻MOS控制的晶閘管(BRT)等等)中的導通狀態(tài)電阻的許多系統(tǒng)(例如，器件結(jié)構(gòu))和方法。如下面詳細討論的，目前的實施例使得能夠進行帶有增加的表面面積和增加的溝道寬度(例如，增加的溝道外圍)的非平面半導體器件的制造，其使得能夠進行較低電阻器件的生產(chǎn)。例如，如下面敘述的，目前公開的實施例包括半導體器件(例如，SiC器件)的示例，其包括提供例如類似正弦波、三角波、方波、鋸齒波的器件輪廓的重復(fù)的溝槽特征。公開的器件實施例提供了每個器件(和每個管芯)的增加的有效表面面積，其除了降低溝道電阻以外減小了一個或多個接觸電阻，并且也可以通過增加半導體器件的接觸面積來改進熱耗散。此外，如下面詳細討論的，該方法也可以可應(yīng)用于蜂窩器件設(shè)計(例如，SiC蜂窩器件設(shè)計)(諸如方形或蜂巢狀結(jié)構(gòu))以進一步降低溝道電阻和/或降低器件的總導通狀態(tài)電阻(例如，Rds(on))。應(yīng)當注意的是，盡管下面討論的器件實施例被呈現(xiàn)為SiC器件，但是這些僅被提供為示例。在其它實施例中，半導體器件可以由硅(Si)、鍺(Ge)、氮化鋁(A1N)、氮化鎵(GaN)、砷化鎵(GaAs)、金剛石(C)或者不否定本方法的效果的任何其它半導體材料。
[0016]考慮到前述內(nèi)容，圖3是非平面SiC η溝道DM0SFET器件50(下文中的MOSFET器件50)的實施例的示意圖。如同圖1的MOSFET器件10，圖3的MOSFET器件50包括在η型襯底層14下方的設(shè)置在器件的底部上的漏極接點12。在襯底層14上方設(shè)置η型漂移層16 (例如，外延SiC層)。在MOSFET器件50的表面附近，在源極接點22的下方設(shè)置阱區(qū)域18 (例如，ρ阱18)和η+區(qū)域20。此外，介電層24使柵極26與η+區(qū)域20和ρ阱18隔離。如本領(lǐng)域技術(shù)人員可以理解的，盡管圖示的MOSFET器件50和下面討論的其它MOSFET器件被圖示并描述為具有特別的摻雜(例如，P阱18和η+區(qū)域20)，但是在其它實施例中，MOSFET器件的各種層可以以相反的樣式進行摻雜(例如，利用η阱和ρ+區(qū)域)。
[0017]與圖1的MOSFET器件10 (其中，器件被制造在平面表面上)不同，將圖3所示的MOSFET器件50的表面輪廓52成形得像三角波，所述三角波具有重復(fù)的尖峰特征54和溝槽特征56。因此，漂移層16、ρ阱18、η+區(qū)域20、源極接點22、柵極電介質(zhì)24和柵極26的表面均可以展示該三角波形狀(例如，具有重復(fù)的尖峰54和溝槽56特征)。此外，MOSFET 50的溝道區(qū)域28 (例如，平行于重復(fù)的尖峰和溝槽特征54和56被定向)可以類似地展示該三角波形狀，從而導致溝道區(qū)域28由于重復(fù)的尖峰54和溝槽56特征而具有增加的溝道寬度(例如，增加的溝道外圍)。如上面敘述的，MOSFET器件50中的溝道區(qū)域28的該增加的寬度可以降低MOSFET器件50的一個或多個個別的電阻(例如，溝道電阻和/或在源極與η+區(qū)域18之間的接觸電阻)，并且由此降低MOSFET器件50的導通狀態(tài)電阻(例如，Rds (on))。
[0018]類似地，圖4是非平面SiC橫向MOSFET器件60 (下文中的LM0SFET器件60)的另一個實施例的示意圖。如同圖3的MOSFET器件50，圖4的η溝道LM0SFET器件60包括在其上設(shè)置P型漂移層16的η或ρ型襯底層14。在LM0SFET器件60的表面附近，在源極接點22的下方設(shè)置第一 η阱62Α，同時在漏極接點64下方設(shè)置第二 η阱62Β。此外，介電層24使柵極26與η阱62Α和62Β隔離。在圖示的LM0SFET器件60的操作期間，施加的超過器件閾值電壓的柵極電壓將引起在溝道區(qū)域66 (例如，在漂移層16與柵極氧化物24之間的界面處)中的導電溝道(例如，反型層)的形成，以使得能夠進行在源極接點22與漏極接點64之間的電荷載流子的橫向流動。
[0019]類似于圖3的MOSFET器件50，圖4所示的用于LM0SFET器件60的表面輪廓52被成形得像三角波，所述三角波具有重復(fù)的尖峰特征54和溝槽特征56。因此，漂移層16、η阱62Α和62Β、源極接點22、柵極電介質(zhì)24、柵極26和漏極接點64的表面均可以展示該三角波形狀(例如，具有重復(fù)的尖峰54和溝槽56特征)。此外，LM0SFET 60的溝道區(qū)域66 (例如，平行于重復(fù)的尖峰和溝槽特征54和56定向的)可以類似地展示該三角波形狀，從而導致溝道區(qū)域66由于重復(fù)的尖峰54和溝槽56特征而具有增加的溝道寬度(例如，增加的溝道外圍)。如上面敘述的，LM0SFET器件60中的溝道區(qū)域66的該增加的寬度可以降低LM0SFET器件60的一個或多個個別的電阻(例如，溝道電阻和/或在源極/漏極與η+區(qū)域18之間的接觸電阻)，并且由此降低LMOSFET器件60的總導通狀態(tài)電阻。
[0020]圖5和6是具有非平面幾何形狀的MOSFET器件的實施例的示意圖。特別是，圖5圖示了 SiC DM0SFET器件70 (下文中的MOSFET器件70)，其具有類似具有重復(fù)的矩形尖峰特征74和矩形溝槽特征76的方波的器件輪廓72。圖6圖示了 SiC DM0SFET器件80 (下文中的MOSFET器件80)，其具有類似具有重復(fù)的圓形尖峰特征84和圓形溝槽特征86的正弦波的器件輪廓82?？梢岳斫獾氖?，公開的器件輪廓(例如，器件輪廓52、72和82)僅被提供為非平面輪廓的示例，并且不意在是限制。此外，可以理解的是，圖5和6中分別圖示的MOSFET器件70和80可以包括如上面針對圖1的MOSFET器件10敘述的許多對應(yīng)器件特征(例如，漏極接點12、η型襯底14、η型漂移層16、ρ阱18、η+區(qū)域20、源極接點22、介電層24和柵極26)。
[0021]圖5所示的MOSFET器件70的方波表面輪廓72將類似方波形狀(例如，具有重復(fù)的尖峰特征74和溝槽特征72)給予漂移層16、ρ阱18、η+區(qū)域20、源極接點22、柵極電介質(zhì)24和柵極26的表面。類似地，圖6所示的MOSFET器件80的正弦波表面輪廓82將正弦波形狀(例如，具有重復(fù)的尖峰特征84和溝槽特征86)給予漂移層16、ρ阱18、η+區(qū)域20、源極接點22、柵極電介質(zhì)24和柵極26的表面。此外，MOSFET 70和80的溝道區(qū)域28(例如，分別平行于重復(fù)的尖峰特征74和84以及重復(fù)的溝槽特征76和86而被定向)可以由于重復(fù)的尖峰特征(例如，矩形尖峰特征74或圓形尖峰特征84)和溝槽特征(例如，矩形溝槽特征76或圓形尖峰特征86)而相對于平面器件具有增加的溝道寬度(例如，增加的溝道外圍)。如上面敘述的，MOSFET器件70和80中的溝道區(qū)域28的該增加的寬度可以降低MOSFET器件70和80的一個或多個個別的電阻(例如，溝道電阻和/或在源極與η+區(qū)域18之間的接觸電阻)，并且由此降低各自器件的導通狀態(tài)電阻。
[0022]應(yīng)當理解的是，常規(guī)的半導體制備技術(shù)(例如，光刻、離子注入、退火、化學氣相沉積(CVD)、電介質(zhì)沉積、柵極金屬沉積、歐姆接觸形成等等)可以用來制備非平面SiC MOSFET器件(例如，圖3-6的MOSFET器件50、60、70和80)。例如，在特定實施例中，非平面SiC表面(例如，具有圖3和4所示的三角波輪廓52，具有圖5所示的方波輪廓72，或者具有圖6所示的正弦波輪廓82)可以通過光刻掩模由濕刻蝕或干刻蝕來形成。因此，溝槽的形狀可以例如通過刻蝕化學性質(zhì)/條件、掩模材料(例如，與傾斜的刻蝕過程或錐形輪廓刻蝕方法一起使用的傾斜的抗蝕劑掩模)、和/或灰度光刻技術(shù)來進行控制。
[0023]圖7和8展示了使用如通過數(shù)值模擬獲得的不同的幾何形狀或定向所制造的MOSFET器件的特性的示例。模擬參數(shù)包括:3丨(:襯底、8\1016 cm—3的漂移層摻雜，I μ m的溝槽深度、2 μ m的溝槽間距、0.7 μ m的溝道長度，15cm2/V的反型層溝道遷移率。圖7是用于比較的不同的MOSFET器件的漏極特性(例如，在大約20V的柵極電壓處的漏極電流(Id)對源-漏電壓(Vds))的曲線圖120。如曲線圖120所示，由線122表示的平面MOSFET器件(例如，圖1的MOSFET器件10)具有比線124的斜率小的斜率，所述線124表示非平面MOSFET器件(例如，圖3的MOSFET器件50)。例如，圖3的非平面MOSFET器件50提供了圖1的MOSFET器件10的表面面積的大約1.4倍大的表面面積，其將非平面MOSFET器件的總導通狀態(tài)電阻Rds(on)減小了大約14%。
[0024]此外，圖8是用于比較的不同的MOSFET器件的反向電流-電壓(IV)特性(例如，漏極電流(Id)對源-漏電壓)的曲線圖130。如曲線圖130所示，曲線132(其表示平面MOSFET器件(例如，圖1的MOSFET器件10))展示了在特定電壓處(例如，在大于大約1500V的Vds處)比曲線134 (其表示非平面MOSFET器件(例如，圖3的MOSFET器件50))低的電流。因此，曲線130所示的反向IV特性一般指示與平面MOSFET器件(例如，圖1的MOSFET器件10)相比的在針對非平面MOSFET器件(例如，圖3的MOSFET器件50)的阻塞能力中的輕微降低。可以理解的是，對于特定情況，針對特定非平面MOSFET器件(例如，圖3的MOSFET器件50)所觀察的阻塞能力中的該降低可以排除在特定應(yīng)用中的這樣的非平面器件的使用。然而，也可以理解的是，在特定實施例(諸如分別具有缺少尖銳拐角的P阱18的圖5和6的MOSFET器件70和80)中，圖3所示的尖峰特征54和溝槽特征56可以使得阻塞能力能夠可與平面MOSFET器件(例如，圖1的MOSFET器件)比較。
[0025]考慮到前述內(nèi)容，圖9圖示了沿著線10-10取得的圖3所示的MOSFET器件50實施例的橫截面視圖。因此，圖9所示的MOSFET器件50包括上面討論的特征(例如，漏極接點12、襯底14、漂移層16、ρ阱18、η+區(qū)域(未示出)、介電層24和柵極26)。此外，圖9圖示了三角波器件輪廓52，其包括尖峰54和溝槽56。為了促進對器件輪廓52的各種尺寸的討論，圖9包括垂直點劃線142和144，其一般相對于MOSFET器件50的底部面或漏極接點12正交。為了進一步促進討論，圖9也包括虛線146和148，其均分別沿著ρ阱18與漂移層16之間的界面的一部分追蹤并從其延伸。
[0026]圖9所示的點劃線142和144限定了距離150，其可以被稱為三角波器件輪廓52的波長或間距。即，在距離150上，MOSFET器件50的特定部件(例如，漂移層16、ρ阱區(qū)域18、η+區(qū)域(未示出)、柵極電介質(zhì)24和柵極26)可以躍遷通過從溝槽特征56 (例如，局部最小值)通過尖峰特征54 (例如，局部最大值)并回到另一個溝槽特征56的完整循環(huán)。此外，圖9圖示了三角波器件輪廓52的角度152，其被圖示為在ρ阱18與垂直點劃線142之間延伸。圖9也圖示了兩個距離154和156，其沿著漂移層16與ρ阱18之間的界面分別從虛線146和148延伸到不同的點，并且一般指示三角波器件輪廓52的幅度。盡管如圖9所示，在特定的實施例中，距離154和156可以是相同的，但是在其它實施例中，距離154和156可以是不同的?？梢岳斫獾氖牵遣ㄆ骷喞?2的特別的形狀可以至少部分地取決于距離150、角度152、距離154和/或距離156。也可以理解的是，與圖1所示的平面MOSFET器件10相比，圖9所示的MOSFET器件50 —般提供了在導電溝道的外圍的增加(例如，溝道區(qū)域28的增加的寬度)，其等于大約兩倍的距離154 (或156)除以距離150 (例如，三角波器件輪廓52的波長或間距)。此外，在特定實施例中，圖9所示的MOSFET器件50可以具有特定尺寸。例如，在特定實施例中，距離150 (例如，三角波器件輪廓52的波長或間距)可以大于或等于溝槽特征的深度158的總和的大約兩倍。應(yīng)當理解的是，溝槽特征56的深度158一般對應(yīng)于插入的尖峰特征54的高度158，并且因此，可以在本文中可交換地使用溝槽深度和尖峰高度。
[0027]在特定實施例中，溝槽特征的深度158可以被選定來提供在導通狀態(tài)電阻(例如，Rds(on))與阻塞能力(例如，阻塞電壓(BV))之間的最佳折中。即，如果溝槽的深度158充分大，則溝槽特征56可能消耗漂移層16的厚度160的相當大的部分，其可能妨礙MOSFET器件50的阻塞能力。另一方面，如果漂移層16的厚度160充分大以在不妨礙MOSFET器件50的阻塞能力的情況下容納更深的溝槽特征56，則MOSFET器件50的導通狀態(tài)電阻Rds (on)可能由于更厚的漂移層16的增加的電阻而更大。因此，在特定實施例中，溝槽特征56的深度158可以小于或等于漂移層16的厚度160的大約10%，其可以在維持合適的阻塞能力的同時合適地提供低導通狀態(tài)電阻(例如，Rds(On))。另外，也應(yīng)當注意的是，盡管如上面和下面討論的，垂直MOSFET 50可以用特別的尺寸和/或摻雜劑濃度來實現(xiàn)，但是在特定實施例中，圖4的LMOSFET 60可以通過使用更多種類的尺寸(例如，任何合理的溝槽深度158)和/或摻雜劑濃度來實現(xiàn)。
[0028]如圖10所示，其它方法可以用來使得能夠有更深的溝槽特征56 (例如，具有更大深度158的溝槽特征56)。例如，圖10圖示了 MOSFET器件170，其是具有更深的溝槽特征56 (例如，對于溝槽特征56的深度158與漂移層16的厚度160之比的更大的值)的圖9所示的MOSFET器件50的實施例。此外，MOSFET器件170在沒有在導通狀態(tài)電阻Rds(on)與阻塞能力之間進行折中的情況下達到這些更深的溝槽特征56。對于圖示的實施例，更深的溝槽特征56通過在溝槽形成之前在MOSFET器件170的(例如，在每一個溝槽特征56之間的)每一個尖峰特征54內(nèi)制備摻雜區(qū)域172 (例如，使用摻雜劑注入或外延生長)來實現(xiàn)?？梢岳斫獾氖牵煞瞧矫鎺缀涡螤?例如，MOSFET器件170的三角波器件輪廓52)提供的電場屏蔽可以使得能夠進行在區(qū)域172中的更高的摻雜(例如，相對于漂移層16中的摻雜劑濃度)，而不負面地影響MOSFET器件170的阻塞性能。
[0029]例如，在特定實施例中，可以基于臨界電荷Qra確定區(qū)域172中的摻雜劑濃度(例如，以立方厘米倒數(shù)(Ι/cm3)為單位)，所述臨界電荷Qra可以由以下方程式來計算:Qra=Ec* ε ;其中Ε。是半導體在擊穿之前可以經(jīng)受住的最大電場，并且其中ε是半導體材料的絕對介電常數(shù)(例如，對于SiC的lX1013cm_2)。因此，在特定實施例中，如圖10所示，摻雜劑濃度可以小于或等于大約:兩倍的臨界電荷(例如，2Qra)除以距離155 (例如，尖峰特征54的寬度、在沿著尖峰特征54的側(cè)壁放置的阱區(qū)域之間的距離)。在特定實施例中，因為距離155可以隨著溝槽深度158而變化，所以在阱區(qū)域之間的摻雜濃度N可以因此基于以下關(guān)系式變化:N< 2Q。/(距離155)。因此，可以理解的是，在特定實施例中，通過利用制備期間的特別的MOSFET器件尺寸(例如，距離150、154、156、158、160和角度152)和(例如，在漂移層16和摻雜區(qū)域172中的)摻雜，可以達到更深的溝槽特征56，這可以在不犧牲器件的阻塞能力的情況下使得能夠降低器件電阻(例如，減小的溝道電阻)。
[0030]圖11是沿著線12-12取得的圖5所示的MOSFET器件70實施例的橫截面視圖。因此，圖11所示的MOSFET器件70包括上面討論的特征(例如，漏極接點12、襯底14、漂移層16,ρ阱18、n+區(qū)域(未示出)、介電層24和柵極26)。此外，圖11圖示了方波器件輪廓72，其包括矩形尖峰74和矩形溝槽76。為了便于對器件輪廓72的各種尺寸的討論，圖11包括垂直點劃線182和184，其一般相對于MOSFET器件70的底部面或漏極接點12正交。為了進一步便于討論，圖11也包括垂直虛線186和188 (例如，平行于MOSFET 70的底部面或漏極接點12)，其均分別沿著ρ阱18與介電層24之間的水平界面追蹤并從其延伸。
[0031]圖11所示的點劃線182和184限定了距離190，其可以被稱為方波器件輪廓72的間距或波長。即，在距離190上，MOSFET器件70的特定部件(例如，漂移層16、p阱區(qū)域18、η+區(qū)域(未示出)、柵極電介質(zhì)24和柵極26)可以躍遷通過從尖峰特征74 (例如，局部最大值)通過溝槽特征76 (例如，局部最小值)并回到另一個尖峰特征74的完整循環(huán)。此外，圖11圖示了方波器件輪廓72的角度192，其被圖示為在ρ阱18與垂直點劃線142之間延伸，并且可以是大約90°?？梢岳斫獾氖?，在特定實施例中，倘若梯形溝槽設(shè)計，角度192可以大于90°。圖11也圖示了距離194，其在虛線186與188之間延伸，并且一般指示方波器件輪廓72的溝槽深度。應(yīng)當理解的是，溝槽特征76的深度194 一般對應(yīng)于居間的尖峰特征74的高度194，并且因此可以在本文中可交換地使用溝槽深度和尖峰高度?？梢岳斫獾氖?，方波器件輪廓72的特別的形狀可以至少部分地取決于距離190、角度192、和/或距離194。也可以理解的是，與圖1所示的平面MOSFET器件10相比，圖11所示的MOSFET器件70 一般提供了大約(2a+b)/b的在導電溝道的外圍的增加(例如，溝道區(qū)域28的增加的寬度)，其中a是距離194且b是距離190。
[0032]此外，在特定實施例中，圖11所示的MOSFET器件70可以具有特定尺寸。例如，在特定實施例中，距離190 (例如，方波器件輪廓72的波長或間距)可以大于或等于大約ρ阱18和耗盡層區(qū)域的深度196的總和的兩倍。
[0033]在特定實施例中，溝槽深度194可以被選定來提供在導通狀態(tài)電阻Rds(on)與阻塞能力之間的最佳折中。即，如果溝槽深度194充分大，則溝槽特征76可能消耗漂移層16的厚度198的相當大的部分，其可能妨礙MOSFET器件70的阻塞能力(例如，BV)。另一方面，如果漂移層16的厚度198充分大以在不妨礙MOSFET器件70的阻塞能力的情況下容納更深的P阱18，則MOSFET器件70的導通狀態(tài)電阻Rds (on)可能由于更厚的漂移層16的增加的電阻而更大。因此，在特定實施例中，P阱18的深度196可以小于或等于漂移層16的厚度198的大約10%，其可以在維持合適的阻塞能力的同時合適地提供低導通狀態(tài)電阻。
[0034]如圖12所示，其它方法可以用來使得能夠有更深的矩形溝槽特征76 (例如，具有更大深度196的ρ阱18)。例如，圖12圖示了 MOSFET器件200，其是具有更深的矩形溝槽特征76 (例如，對于ρ阱的深度196與漂移層16的厚度198之比的更大的值)的圖11所示的MOSFET器件70的實施例。此外，MOSFET器件200在沒有在導通狀態(tài)電阻與阻塞能力之間進行折中的情況下達到這些更深的溝槽特征76。即，對于圖示的實施例，更深的溝槽特征76 (例如，更深地延伸到漂移層16中的ρ阱18)通過(例如，在溝槽形成之前)在MOSFET器件200的(例如，在每一個矩形溝槽特征76之間的)每一個矩形尖峰特征74內(nèi)制備摻雜區(qū)域202來實現(xiàn)?？梢岳斫獾氖?，由非平面幾何形狀(例如，MOSFET器件200的方波器件輪廓72)提供的電場屏蔽可以使得能夠進行在區(qū)域202中的更高的摻雜(相對于漂移層16中的摻雜劑濃度)，而不負面地影響MOSFET器件200的阻塞性能。例如，在特定實施例中，可以基于臨界電荷Qra確定區(qū)域202中的摻雜劑濃度(例如，以每立方厘米(l/cm_3)為單位)，所述臨界電荷Qra可以由以下方程式來計算:Qra= Ec* ε ;其中Ε。是半導體在擊穿之前可以經(jīng)受住的最大電場，并且其中ε是半導體材料的絕對介電常數(shù)(例如，對于SiC的2X1013cm_2)。因此，在特定實施例中，如圖11所示，摻雜劑濃度可以小于或等于大約:兩倍的臨界電荷(例如，2Qra)除以距離187 (例如，尖峰特征74的寬度、在尖峰特征74的側(cè)壁上放置的阱區(qū)域之間的距離)。因此，可以理解的是，在特定實施例中，通過利用制備期間的特別的MOSFET器件尺寸(例如，距離190、194、196、198和角度192)和(例如，在漂移層16和摻雜區(qū)域202中的)摻雜，可以達到更深的矩形溝槽特征76，其可以在不犧牲器件的阻塞能力的情況下使得能夠降低器件電阻(例如，增加溝道遷移率、降低的導通狀態(tài)電阻)。
[0035]也應(yīng)當理解的是，上面敘述的方法也可應(yīng)用于蜂窩結(jié)構(gòu)(例如，三角形、方形、蜂巢狀等等)。例如，圖13圖示了六邊形蜂窩設(shè)計210的自頂向下視圖，其包括MOSFET有源區(qū)212的示例。在圖示的MOSFET器件212的制備期間，同時地制備(由線216指示的)同樣的溝槽特征，使得定向的每一個溝槽正交于溝道外圍。每個單元側(cè)的溝槽的數(shù)量取決于單元大小和溝槽間距。
[0036]本方法的技術(shù)效果包括降低半導體器件(例如，M0SFET、IGBT和其它合適的半導體器件)中的器件電阻。本實施例包括非平面半導體器件(例如，SiC器件)，其提供每個器件的增加的表面面積和增加的溝道寬度(例如，增加的溝道外圍)，這使得能夠生產(chǎn)更低電阻的SiC器件。公開的器件實施例提供了每個管芯面積的增加的有效表面面積，其除了降低溝道電阻以外可以通過增加在SiC器件結(jié)構(gòu)中的界面處的接觸面積來減小一個或多個接觸電阻。此外，該方法也可應(yīng)用于蜂窩SiC器件設(shè)計(諸如蜂巢狀結(jié)構(gòu))以改進溝道導電和/或降低導通狀態(tài)電阻。
[0037]該撰寫的說明書使用示例來公開本發(fā)明(包括最好的模式)，并且也使得任何本領(lǐng)域技術(shù)人員能夠?qū)嵺`本發(fā)明(包括制作和使用任何器件或系統(tǒng)，以及執(zhí)行任何并入的方法)。本發(fā)明的可以取得專利的范圍由權(quán)利要求限定，并且可以包括對于本領(lǐng)域技術(shù)人員而言出現(xiàn)的其它示例。如果這樣的其它示例具有與權(quán)利要求的字面語言沒有差異的結(jié)構(gòu)性元件，或者如果它們包括具有與權(quán)利要求的字面語言的無實質(zhì)差異的等同結(jié)構(gòu)性元件，則這樣的其它示例意在為在權(quán)利要求的范圍內(nèi)。
[0038]實施例:
本發(fā)明的實施例1提供了一種半導體器件，包括:
漂移層，被設(shè)置在襯底上，其中所述漂移層包括非平面表面，所述非平面表面包括平行于所述半導體器件的溝道的長度而定向的多個重復(fù)特征，并且其中，所述重復(fù)特征中的每一個特征具有比所述漂移層的剩余部分高的摻雜劑濃度。
[0039]實施例2是根據(jù)實施例1所述的器件，進一步包括沿著所述漂移層的所述非平面表面的一部分共形地設(shè)置的非平面阱區(qū)域。
[0040]實施例3根據(jù)實施例2所述的器件，其中所述多個重復(fù)特征中的每一個的高度小于或等于所述漂移層的厚度的大約10%。
[0041]實施例4根據(jù)實施例2所述的器件，進一步包括在所述非平面阱區(qū)域的至少一部分上方共形地設(shè)置的非平面源極接點。
[0042]實施例5根據(jù)實施例2所述的器件，進一步包括沿著所述漂移層的所述非平面表面的第二部分共形地設(shè)置的第二非平面阱區(qū)域，并且包括在所述第二非平面阱區(qū)域的至少一部分上方共形地設(shè)置的非平面漏極接點。
[0043]實施例6是根據(jù)實施例2所述的器件，進一步包括在所述漂移層的至少一部分和所述阱區(qū)域的一部分上方共形地設(shè)置的非平面介電層，以及在所述非平面介電層的至少一部分上方共形地設(shè)置的非平面柵極。
[0044]實施例7是根據(jù)實施例1所述的器件，其中所述漂移層包括碳化硅(SiC)漂移層。
[0045]實施例8是根據(jù)實施例1所述的器件，其中所述重復(fù)特征包括重復(fù)的三角形尖峰特征。
[0046]實施例9是根據(jù)實施例8所述的器件，其中所述重復(fù)的三角形尖峰特征提供了在所述溝道的寬度中的增加，其等于大約2a/b，其中a是所述重復(fù)的三角形尖峰特征的一側(cè)的長度，并且其中b是所述重復(fù)的三角形尖峰特征的底部的長度或者所述重復(fù)的三角形尖峰特征的間距。
[0047]實施例10是根據(jù)實施例1所述的器件，其中所述重復(fù)特征包括重復(fù)的矩形或梯形尖峰特征。
[0048]實施例11是根據(jù)實施例10所述的器件，其中所述重復(fù)的矩形尖峰特征提供了在所述溝道區(qū)域的寬度中的增加，其等于大約(2a+b)/b，其中a是所述重復(fù)的矩形尖峰特征的高度，并且其中b是所述重復(fù)的矩形尖峰特征的間距。
[0049]實施例12是根據(jù)實施例1所述的器件，其中所述重復(fù)特征中的所述摻雜劑濃度小于或等于大約兩倍的所述漂移層的臨界電荷除以所述重復(fù)特征的寬度。
[0050]實施例13是根據(jù)實施例1所述的器件，其中所述半導體器件是具有三角形、方形或蜂巢狀蜂窩設(shè)計的蜂窩半導體器件。
[0051]實施例14提供了一種制造半導體器件的方法，包括:
形成具有非平面表面的外延半導體層，其中所述非平面表面包括多個重復(fù)的三角形、矩形或圓形特征，其具有比所述外延半導體層的剩余部分高的摻雜；
從所述外延半導體層的所述非平面表面的至少一部分形成非平面阱區(qū)域；以及從所述非平面阱區(qū)域的至少一部分形成非平面η+或ρ+區(qū)域。
[0052]實施例15是根據(jù)實施例14所述的方法，進一步包括:
在所述外延半導體層的至少一部分上方共形地沉積非平面介電層；以及在所述非平面介電層的至少一部分上方共形地沉積非平面柵極。
[0053]實施例16是根據(jù)實施例14所述的方法，其中通過使用傾斜的抗蝕劑掩模技術(shù)、灰度光刻技術(shù)或其組合來形成具有非平面表面的所述外延半導體層。
[0054]實施例17是根據(jù)實施例14所述的方法，其中形成所述外延半導體層包括形成所述重復(fù)的三角形、矩形或圓形特征，其中摻雜劑濃度小于或等于大約兩倍的所述外延半導體層的臨界電荷除以所述重復(fù)的三角形、矩形或圓形特征的寬度。
[0055]實施例18是根據(jù)實施例14所述的方法，其中形成所述外延半導體層、形成所述非平面阱區(qū)域和形成所述非平面η+或ρ+區(qū)域均包括使用離子注入以變更所述外延半導體層的各自部分中的摻雜劑濃度。
[0056]實施例19提供了一種半導體器件，包括:
具有厚度的漂移層，其中所述漂移層包括具有延伸一深度到所述漂移層中的多個溝槽特征的非平面表面，并且其中所述深度小于或等于所述漂移層的所述厚度的大約10% ；共形地設(shè)置在所述漂移層的所述非平面表面的至少一部分中的非平面P阱區(qū)域；
共形地設(shè)置在所述非平面P阱區(qū)域的至少一部分中的非平面η+區(qū)域；
共形地設(shè)置在所述漂移層的至少一部分、所述P阱區(qū)域的一部分和所述η+區(qū)域的一部分上方的非平面介電層；以及
共形地設(shè)置在所述非平面介電層的至少一部分上方的非平面柵極。
[0057]實施例20是根據(jù)實施例19所述的器件，其中在所述多個溝槽特征中的每一個溝槽特征之間設(shè)置的所述漂移層的一部分的摻雜劑濃度高于所述漂移層的剩余部分中的摻雜劑濃度，并且小于或等于大約兩倍的所述漂移層的臨界電荷除以所述重復(fù)特征的寬度。
[0058]實施例21是根據(jù)實施例19所述的器件，其中所述漂移層包括硅(Si)、碳化硅(SiC)、氮化鋁(Α1Ν)、氮化鎵(GaN)、砷化鎵(GaAs)、金剛石(C)或者鍺(Ge)漂移層。
【權(quán)利要求】
1.一種半導體器件,包括: 漂移層，被設(shè)置在襯底上，其中所述漂移層包括非平面表面，所述非平面表面包括平行于所述半導體器件的溝道的長度而定向的多個重復(fù)特征，并且其中，所述重復(fù)特征中的每一個特征具有比所述漂移層的剩余部分高的摻雜劑濃度。
2.權(quán)利要求1所述的器件，進一步包括沿著所述漂移層的所述非平面表面的一部分共形地設(shè)置的非平面阱區(qū)域。
3.權(quán)利要求2所述的器件，其中所述多個重復(fù)特征中的每一個的高度小于或等于所述漂移層的厚度的大約10%。
4.權(quán)利要求2所述的器件，進一步包括在所述非平面阱區(qū)域的至少一部分上方共形地設(shè)置的非平面源極接點。
5.權(quán)利要求2所述的器件，進一步包括沿著所述漂移層的所述非平面表面的第二部分共形地設(shè)置的第二非平面阱區(qū)域，并且包括在所述第二非平面阱區(qū)域的至少一部分上方共形地設(shè)置的非平面漏極接點。
6.權(quán)利要求2所述的器件，進一步包括在所述漂移層的至少一部分和所述阱區(qū)域的一部分上方共形地設(shè)置的非平面介電層，以及在所述非平面介電層的至少一部分上方共形地設(shè)置的非平面柵極。
7.權(quán)利要求1所述的器件，其中所述漂移層包括碳化硅(SiC)漂移層。
8.權(quán)利要求1所述的器件，其中所述重復(fù)特征包括重復(fù)的三角形尖峰特征。
9.權(quán)利要求8所述的器件，其中所述重復(fù)的三角形尖峰特征提供了在所述溝道的寬度中的增加，其等于大約2a/b，其中a是所述重復(fù)的三角形尖峰特征的一側(cè)的長度，并且其中b是所述重復(fù)的三角形尖峰特征的底部的長度或者所述重復(fù)的三角形尖峰特征的間距。
10.權(quán)利要求1所述的器件，其中所述重復(fù)特征包括重復(fù)的矩形或梯形尖峰特征。
【文檔編號】H01L21/336GK104282758SQ201410310922
【公開日】2015年1月14日 申請日期:2014年7月2日 優(yōu)先權(quán)日:2013年7月2日
【發(fā)明者】A.V.博羅特尼科夫, P.A.羅西 申請人:通用電氣公司