半導體器件及其形成方法
【專利摘要】一種半導體器件及其形成方法，其中半導體器件的形成方法包括：提供半導體襯底，所述半導體襯底包括存儲區(qū)、邏輯區(qū)和電容區(qū)；在所述電容區(qū)半導體襯底表面形成掩膜層；刻蝕所述掩膜層，直至暴露出半導體襯底表面，使得刻蝕后的掩膜層與半導體襯底形成第一凹槽；在所述第一凹槽底部和側壁、以及掩膜層表面形成側墻膜；回刻蝕去除位于掩膜層表面的側墻膜，直至暴露出掩膜層表面和半導體襯底表面，形成緊挨掩膜層側壁的側墻，所述側墻與半導體襯底形成第二凹槽；在所述掩膜層表面、以及第二凹槽底部和側壁形成第一介質層。本發(fā)明提供一種新的半導體器件的形成方法，在半導體器件中形成半導體電容器，無需額外增加工藝步驟，節(jié)省工藝成本。
【專利說明】半導體器件及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域技術，特別涉及半導體器件及其形成方法。
【背景技術】
[0002]半導體器件中的半導體電容器包括PIP電容器和PPS電容器，其中，PIP電容器為多晶硅-絕緣體-多晶硅(Poly-1nsulator-Poly)電容器，PPS電容器為多晶硅-多晶硅-襯底(Poly-Poly-Substrate)電容器。PIP電容器和PPS電容器在存儲器件中被廣泛應用于防止噪音和模擬器件的頻率解調。
[0003]隨著半導體器件的飛速發(fā)展，不斷縮小管芯面積成為延長產(chǎn)品生命力的主要方法之一。而在數(shù)?；旌想娐分校雽w電容器面積在芯片中所占的比例時相當可觀的，因此，制作高性能、高電容值的半導體電容器是半導體器件發(fā)展的必然趨勢。
[0004]然而，隨著半導體器件的形成工藝不斷發(fā)展，難以在不增加工藝成本的情況下，在半導體器件中形成半導體電容器，以提高半導體器件的性能。
【發(fā)明內容】
[0005]本發(fā)明解決的問題是提供一種半導體器件及其形成方法，在不增加額外工藝成本的條件下，在半導體器件中形成半導體電容器。
[0006]為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括:提供半導體襯底，所述半導體襯底包括存儲區(qū)、邏輯區(qū)和電容區(qū)；在所述電容區(qū)半導體襯底表面形成掩膜層；刻蝕所述掩膜層，直至暴露出半導體襯底表面，使得刻蝕后的掩膜層與半導體襯底形成第一凹槽；在所述第一凹槽底部和側壁、以及掩膜層表面形成側墻膜；回刻蝕去除位于掩膜層表面和半導體襯底表面的側墻膜，保留形成緊挨掩膜層側壁的側墻，所述側墻與半導體襯底形成第二凹槽；在所述掩膜層表面、以及第二凹槽底部和側壁形成第一介質層；在所述存儲區(qū)半導體襯底表面形成字線多晶硅層的同時，形成覆蓋于所述第一介質層的第一多晶娃膜；去除位于掩膜層表面的第一多晶娃膜和第一介質層，形成第一多晶娃層；去除所述掩膜層，暴露出電容區(qū)半導體襯底表面；在所述第一多晶硅層表面形成第二介質層；在所述邏輯區(qū)形成柵極的同時，在所述第二介質層表面和電容區(qū)半導體襯底表面形成第二多晶硅膜，并對所述第二多晶硅膜進行刻蝕，暴露出側墻一側的半導體襯底表面和部分第一多晶硅層表面，形成覆蓋剩余第二介質層的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。
[0007]可選的，還包括:在所述電容區(qū)半導體襯底內形成淺槽隔離結構；在所述淺槽隔離結構表面形成側墻；在所述第二介質層表面和淺槽隔離結構表面形成多晶硅膜，并對所述多晶硅膜進行刻蝕；所述第一多晶硅層、第二介質層和第二多晶硅層構成PIP電容器。
[0008]可選的，還包括:在所述電容區(qū)半導體襯底內形成摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；在所述摻雜阱表面形成側墻；在所述第二介質層表面和摻雜阱表面形成多晶硅膜，并對所述多晶硅膜進行刻蝕；所述摻雜阱、第一介質層和第一多晶娃層構成MOS電容器,第一多晶娃層、第二介質層和第二多晶娃層構成PIP電容器。
[0009]可選的,在所述第一多晶娃層表面形成第一導電插塞,所述第一導電插塞與所述第一多晶娃層電連接；在所述第二多晶娃層表面形成第二導電插塞，所述第二導電插塞與第二多晶硅層電連接。
[0010]可選的，在所述摻雜講表面形成講導電插塞，所述講導電插塞與摻雜講電連接。
[0011]本發(fā)明還提供一種半導體器件，包括:具有電容區(qū)的半導體襯底；位于電容區(qū)半導體襯底表面的側墻，所述側墻之間的半導體襯底與側墻構成凹槽；位于所述凹槽底部和側壁的第一介質層；位于所述第一介質層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質層，且所述第二介質層暴露出部分第一多晶硅層表面；位于所述第二介質層表面的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。
[0012]可選的，所述電容區(qū)的半導體襯底還包括淺槽隔離結構；位于淺槽隔離結構表面的側墻，所述側墻之間的淺槽隔離結構和側墻形成凹槽；所述第一多晶硅層、第二介質層、第二多晶娃層成PIP電容器。
[0013]可選的，所述電容區(qū)的半導體襯底還包括摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；所述摻雜阱表面具有側墻，所述側墻之間的摻雜阱和側墻形成凹槽；所述摻雜講、第一介質層和第一多晶娃層構成MOS電容器,第一多晶娃層、第二介質層和第二多晶娃層構成PIP電容器。
[0014]可選的,還包括:所述暴露出的第一多晶娃層表面具有第一導電插塞，所述第一導電插塞與第一多晶硅層電連接；與所述第二多晶硅層電連接的第二導電插塞。
[0015]可選的，與所述摻雜阱電連接的阱導電插塞。
[0016]與現(xiàn)有技術相比，本發(fā)明提供的技術方案具有以下優(yōu)點:
[0017]本發(fā)明實施例中，在存儲區(qū)形成字線多晶硅層的同時，在第一介質層表面形成第一多晶硅層；在邏輯區(qū)形成柵介質層的同時，在所述第一多晶硅層表面形成第二介質層；在邏輯區(qū)形成柵導電層的同時，在所述第二介質層表面形成第二多晶硅層；本實施例電容區(qū)所形成的半導體電容器利用已有的半導體器件的工藝步驟形成，減少工藝步驟，從而能夠節(jié)省工藝成本，節(jié)約工藝時間，提高生產(chǎn)效率。
[0018]進一步，當在具有電容區(qū)的半導體襯底內形成淺槽隔離結構時，在所述淺槽隔離結構表面形成側墻，在所述淺槽隔離結構表面形成第一介質層，則形成的半導體電容器為PIP電容器。
[0019]進一步，當在具有電容區(qū)的半導體襯底內形成摻雜阱時，在所述摻雜阱表面形成側墻，在所述摻雜阱表面形成第一介質層，則形成的半導體電容器為MOS電容器和PIP電容器并聯(lián)組成的PPS電容器，使得形成的半導體電容器的電容量較大，提高單位面積的電容量，有利于改善半導體器件的電學性能，滿足器件小型化的發(fā)展趨勢。
【專利附圖】
【附圖說明】
[0020]圖1為一實施例的PIP電容器的結構示意圖；
[0021]圖2為另一實施例的PPS電容器的結構示意圖；
[0022]圖3至圖15為本發(fā)明第一實施例形成半導體器件過程的剖面結構示意圖；
[0023]圖16至圖18為本發(fā)明第二實施例形成的半導體器件的剖面結構示意圖。【具體實施方式】
[0024]由【背景技術】可知，隨著半導體器件的形成工藝的不斷發(fā)展，難以在不增加工藝成本的條件下，在半導體工藝中形成高密度半導體電容器。
[0025]圖1為一實施例形成的PIP電容器的結構示意圖，包括:半導體襯底100，所述半導體襯底100內形成有淺溝槽隔離結構101，且所述淺溝槽隔離結構101表面與半導體襯底100表面齊平；位于所述淺溝槽隔離結構101表面的第一多晶娃層102,且所述第一多晶娃層102摻雜有N型離子；位于所述第一多晶娃層102表面的介質層103,暴露出第一多晶娃層102 —端的部分表面,所述第一多晶娃層102暴露的表面具有與第一多晶娃層102電連接的第一導電插塞105,且所述介質層103覆蓋第一多晶娃層102另一端的側壁；位于所述介質層103表面的第二多晶娃層104,所述第二多晶娃層104表面具有與第二多晶娃層104電連接的第二導電插塞106。
[0026]圖2為另一實施例形成的PPS電容器的結構不意圖，包括:半導體襯底200,所述半導體襯底200內形成有摻雜阱201，以及位于所述摻雜阱201兩側的淺溝槽隔離結構202 ;位于所述摻雜阱201表面的第一介質層203 ;位于所述第一介質層203表面的第一多晶娃層204,且所述第一多晶娃層204摻雜有N型離子；位于所述第一多晶娃層204表面的第二介質層205 ;位于所述第二介質層205表面的第二多晶硅層206 ;需要說明的是，所述第一多晶娃層204與第一導電插塞207相連接,所述第二多晶娃層206與第二導電插塞208相連接。
[0027]為了滿足半導體器件工藝對節(jié)約成本的發(fā)展需求，在現(xiàn)有半導體器件的工藝流程中，PIP電容器或PPS電容器會在形成半導體器件的存儲結構和邏輯結構的同時形成，從而減少了工藝步驟，縮減了半導體器件的制造時間，節(jié)約成本。
[0028]然而，隨著半導體器件器件形成工藝的不斷改進，在半導體器件中形成PIP電容器或PPS電容器時，往往需要增加額外的曝光和刻蝕步驟、沉積步驟等工藝。
[0029]為此，本發(fā)明提供一種半導體器件及其形成方法，所形成的半導體電容器利用已有的半導體器件的工藝步驟形成，無需額外增加沉積或刻蝕等工藝步驟，從而能夠節(jié)省工藝成本，節(jié)約工藝時間，提高生產(chǎn)效率。
[0030]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0031]第一實施例
[0032]本發(fā)明第一實施例以形成的半導體器件中的半導體電容器為PIP電容器作示范性說明。
[0033]圖3至圖15為本發(fā)明第一實施例提供的形成半導體器件的過程剖面結構示意圖。
[0034]請參考圖3，提供半導體襯底300，所述半導體襯底300包括存儲區(qū)(未圖示)、邏輯區(qū)(未圖示)和電容區(qū)，在所述電容區(qū)半導體襯底300內形成淺槽隔離結構301，所述淺槽隔離結構301表面形成有控制柵導電層302。所述半導體襯底300用于為后續(xù)工藝提供工作平臺，所述半導體襯底300為硅襯底、鍺襯底、鍺化硅襯底、碳化硅襯底或絕緣體上的硅襯
。[0035]所述淺槽隔離結構301的材料為氧化硅、氮化硅或氮氧化硅。本實施例中，所述淺槽隔離結構301的材料為氧化硅。
[0036]需要說明的是，在存儲區(qū)形成控制柵導電層的同時，在所述淺槽隔離結構301表面也形成了控制柵導電層302，所述控制柵導電層302的材料為多晶硅。
[0037]請參考圖4，在所述淺槽隔離結構301表面形成掩膜層；刻蝕所述掩膜層，直至暴露出淺槽隔離結構301表面的控制柵導電層302表面，使得刻蝕后的掩膜層303與淺槽隔離結構301形成第一凹槽304。
[0038]本實施例中，所述掩膜層303的材料為氮化硅，所述掩膜層303的厚度為2000埃
至4000埃。
[0039]作為一個實施例，形成第一凹槽304的工藝步驟包括:形成覆蓋控制柵導電層302的掩膜層；在所述掩膜層表面形成圖形化的光刻膠層；以所述光刻膠層為掩膜，刻蝕所述掩膜層，使得刻蝕后的掩膜層303與淺槽隔離結構301形成第一凹槽304，且所述第一凹槽304暴露出控制柵導電層302的表面。
[0040]在本發(fā)明其他實施例中，所述掩膜層303可以為光刻膠層或由光刻膠層和抗反射涂層組成的疊層結構。
[0041]在半導體襯底300其他區(qū)域形成掩膜層且刻蝕掩膜層的同時，在淺槽隔離結構301表面形成掩膜層303，并對所述掩膜層303進行刻蝕處理，使得刻蝕后的掩膜層303與淺槽隔離結構301之間形成第一凹槽304，未增加額外的工藝步驟。
[0042]請參考圖5，在所述第一凹槽304底部和側壁、以及掩膜層303表面形成側墻膜305。
[0043]所述側墻膜305用于后續(xù)形成第一側墻，所述側墻膜305的材料為氧化硅。
[0044]采用化學氣相沉積或原子層沉積工藝形成所述側墻膜305。
[0045]請參考圖6，回刻蝕去除位于掩膜層303表面和半導體襯底300表面的側墻膜305，保留形成緊挨掩膜層303側壁的第一側墻306，同時去第一側墻306之間的控制柵導電層 302。
[0046]具體的，對側墻膜305進行回刻蝕處理，從而形成所述第一側墻306，且所述回刻蝕處理還刻蝕去除了第一側墻306之間的控制柵導電層302，從而暴露出淺槽隔離結構301的表面。
[0047]作為一個實施例，采用干法刻蝕工藝進行所述回刻蝕處理。
[0048]需要說明的是，在存儲區(qū)形成側墻的同時，在所述電容區(qū)淺槽隔離結構301表面形成第一側墻306，不需要額外增加工藝步驟。
[0049]請參考圖7，形成覆蓋第一側墻306的第二側墻307，所述第二側墻307還覆蓋在第一側墻306下方的控制柵導電層302側壁，所述第一側墻306和第二側墻307與淺槽隔離結構301形成第二凹槽320。
[0050]所述第二側墻307的形成步驟以及材料參見第一側墻306的形成步驟以及材料，在此不再贅述。
[0051]所述第二側墻307的作用為:刻蝕去除第一側墻306之間的控制柵導電層302之后，位于第一側墻306下方的控制柵導電層302側壁被暴露出，所述第二側墻307覆蓋所述暴露出的控制柵導電層302側壁，避免控制柵導電層302影響后續(xù)形成的半導體電容器的性能。[0052]本實施例中，所述側墻為第一側墻306和第二側墻307的疊層結構。
[0053]請參考圖8，在所述掩膜層303表面、以及第二凹槽320 (請參考圖7)底部和側壁形成第一介質層308 ;在存儲區(qū)半導體襯底表面形成字線多晶硅的同時，形成覆蓋所述第一介質層308的第一多晶娃膜309。
[0054]所述第一介質層308的材料為氧化娃,所述第一介質層308的厚度為50埃至250埃。所述第一多晶硅膜309的材料為摻雜的多晶硅，所述第一多晶硅膜309的厚度為1500埃至2500埃。
[0055]本實施例中，所述摻雜的多晶硅為N型摻雜的多晶硅，使得形成的PIP電容器性能更加穩(wěn)定；所述N型摻雜的摻雜離子為磷或砷。
[0056]本實施例中，在存儲區(qū)形成隧穿介質層和字線多晶硅層的同時，形成所述第一介質層308和第一多晶硅膜309，不需要額外的工藝步驟，節(jié)約了生產(chǎn)成本。
[0057]請參考圖9，去除位于掩膜層303表面的第一多晶硅膜309 (請參考圖8)和第一介質層308，形成位于第二凹槽320 (請參考圖7)內的第一多晶硅層310。
[0058]作為一個實施例，采用CMP (化學機械拋光)工藝，去除位于掩膜層303表面的第一多晶娃膜309以及第一介質層308。
[0059]去除位于掩膜層303表面的第一多晶硅膜309和第一介質層308，以達到以下目的:在第二凹槽320底部和側壁形成第一介質層308，在所述第一介質層308表面形成第一多晶硅層310。
[0060]CMP工藝后,形成的第一多晶娃層310為PIP電容器的下電極板。
[0061]請參考圖10，去除所述掩膜層303 (請參考圖10)以及位于掩膜層303下方的控制柵導電層302，暴露出淺槽隔離結構301表面。
[0062]作為一個實施例，采用濕法刻蝕工藝去除所述掩膜層303，所述濕法刻蝕工藝的刻蝕液體為熱磷酸溶液。
[0063]采用干法刻蝕工藝去除所述控制柵導電層302，所述干法刻蝕工藝的刻蝕氣體為Cl2、HBr 或 HCl。
[0064]請參考圖11，在所述第一多晶硅層310表面形成第二介質層311。
[0065]本實施例中，所述第二介質層311的材料為氧化硅。
[0066]所述第二介質層311的形成工藝為熱氧化工藝，在熱氧化工藝條件下，部分厚度的第一多晶硅層310被氧化形成第二介質層311。
[0067]需要說明的是，所述熱氧化工藝可以在半導體器件的存儲區(qū)或邏輯區(qū)進行熱氧化時同時進行；所述第二介質層也可以在邏輯區(qū)形成柵介質層的同時，采用化學氣相沉積、原子層沉積或物理氣相沉積工藝形成。
[0068]請參考圖12，在邏輯區(qū)形成柵極的同時，在所述第二介質層311表面和淺槽隔離結構301表面形成第二多晶硅膜312。
[0069]所述第二多晶硅膜312的材料為摻雜的多晶硅，為了使形成的PIP電容器更加穩(wěn)定，所述摻雜為N型摻雜，所述N型摻雜的摻雜離子為磷或砷。
[0070]請參考圖13至圖15，圖14為圖13沿AAl方向的剖面結構示意圖，圖15為圖13沿BBl方向的剖面結構示意圖，對所述第二多晶硅膜312 (請參考圖12)進行刻蝕，暴露出側墻一側的淺槽隔離結構301表面和部分第一多晶硅層310表面，形成覆蓋剩余第二介質層311的第二多晶硅層313，且所述第二多晶硅層313覆蓋側墻的側壁以及所述側墻一側的淺槽隔離結構301表面。
[0071]作為一個實施例，在邏輯區(qū)的柵極表面形成光刻膠以刻蝕柵極的同時，在所述第二多晶硅膜312表面形成圖形化的光刻膠層，以所述圖形化的光刻膠層為掩膜，對所述第二多晶硅膜312進行刻蝕，暴露出側墻一側的淺槽隔離結構301表面，同時刻蝕位于所述側墻另一側的部分第二多晶硅膜312和部分第二介質層311，暴露出部分第一多晶硅層310表面，形成覆蓋剩余第二介質層311的第二多晶硅層313，且所述第二多晶硅層313覆蓋側墻的側壁以及所述側墻一側的淺槽隔離結構301表面。
[0072]所述第二多晶硅層313為PIP電容器的上電極板。
[0073]需要說明的是，所述光刻膠層的形成工藝以及刻蝕工藝，均在進行邏輯區(qū)的光刻膠層的形成工藝以及刻蝕工藝時形成，不需要增加額外的工藝步驟。
[0074]請繼續(xù)參考圖13至圖15,在所述暴露出的第一多晶娃層310表面形成第一導電插塞314,所述第一導電插塞314與第一多晶娃層310電連接；在所述第二多晶娃層313表面形成第二導電插塞315,所述第二導電插塞315與第二多晶娃層313電連接。
[0075]所述第一導電插塞314或第二導電插塞315的材料為W、Al、Cu、Ag、Au或它們的
么么
I=1-Wl O
[0076]本實施例中，所述第一多晶硅層310、第二介質層311和第二多晶硅層313構成PIP電容器。
[0077]相應的，本發(fā)明第一實施例還提供一種半導體器件，請參考圖13至圖15，圖14為圖13沿AAl方向的剖面結構示意圖，圖15為圖13沿BBl方向的剖面結構示意圖，所述半導體器件包括:
[0078]具有電容區(qū)的半導體襯底300，所述電容區(qū)的半導體襯底300還包括淺槽隔離結構 301 ；
[0079]位于所述淺槽隔離結構301表面的側墻，所述側墻之間的淺槽隔離結構301和側墻構成凹槽，且所述側墻由第一側墻306和第二側墻307的疊層結構構成；
[0080]位于所述凹槽底部和側壁的第一介質層308 ；
[0081]位于所述第一介質層308表面的第一多晶娃層310 ；
[0082]位于所述第一多晶娃層310表面的第二介質層311,且所述第二介質層311暴露出部分第一多晶娃層310表面；
[0083]位于所述第二介質層311表面的第二多晶硅層313，且所述第二多晶硅層313還覆蓋側墻的側壁以及所述側墻一側的淺槽隔離結構301.[0084]所述半導體器件還包括:所述暴露出的第一多晶硅層310表面具有第一導電插塞314,所述第一導電插塞314與第一多晶娃層310電連接；與所述第二多晶娃層313電連接的第二導電插塞315。
[0085]本實施例中，所述側墻覆蓋控制柵導電層302。
[0086]所述第一側墻306或第二側墻307的材料為氧化硅，所述第一側墻306的厚度為1000埃至4000埃。
[0087]所述第一介質層308或第二介質層311的材料為氧化硅。
[0088]所述第一多晶硅層310或第二多晶硅層313的材料為摻雜的多晶硅，所述第一多晶硅層310的厚度為1500埃至2500埃。
[0089]所述第一多晶娃層310、第二介質層311和第二多晶娃層313構成PIP電容器。其中，所述第一多晶硅層310與形成存儲區(qū)的字線多晶硅層同時形成，所述第二多晶硅層313與形成邏輯區(qū)的柵導電層同時形成，因此形成所述PIP電容器無需增加額外的工藝步驟，從而簡化了工藝，節(jié)省了時間，并降低了器件的生產(chǎn)成本。
[0090]綜上，本發(fā)明提供的第一實施例的技術方案具有以下優(yōu)點:
[0091]首先，本發(fā)明實施例中，在存儲區(qū)形成字線多晶硅層的同時，在第一介質層表面形成第一多晶硅層；在邏輯區(qū)形成柵介質層的同時，在所述第一多晶硅層表面形成第二介質層；在邏輯區(qū)形成柵導電層的同時，在所述第二介質層表面形成第二多晶硅層；本實施例電容區(qū)所形成的半導體電容器利用已有的半導體器件的工藝步驟形成，無需額外增加沉積或刻蝕等工藝步驟，從而能夠節(jié)省工藝成本，節(jié)約工藝時間，提高生產(chǎn)效率。
[0092]其次，當在具有電容區(qū)的半導體襯底內形成淺槽隔離結構時，在所述淺槽隔離結構表面形成側墻，在所述淺槽隔離結構表面形成第一介質層，則形成的半導體電容器為PIP電容器。
[0093]第二實施例
[0094]圖16至圖18是本發(fā)明第二實施例提供的半導體器件的剖面結構示意圖，圖17為圖16沿AAl方向的剖面結構示意圖，圖18為圖16沿BBl方向的剖面結構示意圖。
[0095]本發(fā)明第二實施例形成的半導體器件中的半導體電容器為PPS電容器和PIP電容器構成的并聯(lián)電容器。
[0096]本發(fā)明第二實施例提供的半導體器件，包括:
[0097]具有電容區(qū)的半導體襯底400，所述電容區(qū)的半導體襯底400還包括摻雜阱402，所述摻雜阱402由淺槽隔離結構401與半導體襯底400其他區(qū)域隔離；
[0098]位于所述淺槽隔離結構401表面的側墻，所述側墻之間的摻雜阱402和側墻構成凹槽，且所述側墻由第一側墻406和第二側墻407的疊層結構構成；
[0099]位于所述凹槽底部和側壁的第一介質層408 ；
[0100]位于所述第一介質層408表面的第一多晶娃層409 ；
[0101 ] 位于所述第一多晶娃層409表面的第二介質層410,且所述第二介質層410暴露出部分第一多晶娃層409表面；
[0102]位于所述第二介質層410表面的第二多晶硅層412，且所述第二多晶硅層412還覆蓋側墻的側壁以及所述側墻一側的摻雜阱402。
[0103]所述半導體器件還包括:所述暴露出的第一多晶硅層409表面具有第一導電插塞413,所述第一導電插塞413與第一多晶娃層409電連接；與所述第二多晶娃層412電連接的第二導電插塞414 ;在所述摻雜講402表面形成講導電插塞415,所述講導電插塞415與摻雜阱402電連接。
[0104]本實施例中，所述側墻覆蓋浮柵導電層和控制柵導電層的疊層結構403。
[0105]所述第一側墻406或第二側墻407的材料為氧化硅，所述第一側墻406的厚度為1000埃至4000埃。
[0106]所述第一介質層408或第二介質層410的材料為氧化硅。
[0107]所述第一多晶硅層409或第二多晶硅層412的材料為摻雜的多晶硅，所述第一多晶硅層409的厚度為500埃至1000埃。
[0108]本實施提供的半導體器件中的半導體電容器包括PPS電容器和PIP電容器；所述摻雜講402、第一介質層408和第一多晶娃層409構成MOS電容器,第一多晶娃層409、第二介質層410和第二多晶硅層412構成PIP電容器；所述MOS電容器和PIP電容器并聯(lián)的PPS電容器，使得形成的半導體電容器的電容量增加，從而提高單位面積的電容量，節(jié)約芯片面積，滿足器件小型化的發(fā)展趨勢，有利于提高半導體器件的電學性能。
[0109]相應的，本發(fā)明第二實施例還提供一種半導體器件的形成方法。
[0110]第二實施例所提供的半導體器件的形成方法可參考第一實施例所提供的半導體器件的形成方法。
[0111]需要說明的是，第二實施例與第一實施例所提供的半導體器件的形成方法的區(qū)別在于:在本發(fā)明第二實施例提供的半導體器件的形成方法中，所述半導體襯底400具有存儲區(qū)(未圖示)、邏輯區(qū)(未圖示)和電容區(qū)；在所述具有電容區(qū)的半導體襯底400內形成摻雜阱402，所述摻雜阱402由淺槽隔離結構401隔開，在所述摻雜阱402表面形成有浮柵導電層和控制柵導電層的疊層結構403 ;在所述摻雜阱402表面形成側墻，所述側墻之間的摻雜阱402和側墻形成凹槽；在所述第二介質層410表面和摻雜阱402表面形成多晶硅膜(未圖示)，并對所述多晶硅膜進行刻蝕，形成第二多晶硅層412。
[0112]在存儲區(qū)或邏輯區(qū)的半導體襯底內形成摻雜阱的同時，在所述具有電容區(qū)的半導體襯底400內形成摻雜阱402。
[0113]所述第一介質層408、第一多晶娃層409、第二介質層410和第二多晶娃層412可依次參考第一實施例提供的第一介質層309、第一多晶娃層309、第二介質層310和第二多晶硅層312的形成方法，在此不再贅述。
[0114]所述摻雜講402、第一介質層408和第一多晶娃層409構成MOS電容器,第一多晶硅層409、第二介質層410和第二多晶硅層412構成PIP電容器，所述MOS電容器和PIP電容器并聯(lián)組成PPS電容器。
[0115]綜上，本發(fā)明第二實施例提供的技術方案具有以下優(yōu)點:
[0116]首先，本發(fā)明實施例中，在存儲區(qū)形成字線多晶硅層的同時，在第一介質層表面形成第一多晶硅層；在邏輯區(qū)形成柵介質層的同時，在所述第一多晶硅層表面形成第二介質層；在邏輯區(qū)形成柵導電層的同時，在所述第二介質層表面形成第二多晶硅層；本實施例電容區(qū)所形成的半導體電容器利用已有的半導體器件的工藝步驟形成，無需額外增加沉積或刻蝕等工藝步驟，從而能夠節(jié)省工藝成本，節(jié)約工藝時間，提高生產(chǎn)效率。
[0117]其次，當在具有電容區(qū)的半導體襯底內形成摻雜阱時，在所述摻雜阱表面形成側墻，在所述摻雜阱表面形成第一介質層，則形成的半導體電容器為MOS電容器和PIP電容器并聯(lián)組成的PPS電容，使得形成的半導體電容器的電容量較大，提高單位面積的電容量，滿足器件小型化的發(fā)展趨勢，從而有利于改善半導體器件的電學性能。
[0118]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【權利要求】
1.一種半導體器件的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底包括存儲區(qū)、邏輯區(qū)和電容區(qū)； 在所述電容區(qū)半導體襯底表面形成掩膜層； 刻蝕所述掩膜層，直至暴露出半導體襯底表面，使得刻蝕后的掩膜層與半導體襯底形成第一凹槽； 在所述第一凹槽底部和側壁、以及掩膜層表面形成側墻膜； 回刻蝕去除位于掩膜層表面和半導體襯底表面的側墻膜，保留形成緊挨掩膜層側壁的側墻，所述側墻與半導體襯底形成第二凹槽； 在所述掩膜層表面、以及第二凹槽底部和側壁形成第一介質層； 在所述存儲區(qū)半導體襯底表面形成字線多晶硅層的同時，形成覆蓋于所述第一介質層的第一多晶娃膜； 去除位于掩膜層表面的第一多晶娃膜和第一介質層，形成第一多晶娃層； 去除所述掩膜層，暴露出電容區(qū)半導體襯底表面； 在所述第一多晶硅層表面形成第二介質層； 在所述邏輯區(qū)形成柵極的同時，在所述第二介質層表面和電容區(qū)半導體襯底表面形成第二多晶硅膜，并對所述第二多晶硅膜進行刻蝕，暴露出側墻一側的半導體襯底表面和部分第一多晶硅層表面，形成覆蓋剩余第二介質層的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。
2.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，還包括:在所述電容區(qū)半導體襯底內形成淺槽隔離結構；在所述淺槽隔離結構表面形成側墻；在所述第二介質層表面和淺槽隔離結構表面形成多晶硅膜，并對所述多晶硅膜進行刻蝕；所述第一多晶硅層、第二介質層和第二多晶娃層構成PIP電容器。
3.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，還包括:在所述電容區(qū)半導體襯底內形成摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；在所述摻雜阱表面形成側墻；在所述第二介質層表面和摻雜阱表面形成多晶硅膜，并對所述多晶娃膜進行刻蝕；所述摻雜講、第一介質層和第一多晶娃層構成MOS電容器,第一多晶娃層、第二介質層和第二多晶娃層構成PIP電容器。
4.根據(jù)權利要求1至3中任一項所述的半導體器件的形成方法，其特征在于，在所述第一多晶娃層表面形成第一導電插塞，所述第一導電插塞與所述第一多晶娃層電連接；在所述第二多晶硅層表面形成第二導電插塞，所述第二導電插塞與第二多晶硅層電連接。
5.根據(jù)權利要求3所述的半導體器件的形成方法，其特征在于，在所述摻雜阱表面形成阱導電插塞，所述阱導電插塞與摻雜阱電連接。
6.—種半導體器件,其特征在于,包括: 具有電容區(qū)的半導體襯底； 位于電容區(qū)半導體襯底表面的側墻，所述側墻之間的半導體襯底與側墻構成凹槽； 位于所述凹槽底部和側壁的第一介質層； 位于所述第一介質層表面的第一多晶娃層； 位于所述第一多晶娃層表面的 第二介質層，且所述第二介質層暴露出部分第一多晶娃層表面；位于所述第二介質層表面的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。
7.根據(jù)權利要求6所述的半導體器件，其特征在于，所述電容區(qū)的半導體襯底還包括淺槽隔離結構；位于淺槽隔離結構表面的側墻，所述側墻之間的淺槽隔離結構和側墻形成凹槽；所述第一多晶娃層、第二介質層、第二多晶娃層成pip電容器。
8.根據(jù)權利要求6所述的半導體器件，其特征在于，所述電容區(qū)的半導體襯底還包括摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；所述摻雜阱表面具有側墻，所述側墻之間的摻雜阱和側墻形成凹槽；所述摻雜阱、第一介質層和第一多晶硅層構成MOS電容器,第一多晶娃層、第二介質層和第二多晶娃層構成PIP電容器。
9.根據(jù)權利要求6至8任一項所述的器件，其特征在于，還包括:所述暴露出的第一多晶娃層表面具有第一導電插塞，所述第一導電插塞與第一多晶娃層電連接；與所述第二多晶硅層電連接的第二導電插塞。
10.根據(jù)權利要求8所述的半導體器件，其特征在于，還包括:與所述摻雜阱電連接的講導電插塞。
【文檔編號】H01L21/02GK103811307SQ201410078899
【公開日】2014年5月21日 申請日期:2014年3月5日 優(yōu)先權日:2014年3月5日
【發(fā)明者】高超, 江紅, 王哲獻 申請人:上海華虹宏力半導體制造有限公司