用于三維裝置具有多個垂直延伸的導(dǎo)體的裝置及制造方法
【專利摘要】本發(fā)明公開了一種用于三維裝置具有多個垂直延伸的導(dǎo)體的裝置及制造方法，三維(three dimensional，3D)電路中的導(dǎo)體可透過兩段式刻蝕處理來形成。此3D電路包含具多個垂直延伸于高長寬比溝道之中的水平線。此處理包括：提供一襯底，此襯底具有多個間隔開的疊層；在這些間隔開的疊層之間，形成一垂直柱圖樣；以及形成一水平線圖樣于這些間隔開的疊層上的導(dǎo)體材料本體上，這些水平線是連接垂直柱圖樣中的多個垂直柱。導(dǎo)體材料可沉積于這些間隔開的疊層上。一第一刻蝕處理可用來形成垂直柱圖樣。一第二刻蝕處理可用來形成水平線圖樣。這些導(dǎo)體可作為3D存儲器中的位線或字線。
【專利說明】用于三維裝置具有多個垂直延伸的導(dǎo)體的裝置及制造方法

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是關(guān)于一種高密度集成電路裝置。尤其，根據(jù)本發(fā)明實施例，是提供一種針對三維高密度裝置中連接至多平面是導(dǎo)體的制造方法與結(jié)構(gòu)。

【背景技術(shù)】
[0002]三維(Three Dimens1nal, 3D)存儲器裝置具有多層結(jié)構(gòu)的特征,每一層結(jié)構(gòu)可具有平面的存儲單元(memory cell)陣列。對于3D存儲器裝置而言,連接至多個平面的導(dǎo)體(例如高密度字線(word line)或位線(bit line))并不易于制造。
[0003]在某些配置中，3D存儲器裝置具有由多個半導(dǎo)體材料條所形成的多個脊?fàn)畀B層，這些脊?fàn)畀B層是由絕緣材料分隔。舉例來說，這些半導(dǎo)體材料條可具有NAND串行中的存儲單元通道。一種包括這些特征的架構(gòu)被稱為3D垂直柵極結(jié)構(gòu)(3D Vertical Gate，3DVG)，其描述于標(biāo)題名稱為“Memory Architecture 0f3D Array With Alternating Memory StringOrientat1n And String Select Structures” 的美國申請公開案第 2012 / 0182806 號，此美國申請案的發(fā)明人為Shih-Hung Chen及Hang-Ting Lue,申請日為2011年4月I日。此美國申請案的全部內(nèi)容是以引用方式并入本文。
[0004]在3DVG結(jié)構(gòu)當(dāng)中，半導(dǎo)體材料條在脊?fàn)畀B層的側(cè)面上具有側(cè)表面。作為字線的多個導(dǎo)體(可耦接至列譯碼器)，是正交地延伸于這些脊?fàn)畀B層之上。這些字線具有與這些疊層表面順形的表面(例如字線的底表面)。此順形(conformal)的表面組態(tài)導(dǎo)致在與此半導(dǎo)體材料條的側(cè)表面與多條字線交會點建立一個多層的交會區(qū)域。此存儲器元件是安置于介于半導(dǎo)體材料條的側(cè)表面與字線間的交會區(qū)域中。存儲元件是可編程的，類似于以下所描述的可編程電阻結(jié)構(gòu)或是電荷捕捉(charge trapping)結(jié)構(gòu)。于特定交會區(qū)域中的疊層內(nèi)的順形字線、存儲元件及半導(dǎo)體材料條的組合構(gòu)成存儲單元的一疊層。此陣列結(jié)構(gòu)的結(jié)果可以提供3D陣列的存儲單元。
[0005]于其它實施例中，有源條可作為字線，并具有垂直的位線于其間以用于垂直NAND串行組態(tài)。例如，請參閱標(biāo)題名稱為“Memory Device, Manufacturing MethodAnd Operating Method Of The Same”的美國專利案第8，363，476號，此案的發(fā)明人為Shih-Hung Chen及Hang-Ting Lue，核準(zhǔn)日為2013年I月29日(申請日為2011年I月19日)。此案的全部內(nèi)容是以引用方式并入本文。
[0006]多項技術(shù)已實現(xiàn)來改善這樣的金屬線結(jié)構(gòu)及其工藝。例如，被揭露于標(biāo)題名稱為“Damascene Word Line”的美國申請公開案第2013 / 0175598號，此案的發(fā)明人為Shih-Hung Chen> Hang-Ting Lue 及 Yen-Hao Shih,申請日為 2012 年 I 月 10 日；另揭露于標(biāo)題名稱為“Damascene Word Line”的美國申請案第13 / 527，259號，此案的發(fā)明人為Shih-Hung Chen> Yen-Hao Shih 及 Hang-Ting Lue,申請日為 2012 年 6 月 19 日；另揭露于標(biāo)題名稱為“Damascene Conductor for 3D Array”的美國申請案第13 / 897，702號，此案的發(fā)明人為Ehr-Kun Lai>Yen-Hao Shih及Guanru Lee,申請日為2013年5月20日、標(biāo)題名稱為“Damascene Conductor for a 3D Device”的美國申請案第 13 / 935，375 號，此案的發(fā)明人為Chia-Jung Chiu及Guanru Lee。上述的全部內(nèi)容是以引用方式并入本文。
[0007]在脊之間形成具有多個直柱的導(dǎo)線于高長寬比(aspect rat1)溝道(例如作為3DVG結(jié)構(gòu)、垂直NAND結(jié)構(gòu)以及其它高密度結(jié)構(gòu)中的字線)需要復(fù)雜的圖樣化技術(shù)。舉例來說，有一方式是需利用可承受深刻蝕以形成垂直柱于溝道的厚硬式掩模。但利用厚硬式掩模會增加工藝的困難度，因為其會增加溝道的長寬比。另一問題是剩余的導(dǎo)電條會殘留在溝道中的導(dǎo)體柱之間,造成鄰近的導(dǎo)體短路。
[0008]有鑒于此，目前亟需提供一種可用于復(fù)雜3D結(jié)構(gòu)及其它需要延伸導(dǎo)體至高長寬比溝道中的設(shè)置以作為高密度字線及位線的技術(shù)。


【發(fā)明內(nèi)容】

[0009]對于特定的3D疊層集成電路裝置，有源材料條(例如:用于存儲單元的位線或字線)是疊層于多個分開的脊?fàn)罱Y(jié)構(gòu)，這些脊?fàn)罱Y(jié)構(gòu)被設(shè)置為向一第一方向延伸，并由高長寬比的溝道分隔。在此結(jié)構(gòu)中，例如字線或位線的導(dǎo)體可被配置成具有多個垂直柱以及水平線。這些垂直柱位于多個間隔開的脊之間的溝道，并由第一刻蝕處理所定義。將多個垂直柱相連的水平線是使用第二刻蝕處理來定義，這些水平線系被安排成與第一方向垂直的第二方向。
[0010]此處所述的一處理包括通過沉積一導(dǎo)體材料于多個間隔開的疊層上，以形成導(dǎo)體材料本體；接著，以任意順序?qū)嵭幸豢锥葱慰涛g及一線形刻蝕，以形成垂直柱與水平線。此處理包含刻蝕此導(dǎo)體材料本體，以在導(dǎo)體材料本體中形成一垂直孔洞圖樣于這些間隔開的疊層之間；在刻蝕此導(dǎo)體材料本體以形成此垂直孔洞圖樣之前或之后，刻蝕此導(dǎo)體材料本體以于這些間隔開的疊層上形成多個溝道，并對齊以連接垂直孔洞圖樣中的垂直孔洞。在此方法中，在孔洞刻蝕以及線刻蝕之后所剩余的導(dǎo)體材料本體的材料包括垂直柱與水平線。
[0011]因此，所形成的導(dǎo)體可作為一 3D存儲器中的位線或字線。在此3D存儲器中，多個存儲單元被設(shè)置于疊層的位線或字線以及交叉的字線或位線的交會點處，以形成一 3D存儲器陣列。

【專利附圖】

【附圖說明】
[0012]圖1繪示包括導(dǎo)體結(jié)構(gòu)的3D存儲器陣列的立體圖。
[0013]圖2至圖5、圖6A、圖6B、圖7、圖8、圖9A、圖9B、圖10以及圖11繪示形成3D存儲器陣列的導(dǎo)體結(jié)構(gòu)的方法的多個階段。
[0014]圖12繪示形成3D存儲器裝置的導(dǎo)體結(jié)構(gòu)的處理流程圖。
[0015]圖13繪示包含3D存儲器陣列的集成電路方塊圖，此3D存儲陣列包含具有多個作為字線的垂直延伸的水平導(dǎo)體。
[0016]【符號說明】
[0017]97:隧穿層
[0018]98:電荷儲存層
[0019]99:阻擋層
[0020]104:第一存儲平面
[0021]106:第二存儲平面
[0022]108、110、112、114:有源條
[0023]116、118、120、122:絕緣材料
[0024]111:絕緣層
[0025]124:存儲器材料
[0026]126、128:導(dǎo)體
[0027]130、132:硅化物
[0028]200:襯底
[0029]204:絕緣條
[0030]205:有源條
[0031]206:硬式掩模
[0032]210、212:疊層
[0033]216、218:區(qū)域
[0034]220:存儲器材料
[0035]230:導(dǎo)體材料
[0036]240:硬式掩模材料
[0037]280:孔洞圖樣
[0038]284:垂直柱
[0039]285:硬式掩模層
[0040]290、294:線
[0041]295:水平線
[0042]600:存儲陣列
[0043]601:行譯碼器
[0044]602、604:字線
[0045]605:總線
[0046]606:頁緩沖器
[0047]608:方塊
[0048]609:電路
[0049]611:數(shù)據(jù)輸入線
[0050]612:方塊
[0051]615:數(shù)據(jù)輸出線
[0052]650:集成電路
[0053]1200:流程
[0054]1204 ?1222:步驟

【具體實施方式】
[0055]各實施例于以下的圖示詳加描述。以下的描述通常是參照特定的結(jié)構(gòu)實施例與方法。應(yīng)當(dāng)理解的是，此發(fā)明無意限制于揭露的實施例與方法，其可實施于其它特征、元件、方法及實施例。首選的實施利用以描述本發(fā)明，不限制于權(quán)利要求范圍。具有此領(lǐng)域通常知識者能了解于下說明中各種等同的變化。在各實施例中相同的元件通常是指相同的參考標(biāo)號。
[0056]圖1繪示具有導(dǎo)體的3D存儲器裝置的一例的立體圖。為清楚說明存儲器疊層及導(dǎo)體結(jié)構(gòu)，各式的絕緣材料并未繪示于圖中。如圖所示，一部分的3D存儲器裝置被置于一襯底上。此襯底具有一絕緣層111形成于其上。此襯底可具有一或多個集成電路及其它結(jié)構(gòu)。圖中僅繪示了兩個平面104及106，但平面的數(shù)目可擴展至任意的數(shù)目N，其中N為大于I的整數(shù)。在某些例子中，平面的數(shù)目可等于2、4、8、16、32或一般用于二元譯碼的2的η次方。如圖所示，3D存儲器裝置具有有源條(active strip)的疊層108、110、112及114，且彼此由絕緣材料116、118、120及122分隔開來。在此說明的實施例中，每一有源條具有適合作為通道區(qū)(channel reg1n)的半導(dǎo)體材料。這些疊層是呈脊?fàn)?ridge-shaped),并沿著圖中所繪示的Y軸方向延伸。如此一來，有源條108、110、112及114可組態(tài)為具有閃存單元串行的通道區(qū)域的本體，例如在水平的NAND串行組態(tài)之中。圖1的組態(tài)可以是部分的三維垂直柵極(3DVG)結(jié)構(gòu)，其已于美國專利公開案第2012 / 0182806號闡述過，在此引為參考數(shù)據(jù)。
[0057]于其它實施例中，有源條可組態(tài)為用于垂直NAND串組態(tài)的字線。舉例來說，可參閱美國專利第8，363，476號，在此引為參考數(shù)據(jù)。
[0058]有源條108及112可作為在第一存儲平面104上存儲單元串的通道區(qū)域。有源條110及114可作為在第二存儲平面106上存儲單元串的通道區(qū)域。如圖所示，一層存儲器材料124在此例子中被包覆于有源條的疊層，且至少形成在這些有源條的側(cè)壁。
[0059]在圖1所示的實施例中，多個導(dǎo)體126及128與多個有源條疊層正交排列。導(dǎo)體126及128包含垂直與水平部份(如虛線所示)，其可通過施加至單一導(dǎo)體材料主體的第一(洞或線其中之一)刻蝕處理及第二(互補的線或洞其中之一)刻蝕處理來形成。因此，導(dǎo)體126及128包括垂直柱(例如126V-1，126V-2)，這些垂直柱具有與這些有源條疊層的側(cè)壁順形的表面，并填入由這些疊層所定義的溝道(例如134)當(dāng)中。導(dǎo)體126及128亦包括水平線126H，其在有源條108、110、112、114疊層及導(dǎo)體126、128的交會點處，定義多層陣列的接口區(qū)域。如圖所示，一層硅化物(例如硅化鎢、硅化鈷、硅化鈦或硅化鎳)130、132可形成于導(dǎo)體126及128的上表面。
[0060]通過此實施方式，存儲器材料層124可包含多層介電電荷儲存(dielectriccharge storage structures)結(jié)構(gòu)。舉例來說，多層介電電荷儲存結(jié)構(gòu)具有包含二氧化娃的隧穿層(tunneling layer)97、包括氮化娃的電荷捕捉層(charge trapping layer)98以及包含氧化硅的阻擋層(blocking layer)99。在某些已知的例子，像是BE-S0N0S，多層介電電荷儲存結(jié)構(gòu)中的隧穿層97可包括一厚度小于2納米的第一氧化硅層、一厚度小于3納米的氮化硅層以及一厚度小于3納米的第二氧化硅層。在其它的實施方式中，存儲器材料層124可只包含電荷捕捉層而沒有隧穿層或阻擋層。
[0061]在替代的實施方式中，可以采用例如具有介于I到5納米數(shù)量級厚度的反熔絲材料(例如是二氧化硅、氮氧化硅或其它氧化硅)。也可以利用其它的反熔絲材料，例如氮化硅及過渡金屬氧化物(如氧化鉿)。針對反熔絲的實施例，有源條I1和114可以具有第一導(dǎo)電型(例如P型)的半導(dǎo)體材料。導(dǎo)體(例如是字線)126和128可以是具有第二導(dǎo)電型(例如η型)的半導(dǎo)體材料。舉例來說，有源條110和114可以使用P型多晶娃來制造，而導(dǎo)體126、128可以使用具有相對濃摻雜的η+型多晶硅來制造。針對反熔絲的實施例，有源條的寬度必須足以提供二極管操作所需的空乏區(qū)域。因此，存儲單元包含一個形成于3D陣列中多晶硅條及導(dǎo)線之間的交會點處的整流器，此整流器是由具有可編程反熔絲層介于陰極與陽極之間的PN接面所形成。
[0062]在其它實施例中，不同的可編程電阻存儲器材料可做為存儲器材料，包括像是鎢上的氧化鎢或是摻雜金屬氧化物的金屬氧化物及其它材料。不同的可編程金屬材料可以被實現(xiàn)成存儲器材料，以形成可編程金屬單元(Programmed Metallizat1n Cell, PMC)。一些這樣的材料可形成能夠在多個電壓或電流被編程及擦除的裝置，且可用來實現(xiàn)每一單元儲存多個位的操作。
[0063]以前述的3DVG結(jié)構(gòu)為例，圖2至圖5、圖6A、圖6B、圖7、圖8、圖9A、圖9B、圖10及圖11繪示形成具有垂直柱及水平線的導(dǎo)體(作為3D存儲器結(jié)構(gòu)中的字線)的工藝的多個階段。圖2繪示形成多個間隔開的有源條疊層210、212的結(jié)果。此結(jié)構(gòu)可形成于襯底200之上，例如集成電路襯底。絕緣層111可覆蓋在欲形成存儲器陣列于其上的襯底200上的一區(qū)域。交錯的絕緣層與有源層的疊層可沉積于絕緣層111之上。接著，硬式掩模206被沉積且被圖樣化，以定義出針對疊層的線的圖樣。之后，使用硬式掩模來刻蝕絕緣層與有源層的疊層，以定義出多個間隔開的疊層210、212的絕緣條204以及有源條205。絕緣條204可例如用氧化硅、氮化硅或其它絕緣材料來制造。有源條205可以由半導(dǎo)體材料(例如多晶娃或單晶娃)來制造。此半導(dǎo)體材料可為非摻雜(undoped)或固有材料(intrinsicmaterial)。在其它的實施例中,此半導(dǎo)體材料透過摻雜以達到針對有源條所選定的特定功能特征。
[0064]圖3繪示此結(jié)構(gòu)的下一階段的工藝。于此處理中，硬式掩模206是被移除。接著，一層存儲器材料220 (例如介電電荷捕捉結(jié)構(gòu)或上述的其它存儲器結(jié)構(gòu))被覆蓋在這些間隔開的疊層上，并至少于有源條205的側(cè)壁(即區(qū)域216及218)留下一層存儲器材料。
[0065]圖4繪示沉積導(dǎo)體材料230后的結(jié)構(gòu)，其提供導(dǎo)體材料主體于間隔開的疊層210、212之上。此處所述的具有的多個垂直延伸的導(dǎo)體是可由這些疊層來實現(xiàn)。導(dǎo)體材料230可摻雜多晶硅以用于形成3DVG結(jié)構(gòu)的字線?；蛘?，導(dǎo)體材料可由金屬、其它半導(dǎo)體材料或結(jié)合的材料所組成。此結(jié)合的材料適合選用導(dǎo)電性或其它工藝參數(shù)與存儲器材料220兼容的導(dǎo)體。在3DVG結(jié)構(gòu)中，導(dǎo)體材料230可較佳地為p+參雜多晶硅材料。間隔開的疊層210與212可包括有氧化物及多晶娃條的疊層(stacks of oxide and polysilicon strips,OP stacks)。
[0066]圖5繪示沉積一層硬式掩模材料240于導(dǎo)體材料230主體后的結(jié)構(gòu)，此導(dǎo)體材料是覆蓋在多個OP疊層之上。硬式掩模材料240可以是厚犧牲(thick sacrificial)碳硬式掩模膜。碳硬式掩模膜可以由寬度例如約為1000納米的C-C或C-H鍵結(jié)所組成。介電膜(未繪示)(例如是100納米厚的二氧化硅或其它介電質(zhì))可形成于此碳硬式掩模膜之上，并作為在硬式掩模材料240中增加圖樣的掩模。
[0067]圖6A繪示第一刻蝕罩，其定義將在導(dǎo)體材料230的本體進行刻蝕的孔洞圖樣。這些孔洞位于有源層疊層之間，以將這些疊層間的材料自導(dǎo)體材料230本體移除?？锥磮D樣可使用光刻膠(phtoresist)以及使用濕式193納米的光刻(lithography)工具進行光曝光(photo exposure),建立在覆蓋于碳硬式掩模膜的上述介電膜上。通過刻蝕,光刻膠圖樣接著被移轉(zhuǎn)到介電膜之上。介電膜將作為用以對犧牲碳硬掩模開孔的硬式掩模，而此犧牲碳硬式掩模將被用來對導(dǎo)體材料230本體中，疊層表面上的區(qū)域以及間隔開的疊層之間進行開孔。
[0068]圖6B繪示在使用如圖6A所示的圖樣對硬式掩模材料240及導(dǎo)體材料230本體刻蝕穿洞后所形成的結(jié)構(gòu)。為簡化圖6B的繪示，這些孔洞是以矩形表示之。理所當(dāng)然地，這些孔洞的形狀當(dāng)是由掩模及刻蝕處理決定。
[0069]刻蝕導(dǎo)體材料230本體(在此為多晶硅)以形成孔洞結(jié)構(gòu)于這些疊層之間，系導(dǎo)致在這些疊層之間所剩下的導(dǎo)體材料中形成垂直柱。此刻蝕可使用等離子體刻蝕處理(plasma etch recipe)來完成,其對于此例中的存儲器材料(例如氧化娃以及介電電荷捕捉結(jié)構(gòu)的氮化硅)以及導(dǎo)體材料(在此為多晶硅)有著相同(或接近)的刻蝕率。這可例如透過使用三氟化氮、二氟甲烷、溴化氫、氧氣、甲烷及氦的組合來完成。
[0070]在對OP疊層間的導(dǎo)體材料蝕穿孔洞后，硬式掩模材料240會有些剩余部份如圖所示(無按比例繪示)。且在孔洞的側(cè)壁(沿著所形成的存儲單元間的有源條區(qū)域中)的全部或部份存儲器材料(220)在此刻蝕處理中可被移除。
[0071]圖7繪示移除硬式掩模材料240后的結(jié)構(gòu)。通過使用氧氣等離子體(oxygenplasma)、硫酸或兩者的灰化處理(ashing process),刻蝕孔洞后所剩余的部份碳硬式掩?？杀粍冸x。因刻蝕孔洞的關(guān)系，孔洞圖樣280是于導(dǎo)體材料230本體產(chǎn)生。又，導(dǎo)體材料中的垂直延伸或直柱284是建立于有源層的間隔開的疊層210、212之間。
[0072]圖8為圖7頂視圖，其繪示穿過導(dǎo)體材料230本體的孔洞圖樣280。導(dǎo)體材料本體下的有源條疊層205是以粗體虛線輪廓表示，其被存儲器材料層220所覆蓋?？锥?80位于疊層210及212之間。且疊層之間的導(dǎo)體材料230被分隔成多個直柱結(jié)構(gòu)(圖7中的284)。在疊層上所剩余、且將所有直柱結(jié)構(gòu)鏈接在一起的導(dǎo)體材料230，系呈現(xiàn)如圖8所示的具有許多孔洞的平面。
[0073]在刻蝕孔洞之后，需以另一刻蝕處理將字線隔離成多個具有多個垂直延伸且間隔開的水平線。這些垂直延伸為在間隔開的疊層之間。在此例子中，導(dǎo)體在被間隔開后，是作為3DVG結(jié)構(gòu)中的垂直柵/字線結(jié)構(gòu)。
[0074]第二刻蝕處理可包含以介電材料(例如二氧化硅或其它絕緣體)填滿孔洞以形成如圖8結(jié)構(gòu)上的平坦表面，以及在導(dǎo)體材料230上方留一層絕緣材料(未繪示)以整平結(jié)構(gòu)。接著，硬式掩模層285，如上述是碳硬式掩模，可沉積于絕緣材料及導(dǎo)體材料230之上?；蛘撸瑸檫M行第二刻蝕處理，可使用可流動(flowable)硬式掩模以密封孔洞，而不必要在這個階段形成絕緣填充。
[0075]另一介電層可沉積于硬式掩模層上。接著，光刻工具可用來圖樣化光刻膠以定義如圖9A所示的多條水平線。光刻膠可用以將圖樣移轉(zhuǎn)至硬式掩模層上的介電層。接著，介電層可用以將圖樣移轉(zhuǎn)至硬式掩模中。
[0076]因此，如圖9B所示的結(jié)構(gòu)是被形成。此結(jié)構(gòu)具有硬式掩模材料的線290于導(dǎo)體材料230的主體上。一刻蝕處理可選擇性地用于導(dǎo)體材料，并止于疊層的頂表面上的介電材料，以定義導(dǎo)體材料230中的線圖樣。
[0077]圖10繪示移除硬式掩模285后的結(jié)構(gòu)。導(dǎo)體材料本體230是被刻蝕兩次以定義水平線295。這些水平線295是位于線294上的多個間隔開的疊層之上，且直柱284是延伸于這些間隔開的疊層的線294下的頂表面之間。
[0078]圖11繪示圖10結(jié)構(gòu)俯視圖。產(chǎn)生自線型刻蝕的水平線295是覆蓋于有源材料的多個間隔開的疊層210、212上。位于這些間隔開的疊層210、212及水平線295之間的孔洞280是用以在這些疊層之間將垂直延伸彼此隔離。存儲器材料220 (在此例子于孔洞280的角落)可自孔洞280里疊層的側(cè)壁移除，只保留在導(dǎo)體材料的垂直延伸與有源條疊層210、212側(cè)壁之間的存儲器材料220。
[0079]從頂視圖觀之，線形刻蝕定義了 3DVG結(jié)構(gòu)中，有源材料疊層210、212上的字線寬度。字線的寬度對于在陣列中字線訊號的傳播相當(dāng)重要?？锥葱涂涛g定義了裝置通道長度，其系影響對存儲單元操作有重要影響的閾值電壓VT窗口(window)及其它存儲單元參數(shù)。
[0080]因為線型刻蝕與孔洞型刻蝕是使用分別的掩模來完成，故針對線型刻蝕會有一些未對準(zhǔn)公差。但只要這些線能與其下的直柱連接，則此結(jié)構(gòu)能理想地運作。在進行孔洞刻蝕的過程中，失準(zhǔn)的掩模所定義的孔洞陣列可由存儲器材料層來補償，例如通過用介電電荷捕捉層里使用的氧化模及氮化膜，以提供有效的對齊公差(alignment tolerance)。
[0081]針對一 3DVG的例子，假設(shè)有源條(多晶硅通道位線)的間隔寬度為Z納米(平行于字線方向)，而水平多晶硅通道空間為X納米，在一些實施例當(dāng)中(x〈z)，且有源條的疊層的剖面與下方絕緣層111所定義的平面的角度系大于89.5度，且較佳地為接近90度。介電電荷捕捉層(例如BE-SONOS膜)的厚度可約為20納米，其覆蓋于疊層之間空間的兩側(cè)，使得此空間縮小至(X_20*2)納米。疊層之間剩余的空間將使用導(dǎo)體材料(金屬或多晶硅)來填充。導(dǎo)體材料也坐落于疊層的頂部?？锥磮D樣應(yīng)具有與有源條相等的間隔寬度Z納米，而孔徑定義為Y納米，孔洞剖面的角度系大于89.5度，較佳地為接近90度?？讖結(jié)應(yīng)大于(X-20*2)但小于Z(Y〈Z)。假如對齊是完美的，孔洞(Y納米)系夠?qū)挾阋砸瞥龑?dǎo)體材料與位于導(dǎo)體材料垂直柱兩側(cè)之間有源條側(cè)壁上的存儲器材料。即使于此例當(dāng)中，覆蓋具有20納米的偏移，導(dǎo)體材料仍可有效地被分離。因此，20納米的介電電荷捕捉膜是提供孔洞圖樣掩模的對齊公差。
[0082]只要直柱結(jié)構(gòu)可與頂部的線結(jié)構(gòu)鏈接，且位于同一溝道里的每一直柱不會與相鄰的直柱短路(使位于同一溝道里的相鄰直柱間，具有足夠的空間以容忍例如為大于5MV /cm的電場)，則導(dǎo)體可作為3DVG結(jié)構(gòu)中的字線。
[0083]圖12是形成導(dǎo)體結(jié)構(gòu)(例如3D存儲器裝置中的柵極結(jié)構(gòu))的方法的簡化處理流程1200的一例。
[0084]如圖12所示的處理步驟例如起始于如圖3所示的階段，提供間隔開的有源條疊層以及覆蓋于其側(cè)壁上的存儲器元件(1204)。接著，沉積導(dǎo)體材料主體于這些間隔開的疊層上，并填充這些疊層間的溝道(1206)。于此例當(dāng)中，導(dǎo)體材料本體受兩個刻蝕處理影響。第一刻蝕處理包含形成第一硬式掩模于導(dǎo)體材料之上，以定義孔洞圖樣于疊層之間的空間(1208)。接著，在導(dǎo)體材料中刻蝕孔洞，并在疊層之間的空間留下垂直柱(1210)。借著移除硬式掩模來完成第一刻蝕處理。并選擇性地施以一填充材料以準(zhǔn)備接下來的刻蝕(1212)。
[0085]第二刻蝕處理包括在導(dǎo)體材料上成第二硬式掩模，以定義線圖樣(1214)。接著，導(dǎo)體材料系被刻蝕以在疊層上形成溝道，這些溝道是對齊孔洞以定義正交于疊層的水平線。水平線連接延伸至疊層之間的垂直柱列，并覆蓋這些間隔開的疊層(1216)。水平線可延伸至譯碼電路或其它需要控制陣列操作的裝置上的周邊電路。接著，用以刻蝕線圖樣的硬式掩模系被移除(1218)。選擇性地，一硅化層可形成于水平線之上，或者，可執(zhí)行其它處理以改善水平線的導(dǎo)電性(1220)。最后，可執(zhí)行后段工藝(BEOL)來完成此裝置(1222)。在此例子中，孔洞刻蝕(1208，1210)先被執(zhí)行，接著執(zhí)行線刻蝕(1214，1216)。于其它的實施例中，可先執(zhí)行線刻蝕，再執(zhí)行孔洞刻蝕。
[0086]產(chǎn)生具有多個垂直延伸的導(dǎo)體的處理已被描述。這些垂直延伸系安排為有源條疊層之間溝道里的直柱。具有垂直延伸的導(dǎo)體系適合作為3DVG架構(gòu)里的字線，以及作為存儲器裝置中的垂直位線。具有垂直延伸的導(dǎo)體亦可用在其它需要在高長寬比的溝道中深度延伸導(dǎo)線的環(huán)境中。
[0087]上述的一系列步驟是提供一種形成具有多個垂直延伸的多個高長寬比導(dǎo)體結(jié)構(gòu)(例如柵極結(jié)構(gòu))的方法，用于具有多個間隔開的有源層疊層的高密度3D存儲器裝置。由于單一導(dǎo)體材料的兩段式刻蝕處理，直柱具有第一及第二側(cè)面，其對應(yīng)于在間隔開的疊層間，具有產(chǎn)生自第一刻蝕的第一刻蝕剖面。水平線具有第一及第二側(cè)面，其位于垂直柱上并與之相連，且具有產(chǎn)生自第二刻蝕的第二刻蝕剖面。在部分的實施例中，第二刻蝕剖面與第一刻蝕剖面以及此處所述的具有垂直延伸的導(dǎo)體特性不同。
[0088]圖13為一集成電路的方塊圖，此集成電路包括3D存儲器陣列，此3D存儲器陣列包括具有多個垂直延伸的水平導(dǎo)體。這些垂直延伸是被安排作為字線，并使用本文所述的處理進行制作。列譯碼器(row decoder)601被稱接至方塊612中的字線驅(qū)動器(word linedriver)，并與其電性溝通。字線驅(qū)動器612可驅(qū)動字線602。此字線602在有源條疊層間的溝道里具有垂直延伸，并具有在存儲器陣列600中安排成列的水平線。字線602具有垂直柱，其具有第一和第二側(cè)面，相對應(yīng)于具有第一刻蝕剖面的分隔開的疊層間的空間。字線602亦具有水平線。水平線具有第一及第二側(cè)面，其位于垂直柱上并與之相連，水平線并具有與第一刻蝕剖面不同的第二刻蝕剖面。
[0089]頁緩沖器(page buffer) 606被稱接至多條位線，并與其電性溝通。字線604在存儲陣列600里排列成欄，用以對存儲陣列600里的存儲單元讀取及寫入數(shù)據(jù)。地址被施加至總線(bus) 605并供給列譯碼器601及頁緩沖器606。數(shù)據(jù)是從集成電路650上的輸入/輸出端口，經(jīng)由數(shù)據(jù)輸入線611，輸出至頁緩沖器606。數(shù)據(jù)并從頁緩沖器606，經(jīng)由數(shù)據(jù)輸出線615，輸出至集成電路650上的輸入/輸出端口，或集成電路650內(nèi)部或外部數(shù)據(jù)目的地。電路609包含狀態(tài)機、頻率電路或其它控制邏輯。方塊608利用電荷泵或其它電壓源產(chǎn)生偏壓配置電源電壓，并將其提供至方塊612里的字線驅(qū)動器及集成電路中其它電路。集成電路650包括用以連接至電源的端口，其提供電源電壓VDD及VSS至芯片。此處所描述的實施例中，電源電壓VDD可為一低電壓，例如約1.8伏特。
[0090]一般來說，用于導(dǎo)線的刻蝕處理分為兩個步驟。此導(dǎo)線在脊?fàn)罱Y(jié)構(gòu)間的溝道里具有多個垂直延伸，其例如作為3DVG結(jié)構(gòu)中有源位線條疊層上的字線。
[0091]第一刻蝕步驟用以在脊?fàn)罱Y(jié)構(gòu)的頂表面下方，將溝道上的導(dǎo)體材料本體分隔成多個直柱。第二刻蝕步驟用以在脊?fàn)罱Y(jié)構(gòu)的頂表面上方，斷開導(dǎo)體材料本體以分成多條線。在一字線結(jié)構(gòu)中，每一條線連接至多個直柱，且每一直柱僅連接至單一條線。這些直柱是在脊?fàn)罱Y(jié)構(gòu)的頂表面下分開。
[0092]刻蝕處理也可分為如下的兩個步驟。第一刻蝕步驟用以在導(dǎo)體材料主體中的疊層間形成孔洞(將位于字線之間的區(qū)域)。第二刻蝕步驟用以斷開導(dǎo)體材料本體以分成多條線，這些線是形成3DVG架構(gòu)中的字線。導(dǎo)體材料里的孔洞是可防止字線間的橋接。
[0093]雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求范圍所介定的為準(zhǔn)。
【權(quán)利要求】
1.一種在三維電路中形成導(dǎo)體的方法，包括: 提供一襯底，該襯底具有多個間隔開的疊層； 在這些間隔開的疊層之間，形成一垂直柱圖樣；以及 形成一水平線圖樣于這些間隔開的疊層上的導(dǎo)體材料本體上，該水平線圖樣的多條水平線是連接該垂直柱圖樣中的多個垂直柱。
2.根據(jù)權(quán)利要求1所述的方法，包括: 沉積一導(dǎo)體材料于這些間隔開的疊層之上，以形成該導(dǎo)體材料本體； 刻蝕該導(dǎo)體材料本體，以形成一垂直孔洞圖樣于該導(dǎo)體材料本體中的這些間隔開的疊層之間；以及 在刻蝕該導(dǎo)體材料本體以形成該垂直孔洞圖樣之前或之后，刻蝕該導(dǎo)體材料本體，以形成多個溝道于這些間隔開的疊層上，并排列連接該垂直孔洞圖樣中的垂直孔洞，從而使該導(dǎo)體材料本體的剩余材料包括這些垂直柱與這些水平線。
3.根據(jù)權(quán)利要求1所述的方法，包括使用包括一硬式掩模材料的一第一刻蝕掩模以形成該垂直柱圖樣。
4.根據(jù)權(quán)利要求3所述的方法,包括使用包含一硬式掩模材料的一第二刻蝕掩模以形成該水平線圖樣。
5.根據(jù)權(quán)利要求2所述的方法，包括在刻蝕以形成這些溝道之前，填充這些垂直孔洞。
6.根據(jù)權(quán)利要求1所述的方法，包括: 在一第一刻蝕處理中，使用包含一硬式掩模材料的一第一刻蝕掩模以形成該垂直孔洞圖樣于該導(dǎo)體材料本體，移除該第一刻蝕掩模，并填充這些垂直孔洞，之后，在一第二刻蝕處理中，使用包含一硬式掩模材料的一第二刻蝕掩模以形成多個溝道于該導(dǎo)體材料本體，以將該導(dǎo)體材料本體分隔成這些垂直柱與水平線。
7.根據(jù)權(quán)利要求1所述的方法，其中這些間隔開的疊層包括多個有源層的疊層，該方法更包括:在沉積導(dǎo)體材料前，在這些間隔開的疊層中形成一層存儲器材料于這些有源層的側(cè)壁。
8.根據(jù)權(quán)利要求1所述的方法，其中該垂直柱圖樣包含行與列的一陣列，該水平線圖樣是連接該陣列中以列排列的垂直柱。
9.根據(jù)權(quán)利要求8所述的方法，其中，該陣列中的一列垂直柱，與連接至該列的圖樣中的一水平線包括一字線。
10.根據(jù)權(quán)利要求1所述的方法所制造的一半導(dǎo)體裝置。
11.一種半導(dǎo)體裝置，包括: 一襯底，該襯底具有多個間隔開的疊層； 在這些間隔開的疊層之間的導(dǎo)體材料的一垂直柱圖樣；以及 在這些間隔開的疊層上的導(dǎo)體材料的一水平線圖樣，該水平線圖樣的多條水平線是連接至該垂直柱圖樣中的多個垂直柱，這些垂直柱具有第一側(cè)面和第二側(cè)面，對應(yīng)于在這些間隔開的疊層間的一第一刻蝕剖面，這些水平線具有第一側(cè)面及第二側(cè)面，位于這些垂直柱之上并與之相連，這些水平線并具有與該第一刻蝕剖面不同的一第二刻蝕剖面。
12.根據(jù)權(quán)利要求11所述的裝置，其中這些間隔開的疊層包括多個有源條的疊層，這些有源條的疊層包括一層存儲器材料，位于這些間隔開的疊層的這些有源條的側(cè)壁上，從而使多個存儲單元被設(shè)置在這些有源條與這些垂直柱的交叉點處。
13.根據(jù)權(quán)利要求11所述的裝置，其中這些垂直柱包括位線(bitlines)。
14.根據(jù)權(quán)利要求11所述的裝置，其中這些垂直柱包括字線(wordlines)。
15.一種形成三維存儲器的方法，包括: 形成多個有源材料層，這些有源材料層由絕緣材料隔開； 刻蝕這些有源材料層，以形成多個間隔開的疊層，這些間隔開的疊層包含多個有源條; 在這些間隔的疊層中，形成一層存儲器材料于這些有源條的側(cè)壁； 沉積一導(dǎo)體材料本體于該層存儲器材料與這些間隔開的疊層之上； 在該存儲器材料層之上以及在這些間隔開的疊層之間，自該導(dǎo)體材料本體形成一垂直柱圖樣，從而使多個儲存單元被設(shè)置在這些有源條與這些垂直柱的交叉點處；及 在這些間隔開的疊層上，形成一水平線圖樣于該導(dǎo)體材料本體，多條水平線是連接至該垂直柱圖樣中的多個垂直柱。
16.根據(jù)權(quán)利要求15所述的方法，包括: 使用一孔洞刻蝕處理以刻蝕該導(dǎo)體材料本體，進而形成一垂直孔洞圖樣；及使用一線刻蝕處理以刻蝕該導(dǎo)體材料本體，進而形成多個溝道于這些間隔開的疊層上，并排列連接該垂直孔洞圖樣的垂直孔，從而使該導(dǎo)體材料本體的剩余部份包括這些垂直柱與水平線。
17.根據(jù)權(quán)利要求15所述的方法,包括使用包含一硬式掩模材料的一第一刻蝕掩模以形成這些垂直柱圖樣。
18.根據(jù)權(quán)利要求17所述的方法,包括使用包含一硬式掩模材料的一第二刻蝕掩模以形成該水平線圖樣。
19.根據(jù)權(quán)利要求15所述的方法,包括在一第一刻蝕處理中，使用包含一硬式掩模材料的一第一刻蝕掩模以形成該垂直孔洞圖樣，移除該第一刻蝕掩模，并在這些垂直柱間進行填充，之后，在一第二刻蝕處理中，使用一第二刻蝕掩模以形成該水平線圖樣。
20.根據(jù)權(quán)利要求15所述的方法所制造的一半導(dǎo)體裝置。
【文檔編號】H01L21/768GK104465496SQ201310581646
【公開日】2015年3月25日 申請日期:2013年11月18日 優(yōu)先權(quán)日:2013年9月17日
【發(fā)明者】施彥豪, 呂函庭 申請人:旺宏電子股份有限公司