電力用半導體裝置以及電力用半導體裝置的制造方法
【專利摘要】本發(fā)明提供一種能夠謀求微細化的電力用半導體裝置的制造方法。在電力用半導體裝置的制造方法中，以包含終端區(qū)域中的第一氧化膜以及第一擴散層的半導體基板的上表面的位置低于單元區(qū)域中的半導體基板的上表面的位置的方式，對終端區(qū)域中的半導體基板的上部、第一擴散層的上表面以及第一氧化膜的上表面進行刻蝕。此后，在半導體基板上形成第二氧化膜。以埋入電極的上表面的位置低于單元區(qū)域中的半導體基板的上表面的位置的方式，在第二氧化膜上，從第一區(qū)域上向單元區(qū)域側，跨到第一擴散層上地形成埋入電極。
【專利說明】電力用半導體裝置以及電力用半導體裝置的制造方法
[0001]關聯(lián)申請
[0002]本申請享受以日本專利申請2012 - 206811號(申請日:2012年9月20日)以及日本專利申請2013 — 146968號(申請日:2013年7月12日)為基礎申請的優(yōu)先權。本申請通過參照這些基礎申請而包含基礎申請的全部內(nèi)容。
【技術領域】
[0003]本發(fā)明涉及電力用半導體裝置以及電力用半導體裝置的制造方法。
【背景技術】
[0004]以往，采用了如下的方法，即，在電力用半導體裝置的終端區(qū)域排列形成很深的擴散層，調(diào)整向終端區(qū)域橫方向的空乏層的延伸并維持元件耐壓。并且，采用在硅基板上層積氧化膜，在其上形成作為場板工作的電極等，并維持靜耐壓的構造。

【發(fā)明內(nèi)容】

[0005]發(fā)明所要解決的課題
[0006]本發(fā)明提供一種能夠謀求微細化的電力用半導體裝置以及電力用半導體裝置的制造方法。
[0007]用于解決課題的方法
[0008]根據(jù)實施方式的電力用半導體裝置具備第一導電型的半導體基板。電力用半導體裝置具備形成于上述半導體基板的單元區(qū)域的元件。電力用半導體裝置具備形成于上述半導體基板的上表面中位于上述單元區(qū)域的外周的終端區(qū)域的上表面的多個第二導電型的第一擴散層。電力用半導體裝置具備在上述半導體基板的上述終端區(qū)域中，形成于與上述第一擴散層分離的第一區(qū)域的第一氧化膜。上述電力用半導體裝置具備形成于包含上述終端區(qū)域的上述第一氧化膜以及上述第一擴散層的上述半導體基板的上表面的第二氧化膜。電力用半導體裝置具備在上述第二氧化膜上，從上述第一區(qū)域上向上述單元區(qū)域側形成于整個第一擴散層上的埋入電極。電力用半導體裝置具備形成于上述第二氧化膜上以及上述埋入電極上的第三氧化膜。電力用半導體裝置具備連接電極，該連接電極形成于上述第三氧化膜上且形成于上述第二以及第三氧化膜中，并將以上述第一擴散層位于上述單元區(qū)域側的方式鄰接的上述埋入電極和上述第一擴散層電連接。電力用半導體裝置中，上述埋入電極的上表面的位置低于上述單元區(qū)域中的上述半導體基板的上表面的位置。
【專利附圖】

【附圖說明】
[0009]圖1為表示第一實施方式的電力用半導體裝置100的構成的一例的剖面圖。
[0010]圖2為表示圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0011]圖3為表示圖2所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。[0012]圖4為表示圖3所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0013]圖5為表示圖4所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0014]圖6為表示圖5所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0015]圖7為表示圖6所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0016]圖8為表示圖7所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0017]圖9為表示圖8所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0018]圖10為表示圖9所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0019]圖11為表示圖10所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0020]圖12為表示圖11所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0021]圖13為表示圖12所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0022]圖14為表示圖13所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0023]圖15為表示圖14所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0024]圖16為表示圖15所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0025]圖17為表示圖16所示的工序之后的、圖1所示的電力用半導體裝置的制造方法的工序的圖。
[0026]圖18為表示第二實施方式的電力用半導體裝置200的構成的一例的剖面圖。
[0027]圖19為表示第三實施方式的電力用半導體裝置300的構成的一例的剖面圖。
[0028]圖20為表示第四實施方式的電力用半導體裝置400的構成的一例的剖面圖。
【具體實施方式】
[0029]在排列構成很深的擴散層的以往的終端區(qū)域中，需要的是需高溫長時間的熱工序的擴散層。
[0030]另一方面，在以CMOS處理或存儲器處理為代表的微細化處理中，不需要很深的擴散層，即，不需要高溫長時間的擴散工序。淺的擴散層就足夠了。
[0031]若為了在電力用半導體裝置謀求微細化而適用上述微細化處理，且，想要維持電力用半導體裝置的耐壓，則需要通過淺的擴散層來維持耐壓。為此，終端區(qū)域的面積、長度都可能會極大地增加。
[0032]因此，在實施方式中，對能夠謀求微細化的電力用半導體裝置以及電力用半導體裝置的制造方法的例子加以說明。
[0033]以下，基于附圖，對實施方式加以說明。
[0034]【第一實施方式】[0035]圖1為表示第一實施方式的電力用半導體裝置100的構成的一例的剖面圖。
[0036]如圖1所示，電力用半導體裝置100具備:第一導電型(η型)的半導體基板I ;設有IGBT (Insulated Gate Bipolar Transistor,絕緣柵雙極型晶體管)元件的半導體基板I上的單元區(qū)域A ;位于該單元區(qū)域A的外周的終端區(qū)域B。
[0037]終端區(qū)域B具有:多個第二導電型(P型)的第一擴散層DLl ;降低表面電場(RESURF:reduced surface field)構造(第二擴散層)DL2 ;第一氧化膜7 ;第二氧化膜8 ；第三氧化膜9 ;第四氧化膜10 ;埋入電極PE ;連接電極MF。
[0038]該半導體基板I例如為硅基板。另外，在形成二極管的情況下，單元區(qū)域A僅形成第二導電型的擴散層。此外，也可以將IGBT和二極管混裝。該情況下，在單元區(qū)域A形成二極管的陽極區(qū)域。
[0039]IGBT元件形成于半導體基板I的單元區(qū)域A。該IGBT元件具有:設于在半導體基板I上所形成的溝槽T的內(nèi)面的柵極絕緣膜GD ;介由柵極絕緣膜GD設于溝槽T的柵極電極GE ;形成于半導體基板I的第一導電型(η型)的基層Ba ;形成于半導體基板I的第二導電型(P型)的發(fā)射極層E ;設于半導體基板I上的發(fā)射極電極ΕΕ。
[0040]另外，在半導體基板I的下側(背面)設有IGBT元件的集電極(未作圖示)。
[0041]此外，多個第一擴散層DLl形成于半導體基板I的上表面中位于單元區(qū)域A的外周的終端區(qū)域B的上表面。
[0042]第一氧化膜7形成于半導體基板I的終端區(qū)域B中與第一擴散層DLl分離的第一區(qū)域BI。
[0043]第二氧化膜8形成于包含終端區(qū)域B中的第一氧化膜7以及第一擴散層DLl的半導體基板I的上表面。
[0044]埋入電極PE在第二氧化膜8上，從第一區(qū)域BI上向單元區(qū)域A側，跨到第一擴散層DLl上地形成。該埋入電極PE例如為多晶硅膜。另外，在該埋入電極PE例如外加接地電位。通過該埋入電極ΡΕ，如后所述，電位穩(wěn)定，在對電力用半導體裝置100外加了反偏壓時，空乏層易于從單元區(qū)域A向其外周圍橫向延伸。
[0045]第三氧化膜9形成于第二氧化膜8上以及埋入電極PE上。在該第三氧化膜9形成有貫通第二氧化膜8并到達埋入電極PE的表面SPE的第一貫通孔M2。
[0046]在第二、第三氧化膜8、9上形成有貫通第二氧化膜8以及第三氧化膜9并到達第一擴散層DLl的表面的第二貫通孔Ml。
[0047]此外，第四氧化膜10設于第三絕緣膜9與連接電極MF之間。
[0048]連接電極MF形成于夾在第一貫通孔M2和第二貫通孔Ml之間的第三氧化膜9上，且被埋入第一以及第二貫通孔M2、M1。該連接電極MF例如為金屬電極。
[0049]而且，該連接電極MF將以第一擴散層DLl位于單元區(qū)域A側的方式鄰接的埋入電極PE和第一擴散層DLl電連接。即，通過該連接電極MF，第一擴散層DLl的電位與埋入電極PE的電位變得相同。
[0050]電力用半導體裝置100在包圍單元區(qū)域A的終端區(qū)域B具有降低表面電場構造(第二擴散層)DL2。該降低表面電場構造DL2為在外加了反偏壓時從單元區(qū)域A向其外周圍沿橫方向拉伸空乏層并確保耐壓的構造。通過該降低表面電場構造DL2，即使在基板電阻率比較低的情況下，空乏層也易于拉伸。此外，在本實施例中，即使在終端區(qū)域B的占有面積以及橫方向長度小的情況下，也能夠?qū)崿F(xiàn)高耐壓，因此，能夠謀求電力用半導體裝置100的高集成化。
[0051]特別是，如已經(jīng)記述地，埋入電極PE的上表面SPE的位置低于單元區(qū)域A的半導體基板I的上表面SA的位置。即，通過使構成終端區(qū)域B的埋入電極PE埋入硅基板I中，終端區(qū)域B的高度差被減少，能夠采用CMP(Chemical Mechanical Polishing,化學機械研磨)法等的平坦化處理，并能夠謀求電力用半導體裝置100的微細化。另外，由此，與以微細化為目標的存儲器處理的未和性也提聞。
[0052]接下來，對具有如上構成的電力用半導體裝置100的制造方法的一例加以說明。在此，圖2至圖17為表示圖1所示的電力用半導體裝置的制造方法的工序的圖。在圖2至圖17中，特別關注和記載了電力用半導體裝置的終端區(qū)域。
[0053]首先，如圖2所示，例如，通過熱氧化法，在第一導電型(η型)的半導體基板(硅基板)I上形成氧化膜2。
[0054]接著，如圖3所示，對與形成第一擴散層DLl的區(qū)域上對應的氧化膜2的上部選擇性地進行刻蝕。然后，介由氧化膜2，通過離子注入法向半導體基板I注入雜質(zhì)。并且，通過加熱處理，使雜質(zhì)擴散，形成多個第一擴散層DLl。
[0055]由此，在第一導電型(η型)的半導體基板I的上表面中位于半導體基板I的單元區(qū)域A的外周的終端區(qū)域B的上表面，形成多個第二導電型(P型)的第一擴散層DLl。另夕卜，該所形成的多個第一擴散層DLl平行地在單元區(qū)域A與終端區(qū)域B的邊界線上延伸。
[0056]接著，如圖4所示，去除半導體基板I上的絕緣膜2。
[0057]接著，如圖5所示,通過熱氧化法以及CVD (Chemical Vapor Deposition,化學氣相沉積)法，在半導體基板I上形成氧化膜3、4。然后，以在單元區(qū)域A上以及形成了第一擴散層DLl的區(qū)域上殘留氧化膜3、4的方式，使用平版印刷技術，對這些氧化膜3、4選擇性地進行刻蝕。然后，例如，通過⑶E (Chemical Dry Etching,化學干法刻蝕)法,將殘存的氧化膜3、4作為掩膜，對半導體基板I的表面選擇性地進行刻蝕。
[0058]S卩，對半導體基板I的終端區(qū)域B的上表面中、從第一擴散層DLl向與單元區(qū)域A的相反側分開規(guī)定距離的第一區(qū)域(鄰接的第一擴散層DLl之間的區(qū)域)BI的半導體基板I的上表面，選擇性地進行刻蝕。
[0059]接著，如圖6所示，從半導體基板I上去除氧化膜3、4。
[0060]接著，如圖7所示，例如，通過熱氧化法，在半導體基板I上形成氧化膜5。其后，介由氧化膜5，向位于單元區(qū)域A與終端區(qū)域B的邊界的第一擴散層DLl的終端區(qū)域B側，通過離子注入法選擇性地注入P型的雜質(zhì)。
[0061]接著，如圖8所示，例如，通過CVD法，在氧化膜5上形成氧化膜6。
[0062]接著，如圖9所示，通過CMP法，對第一氧化膜(絕緣膜)7 (氧化膜5、6)進行平坦化，直至半導體基板I的上表面的位置。[0063]通過已述的圖7至圖9的工序，在第一區(qū)域BI的已被刻蝕的半導體基板I的上表面選擇性地形成第一氧化膜7。
[0064]接著，如圖10所示，以包含終端區(qū)域B中的第一氧化膜7以及第一擴散層DLl的半導體基板I的上表面SB的位置低于單元區(qū)域A的半導體基板I的上表面SA的位置的方式，對終端區(qū)域B中的半導體基板I的上表面、第一擴散層DLl的上表面以及第一氧化膜7的上表面進行刻蝕。
[0065]接著，如圖11所示，在半導體基板I上形成第二氧化膜(絕緣膜)8。
[0066]接著，如圖12所示，以埋入電極PE的上表面SPE的位置低于單元區(qū)域A中的半導體基板I的上表面SA的位置的方式，在第二氧化膜8上，從第一區(qū)域BI (第一氧化膜7)上向單元區(qū)域A側，跨到附近的第一擴散層DLl上地形成埋入電極PE。
[0067]由此，單元區(qū)域A與終端區(qū)域B之間的高度差被減少，能夠在后面的工序中適用CMP法等的平坦化技術。
[0068]其后，介由氧化膜5，向位于單元區(qū)域A與終端區(qū)域B的邊界的第一擴散層DLl的單元區(qū)域A側，通過離子注入法選擇性地注入P型的雜質(zhì)。
[0069]接著，如圖13所示，例如，通過熱擴散法，使雜質(zhì)擴散，形成P型的第二擴散層DL2、第三擴散層DL3以及第四擴散層DL4。
[0070]接著，如圖14所示，形成了埋入電極PE之后，例如，通過CVD法，在第二氧化膜8上以及埋入電極PE上形成第三氧化膜(絕緣膜)9。并且，形成了第三氧化膜9之后，通過CVD法，在第三氧化膜9上形成第四氧化膜(絕緣膜)10。
[0071]接下來，如圖15所示，對第四氧化膜10選擇性地進行刻蝕。
[0072]接著，如圖16所示，對第二氧化膜8以及第三氧化膜9選擇性地進行刻蝕，形成到達第一擴散層DLl的表面的第二貫通孔M1，并對第三氧化膜9選擇性地進行刻蝕，形成到達埋入電極PE的表面SPE的第一貫通孔M2。
[0073]接下來，如圖17所示，在夾在第二貫通孔Ml和第一貫通孔M2之間的第二氧化膜8上形成連接電極MF且將其埋入第一以及第二貫通孔Ml、M2，以便以第一擴散層DLl位于單元區(qū)域A側的方式鄰接的埋入電極PE與第一擴散層DLl電連接。
[0074]其后，作為保護膜，形成鈍化膜(未作圖示)。
[0075]通過以上的工序，完成圖1所示的電力用半導體裝置100的終端區(qū)域B的構成。
[0076]如已經(jīng)記述的，在電力用半導體裝置100的終端區(qū)域B，起因于所層積的氧化膜或多晶硅膜的高度差變小。因此，能夠適用在LSI等中正在使用的平坦化技術。
[0077]如以上那樣，根據(jù)本實施方式的電力用半導體裝置的制造方法，能夠謀求微細化。
[0078]【第二實施方式】
[0079]圖18為表示第二實施方式的電力用半導體裝置200的構成的一例的剖面圖。
[0080]如圖18所示，電力用半導體裝置200具備:第一導電型(η型)的半導體基板I ;設有IGBT元件的半導體基板I上的單元區(qū)域A ;位于該單元區(qū)域A的外周的終端區(qū)域B。
[0081]終端區(qū)域B具有:多個第二導電型(P型)的第一擴散層DLl ;降低表面電場(RESURF)構造(第二擴散層)DL2 ;第一氧化膜7 ;第二氧化膜8 ;第三氧化膜9 ;第四氧化膜10 ;埋入電極PE ;連接電極MF。
[0082]該半導體基板I例如為硅基板。另外，在形成二極管的情況下，單元區(qū)域A僅形成第二導電型的擴散層。此外，也可以將IGBT和二極管混裝。該情況下，在單元區(qū)域A形成二極管的陽極區(qū)域。
[0083]IGBT元件形成于半導體基板I的單元區(qū)域A。該IGBT元件具有:設于在半導體基板I所形成的溝槽T的內(nèi)表面的柵極絕緣膜GD ;介由柵極絕緣膜GD設于溝槽T的柵極電極GE ;形成于半導體基板I的第一導電型(η型)的基層Ba ;形成于半導體基板I的第二導電型(P型)的發(fā)射極層E ;設于半導體基板I上的發(fā)射極電極ΕΕ。
[0084]另外，在半導體基板I的下側(背面)設有IGBT元件的集電極(未作圖示)。
[0085]此外，多個第一擴散層DLl形成于半導體基板I的上表面中位于單元區(qū)域A的外周的終端區(qū)域B的上表面。
[0086]第一氧化膜7形成于半導體基板I的終端區(qū)域B中與第一擴散層DLl分離的第一區(qū)域BI。
[0087]第二氧化膜8形成于包含終端區(qū)域B的第一氧化膜7以及第一擴散層DLl的半導體基板I的上表面。
[0088]埋入電極PE在第二氧化膜8上，從第一區(qū)域BI上向單元區(qū)域A側，跨到第一擴散層DLl上地形成。該埋入電極PE例如為多晶硅膜。另外，在該埋入電極PE例如外加接地電位。通過該埋入電極ΡΕ，如后所述，電位穩(wěn)定，在對電力用半導體裝置100外加了反偏壓時，空乏層易于從單元區(qū)域A向其外周圍橫向延伸。
[0089]特別是，第二氧化膜8的下表面的位置(埋入電極PE的下表面的位置)變得與單元區(qū)域A的半導體基板I的上表面SA的位置相同。而且，埋入電極PE的上表面SPE的位置變得比單元區(qū)域A的半導體基板I的上表面SA的位置高。
[0090]第三氧化膜9形成于第二氧化膜8上以及埋入電極PE上。在該第三氧化膜9形成有貫通第二氧化膜8并到達埋入電極PE的表面SPE的第一貫通孔M2。
[0091]在第二、第三氧化膜8、9形成有貫通第二氧化膜8以及第三氧化膜9并到達第一擴散層DLl的表面的第二貫通孔Ml。
[0092]此外，第四氧化膜10設于第三絕緣膜9與連接電極MF之間。
[0093]連接電極MF形成于夾在第一貫通孔M2和第二貫通孔Ml之間的第三氧化膜9上，且被埋入第一以及第二貫通孔M2、M1。該連接電極MF例如為金屬電極。
[0094]而且，該連接電極MF將以第一擴散層DLl位于單元區(qū)域A側的方式鄰接的埋入電極PE和第一擴散層DLl電連接。即，通過該連接電極MF，第一擴散層DLl的電位與埋入電極PE的電位變得相同。
[0095]電力用半導體裝置200在包圍單元區(qū)域A的終端區(qū)域B具有降低表面電場構造(第二擴散層)DL2。該降低表面電場構造DL2為在外加了反偏壓時從單元區(qū)域A向其外周圍沿橫方向拉伸空乏層并確保耐壓的構造。通過該降低表面電場構造DL2，即使在基板電阻率比較低的情況下，空乏層也易于拉伸。此外，在本實施例中，即使在終端區(qū)域B的占有面積以及橫方向長度小的情況下，也能夠?qū)崿F(xiàn)高耐壓，因此，能夠謀求電力用半導體裝置200的高集成化。
[0096]如以上那樣，根據(jù)本實施方式的電力用半導體裝置的制造方法，能夠謀求高耐壓化。`
[0097]【第三實施方式】[0098]圖19為表示第三實施方式的電力用半導體裝置300的構成的一例的剖面圖。
[0099]如圖19所示，電力用半導體裝置300具備:第一導電型(η型)的半導體基板I ;設有IGBT元件的半導體基板I上的單元區(qū)域A ;位于該單元區(qū)域A的外周的終端區(qū)域B。
[0100]終端區(qū)域B具有:多個第二導電型(P型)的第一擴散層DLl ;降低表面電場(RESURF)構造(第二擴散層)DL2 ;第一氧化膜7 ;第二氧化膜8 ;第三氧化膜9 ;第四氧化膜10 ;埋入電極PE ;連接電極MF。
[0101]該半導體基板I例如為硅基板。另外，在形成二極管的情況下，單元區(qū)域A僅形成第二導電型的擴散層。此外，也可以將IGBT和二極管混裝。該情況下，在單元區(qū)域A形成二極管的陽極區(qū)域。
[0102]IGBT元件形成于半導體基板I的單元區(qū)域Α。該IGBT元件具有:設于在半導體基板I所形成的溝槽T的內(nèi)表面的柵極絕緣膜GD ;介由柵極絕緣膜GD設于溝槽T的柵極電極GE ;形成于半導體基板I的第一導電型(η型)的基層Ba ;形成于半導體基板I的第二導電型(P型)的發(fā)射極層E ;設于半導體基板I上的發(fā)射極電極ΕΕ。
[0103]另外，在半導體基板I的下側(背面)設有IGBT元件的集電極(未作圖示)。
[0104]此外，多個第一擴散層DLl形成于半導體基板I的上表面中位于單元區(qū)域A的外周的終端區(qū)域B的上表面。
[0105]第一氧化膜7形成于半導體基板I的終端區(qū)域B中與第一擴散層DLl分離的第一區(qū)域BI。
[0106]第二氧化膜8形成于包含終端區(qū)域B中的第一氧化膜7以及第一擴散層DLl的半導體基板I的上表面。
[0107]埋入電極PE在第二氧化膜8上，從第一區(qū)域BI上向單元區(qū)域A側，形成于整個第一擴散層DLl上。該埋入電極PE例如為多晶硅膜。另外，在該埋入電極PE例如外加接地電位。通過該埋入電極ΡΕ，如后所述，電位穩(wěn)定，在對電力用半導體裝置300外加了反偏壓時，空乏層易于從單元區(qū)域A向其外周圍沿橫方向延伸。
[0108]特別是，第二氧化膜8的下表面的位置(埋入電極PE的下表面的位置)變得與單元區(qū)域A中的半導體基板I的上表面SA的位置相同。而且，埋入電極PE的上表面SPE的位置變得比單元區(qū)域A中的半導體基板I的上表面SA的位置高。
[0109]第三氧化膜9形成于第二氧化膜8上以及埋入電極PE上。在該第三氧化膜9形成有貫通第二氧化膜8并到達埋入電極PE的表面SPE的第一貫通孔Ml。
[0110]在第二、第三氧化膜8、9形成有貫通第二氧化膜8以及第三氧化膜9并到達第一擴散層DLl的表面的第二貫通孔M2。
[0111]此外，第四氧化膜10設于第三絕緣膜9與連接電極MF之間。第一、第二貫通孔Ml、M2進一步貫通該第四氧化膜10。而且，在該第四氧化膜10形成有貫通第四氧化膜10并到達形成于第三氧化膜9的表面的凹部MFa的第三貫通孔M3。
[0112]連接電極MF形成于夾在第一貫通孔Ml、第二貫通孔M2和第三貫通孔M3之間的第四氧化膜10上，且被埋入第一、第二以及第三貫通孔M1、M2、M3以及凹部MFa。該連接電極MF例如為金屬電極。
[0113]而且，該連接電極MF將以第一擴散層DLl位于單元區(qū)域A側的方式鄰接的埋入電極PE和第一擴散層DLl電連接。即，通過該連接電極MF，第一擴散層DLl的電位與埋入電極PE的電位變得相同。
[0114]電力用半導體裝置300在包圍單元區(qū)域A的終端區(qū)域B具有降低表面電場構造(第二擴散層)DL2。該降低表面電場構造DL2為在外加了反偏壓時從單元區(qū)域A向其外周圍沿橫方向拉伸空乏層并確保耐壓的構造。通過該降低表面電場構造DL2，即使在基板電阻率比較低的情況下，空乏層也易于拉伸。此外，在本實施例中，即使在終端區(qū)域B的占有面積以及橫向長度小的情況下，也能夠?qū)崿F(xiàn)高耐壓，因此，能夠謀求電力用半導體裝置300的高集成化。
[0115]如以上那樣，根據(jù)本實施方式的電力用半導體裝置的制造方法，能夠謀求高耐壓化。
[0116]【第四實施方式】
[0117]圖20為表示第四實施方式的電力用半導體裝置400的構成的一例的剖面圖。
[0118]如圖20所示，電力用半導體裝置400具備:第一導電型(η型)的半導體基板I ;設有IGBT元件的半導體基板I上的單元區(qū)域A ;位于該單元區(qū)域A的外周的終端區(qū)域B。
[0119]終端區(qū)域B具有:多個第二導電型(P型)的第一擴散層DLl ;降低表面電場(RESURF)構造(第二擴散層)DL2 ;第一氧化膜7 ;第二氧化膜8 ;第三氧化膜9 ;第四氧化膜10 ;埋入電極PE ;連接電極MF。
[0120]該半導體基板I例如為硅基板。另外，在形成二極管的情況下，單元區(qū)域A僅形成第二導電型的擴散層。此外，也可以將IGBT和二極管混裝。該情況下，在單元區(qū)域A形成二極管的陽極區(qū)域。
[0121]IGBT元件形成于半導體基板I的單元區(qū)域Α。該IGBT元件具有:設于在半導體基板I所形成的溝槽T的內(nèi)表面的柵極絕緣膜GD ;介由柵極絕緣膜GD設于溝槽T的柵極電極GE ;形成于半導體基板I的第一導電型(η型)的基層Ba ;形成于半導體基板I的第二導電型(P型)的發(fā)射極層E ;設于半導體基板I上的發(fā)射極電極ΕΕ。
[0122]另外，在半導體基板I的下側(背面)設有IGBT元件的集電極(未作圖示)。
[0123]此外，多個第一擴散層DLl形成于半導體基板I的上表面中位于單元區(qū)域A的外周的終端區(qū)域B的上表面。
[0124]第一氧化膜7形成于半導體基板I的終端區(qū)域B中與第一擴散層DLl分離的第一區(qū)域BI。
[0125]第二氧化膜8形成于包含終端區(qū)域B中的第一氧化膜7以及第一擴散層DLl的半導體基板I的上表面。在該第二氧化膜8形成有貫通第二氧化膜8并到達埋入電極PE的表面SPE的第一貫通孔Ml。
[0126]埋入電極PE在第二氧化膜8上，從第一區(qū)域BI上向單元區(qū)域A側，跨到第一擴散層DLl上地形成。該埋入電極PE例如為多晶硅膜。另外，在該埋入電極PE例如外加接地電位。通過該埋入電極PE，如后所述，電位穩(wěn)定，在對電力用半導體裝置400外加了反偏壓時，空乏層易于從單元區(qū)域A向其外周圍橫向延伸。
[0127]第三氧化膜9形成于第二氧化膜8上以及埋入電極PE上。
[0128]在第二、第三氧化膜8、9上形成有貫通第二氧化膜8以及第三氧化膜9并到達第一擴散層DLl的表面的第二貫通孔M2。
[0129]此外，第四氧化膜10設于第三絕緣膜9與連接電極MF之間。第一、第二貫通孔Ml、M2進一步貫通該第四氧化膜10。而且，在該第四氧化膜10形成有貫通第四氧化膜10并到達形成于第三氧化膜9的表面的凹部MFa的第三貫通孔M3。
[0130]連接電極MF形成于夾在第一貫通孔Ml、第二貫通孔M2和第三貫通孔M3之間的第四氧化膜10上，且被埋入第一、第二以及第三貫通孔M1、M2、M3以及凹部MFa。該連接電極MF例如為金屬電極。
[0131]而且，該連接電極MF將以第一擴散層DLl位于單元區(qū)域A側的方式鄰接的埋入電極PE和第一擴散層DLl電連接。即，通過該連接電極MF，第一擴散層DLl的電位與埋入電極PE的電位變得相同。
[0132]電力用半導體裝置400在包圍單元區(qū)域A的終端區(qū)域B具有降低表面電場構造(第二擴散層)DL2。該降低表面電場構造DL2為在外加了反偏壓時從單元區(qū)域A向其外周圍橫向拉伸空乏層并確保耐壓的構造。通過該降低表面電場構造DL2，即使在基板電阻率比較低的情況下，空乏層也易于拉伸。此外，在本實施例中，即使在終端區(qū)域B的占有面積以及橫方向長度小的情況下，也能夠?qū)崿F(xiàn)高耐壓，因此，能夠謀求電力用半導體裝置400的高集成化。
[0133]特別是，與第一實施方式相同地，埋入電極PE的上表面SPE的位置低于單元區(qū)域A的半導體基板I的上表面SA的位置。即，通過將構成終端區(qū)域B的埋入電極PE埋入硅基板I中，終端區(qū)域B的高度差減少，并能夠采用CMP法等平坦化處理，能夠謀求電力用半導體裝置100的微細化。另外，由此，與以微細化為目標的存儲器處理的親和性也提高。
[0134]如以上那樣，根據(jù)本實施方式的電力用半導體裝置的制造方法，能夠謀求高耐壓化。
[0135]另外，實施方式是例子，發(fā)明的范圍并不限于這些，因此，本技術也可適用于IGBT元件以外的二極管以及MOSFET等元件。
【權利要求】
1.一種電力用半導體裝置，其特征在于，具備: 第一導電型的半導體基板； 形成于上述半導體基板上的單元區(qū)域的元件； 多個第二導電型的第一擴散層，形成于上述半導體基板的上表面中、位于上述單元區(qū)域的外周的終端區(qū)域的上表面； 第一氧化膜，在上述半導體基板的上述終端區(qū)域中，形成于與上述第一擴散層分離的第一區(qū)域； 第二氧化膜，形成于包含上述終端區(qū)域中的上述第一氧化膜以及上述第一擴散層的上述半導體基板的上表面； 埋入電極，在上述第二氧化膜上，從上述第一區(qū)域上向上述單元區(qū)域側，跨到第一擴散層上地形成； 第三氧化膜，形成于上述第二氧化膜上以及上述埋入電極上；以及連接電極，形成于上述第三氧化膜上且形成于上述第二以及第三氧化膜中，將以上述第一擴散層位于上述單元區(qū)域側的方式鄰接的上述埋入電極和上述第一擴散層電連接，上述埋入電極的 上表面的位置低于上述單元區(qū)域中的上述半導體基板的上表面的位置， 上述元件為IGBT元件， 在上述單元區(qū)域形成有二極管的陽極區(qū)域。
2.一種電力用半導體裝置，其特征在于，具備: 第一導電型的半導體基板； 形成于上述半導體基板的單元區(qū)域的元件； 多個第二導電型的第一擴散層，形成于上述半導體基板的上表面中位于上述單元區(qū)域的外周的終端區(qū)域的上表面； 第一氧化膜，在上述半導體基板的上述終端區(qū)域中，形成于與上述第一擴散層分離的第一區(qū)域； 第二氧化膜，形成于包含上述終端區(qū)域中的上述第一氧化膜以及上述第一擴散層的上述半導體基板的上表面； 埋入電極，在上述第二氧化膜上，從上述第一區(qū)域上向上述單元區(qū)域側，跨到第一擴散層上地形成； 第三氧化膜，形成于上述第二氧化膜上以及上述埋入電極上；以及連接電極，形成于上述第三氧化膜上且形成于上述第二以及第三氧化膜中，將以上述第一擴散層位于上述單元區(qū)域側的方式鄰接的上述埋入電極和上述第一擴散層電連接， 上述埋入電極的上表面的位置低于上述單元區(qū)域的上述半導體基板的上表面的位置。
3.根據(jù)權利要求2所述的電力用半導體裝置，其特征在于， 上述元件為IGBT元件。
4.根據(jù)權利要求2所述的電力用半導體裝置，其特征在于， 在上述單元區(qū)域形成有二極管的陽極區(qū)域。
5.一種電力用半導體裝置的制造方法，其特征在于，包括: 在第一導電型的半導體基板的上表面中、位于上述半導體基板的單元區(qū)域的外周的終端區(qū)域的上表面，形成多個第二導電型的第一擴散層； 對上述半導體基板的上述終端區(qū)域的上表面中、與上述第一擴散層分離的第一區(qū)域的上表面選擇性地進行刻蝕；在上述第一區(qū)域的已被刻蝕的上述半導體基板的上表面選擇性地形成第一氧化膜；以包含上述終端區(qū)域中的上述第一氧化膜以及上述第一擴散層的上述半導體基板的上表面的位置低于上述單元區(qū)域中的上述半導體基板的上表面的位置的方式，對上述終端區(qū)域中的上述半導體基板的上部、上述第一擴散層的上表面以及上述第一氧化膜的上表面進行刻蝕； 此后，在上述半導體基板上形成第二氧化膜； 以埋入電極的上表面的位置低于上述單元區(qū)域中的上述半導體基板的上表面的位置的方式，在上述第二氧化膜上，從上述第一區(qū)域上向上述單元區(qū)域側，跨到第一擴散層上地形成上述埋入電極。
6.根據(jù)權利要求5所述的電力用半導體裝置的制造方法，其特征在于， 形成了上述埋入電極之后，在上述第二氧化膜上以及上述埋入電極上形成第三氧化膜。
7.根據(jù)權利要求6所述的電力用半導體裝置的制造方法，其特征在于， 形成了上述第三氧化膜之后，對上述第二氧化膜選擇性地進行刻蝕而形成到達上述埋入電極的表面的第一貫通孔，并且，對上述第二氧化膜以及上述第三氧化膜選擇性地進行刻蝕而形成到達上述第一擴散層的表面的第二貫通孔； 將連接電極形成于夾在上述第二貫通孔和上述第一貫通孔之間的第二氧化膜上且埋入上述第一以及第一貫通孔，使得以上述第一擴散層位于上述單元區(qū)域側的方式鄰接的上述埋入電極與上述第一擴散層被電連接。
8.根據(jù)權利要求5所述的電力用半導體裝置的制造方法，其特征在于， 上述埋入電極為多晶硅膜。
9.根據(jù)權利要求5所述的電力用半導體裝置的制造方法，其特征在于， 在上述單元區(qū)域形成IGBT元件。
10.根據(jù)權利要求5所述的電力用半導體裝置的制造方法，其特征在于， 上述半導體基板為硅基板。
11.根據(jù)權利要求5所述的電力用半導體裝置的制造方法，其特征在于， 在上述單元區(qū)域形成二極管的陽極區(qū)域。
12.一種電力用半導體裝置，其特征在于，具備: 第一導電型的半導體基板； 形成于上述半導體基板的單元區(qū)域的元件； 多個第二導電型的第一擴散層，形成于上述半導體基板的上表面中、位于上述單元區(qū)域的外周的終端區(qū)域的上表面； 第一氧化膜，在上述半導體基板的上述終端區(qū)域中，形成于與上述第一擴散層分離的第一區(qū)域； 第二氧化膜，形成于包含上述終端區(qū)域中的上述第一氧化膜以及上述第一擴散層的上述半導體基板的上表面；埋入電極，在上述第二氧化膜上，從上述第一區(qū)域上向上述單元區(qū)域側，跨到第一擴散層上地形成； 第三氧化膜，形成于上述第二氧化膜上以及上述埋入電極上；以及連接電極，形成于上述第三氧化膜上且形成于上述第二以及第三氧化膜中，將以上述第一擴散層位于上述單元區(qū)域側的方式鄰接的上述埋入電極和上述第一擴散層電連接，上述第二氧化膜的下表面的位置與上述單元區(qū)域中的上述半導體基板的上表面的位置相同。
13.根據(jù)權利要求12所述的電力用半導體裝置，其特征在于， 上述埋入電極的上表面的位置高于上述單元區(qū)域中的上述半導體基板的上表面的位置。
【文檔編號】H01L21/8222GK103681664SQ201310375652
【公開日】2014年3月26日 申請日期:2013年8月26日 優(yōu)先權日:2012年9月20日
【發(fā)明者】押野雄一, 末代知子, 中村和敏, 三須伸一郎, 原琢磨 申請人:株式會社東芝