用于半導體封裝的表面處理方法和裝置制造方法
【專利摘要】提供了用于半導體封裝的表面處理方法和裝置。在一個實施例中，對導電層的表面進行處理以生成粗化表面。在一個實例中，在導電層的表面上形成納米線。在銅導電層的情況中，納米線可以包含CuO層。在另一個實例中，在導電層的表面上形成絡合物。可以使用例如硫醇和亞磷酸三甲酯形成該絡合物。
【專利說明】用于半導體封裝的表面處理方法和裝置
[0001]本申請要求下列臨時提交的美國專利申請的權益:申請序列號為61/776,544，提交日為 2013 年 3 月 11 日，標題為 “Surface Treatment Methodand Apparatus forSemiconductor Packaging”,將該申請結(jié)合于此作為參考。

【技術領域】
[0002]本發(fā)明涉及半導體領域，更具體地，本發(fā)明涉及一種用于半導體封裝的表面處理方法和裝置。

【背景技術】
[0003]半導體器件用于各種電子應用，舉例來說，諸如個人電腦、手機、數(shù)碼相機、以及其他電子設備。通常通過在半導體襯底上方按順序沉積材料的絕緣層或介電層、導電層和半導體層，并且使用光刻對各種材料層進行圖案化以在其上形成電路部件和元件來形成半導體器件。
[0004]通常在單個半導體晶圓上生產(chǎn)數(shù)十個或數(shù)百個集成電路。通過沿著劃線切割集成電路來分割個體管芯。然后，舉例來說，單獨地、以多芯片模式、或者以其他封裝類型對個體管芯進行封裝。
[0005]用于半導體器件的一種封裝類型被稱為跡線上凸塊(BOT)封裝。在半導體晶圓的管芯上形成焊料凸塊，并且分割管芯。使用焊料回流工藝將管芯或“倒裝芯片”連接或焊接到BOT封裝件上的跡線?？梢詫⒛Ｋ艿撞刻畛湮?MUF)分散到半導體芯片和封裝件部件之間的間隙中以減少焊料凸塊或焊球中的碎裂，其中碎裂通常是由熱應力導致的。封裝件部件可以是包括用于在相對面之間布線電信號的金屬連接件的中介層?？梢酝ㄟ^直接金屬接合、焊料接合等將芯片接合至中介層。在一些情況中，將管芯接合至較大的襯底，然后將該較大的襯底切割成個體封裝件。


【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種形成半導體器件的方法，所述方法包括:提供襯底，所述襯底具有與所述襯底相連接的集成電路管芯，在所述襯底上形成有金屬層；對所述金屬層的露出表面進行處理，所述處理生成具有納米線的粗化表面；以及在所述金屬層上方施加模塑料或底部填充材料。
[0007]在所述方法中，所述金屬層包含Cu，并且所述納米線包含CuO。
[0008]在所述方法中，包含CuO的所述納米線增大表面粗糙度。
[0009]在所述方法中，表面粗糙度RA大于50nm，所述納米線的高度大于120nm，并且所述納米線的間距小于500nm。
[0010]在所述方法中，所述金屬層包含介于所述CuO和所述Cu之間的自然氧化物層。[0011 ] 在所述方法中，所述處理包括在所述金屬層上方形成絡合物層。
[0012]在所述方法中，所述處理包括將所述襯底放置在化學浴中。
[0013]在所述方法中，所述化學浴包含硫醇或亞磷酸三甲酯。
[0014]在所述方法中，所述化學浴包括在乙醇中沖洗。
[0015]在所述方法中，所述處理包括在包含NaC102、Na0H、Na3P04*12H20和H2O的溶液中的化學浴。
[0016]在所述方法中，所述處理包括加熱到85°C至95°C之間的溫度的化學浴。
[0017]根據(jù)本發(fā)明的另一方面，提供了一種半導體器件，包括:襯底；位于所述襯底上的金屬層；以及在所述金屬層上形成的氧化物層，所述氧化物層具有從所述氧化物層的表面延伸的納米線。
[0018]在所述半導體器件中，所述金屬層包含Cu，并且所述氧化物層包含CuO。
[0019]在所述半導體器件中，Cu2O層介于所述Cu和所述CuO之間。
[0020]在所述半導體器件中，所述納米線具有小于約500nm的間距。
[0021]在所述半導體器件中，平均粗糙度為約60nm。
[0022]在所述半導體器件中,所述納米線具有30nm至140nm的高度。
[0023]根據(jù)本發(fā)明的又一方面，提供了一種半導體器件，包括:襯底；位于所述襯底上的金屬層；以及形成在所述金屬層上的絡合物層，所述絡合物層比所述金屬層的硫含量更高。
[0024]在所述的半導體器件中，所述絡合物層比所述金屬層的碳含量更高。
[0025]在所述的半導體器件中，所述金屬層包含銅。

【專利附圖】

【附圖說明】
[0026]為了更充分地理解實施例及其優(yōu)點，現(xiàn)將結(jié)合附圖所進行的下列描述作為參考，其中:
[0027]圖1至圖6示出形成實施例的各個中間步驟；
[0028]圖7A至圖7C示出根據(jù)一個實施例的對表面的化學處理；
[0029]圖8A至圖8B示出根據(jù)實施例使用絡合物的鍵合界面；
[0030]圖9示出位于導電層上的絡合物；以及
[0031]圖10是示出形成實施例的方法的流程圖。

【具體實施方式】
[0032]在下面詳細論述本發(fā)明實施例的制造和使用。然而，應該理解，實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明構(gòu)思。所論述的具體實施例僅是制造和使用實施例的示例性具體方式，而不是限制本發(fā)明的范圍。
[0033]首先參照圖1，示出了根據(jù)一個實施例的多個集成電路管芯102和襯底104的截面圖。集成電路管芯102可以是用于具體應用的任何適合的集成電路管芯。例如，集成電路管芯102可以是諸如DRAM、SRAM、NVRAM、和/或APU等的存儲器芯片；邏輯電路；或類似物。應當注意到集成電路管芯102可以是相同的或不同的。例如，在一個實施例中，所有的集成電路管芯102都是相同的，諸如是存儲器芯片。在另一個實施例中，集成電路管芯102可以是不同的，諸如一個是存儲器芯片，一個是邏輯芯片。也可以使用其他配置。
[0034]集成電路管芯102包括在其上形成的導電凸塊106，其可以由共晶焊料、無鉛焊料等形成。圖1示出導電凸塊106在集成電路管芯102上形成是用于舉例說明的目的。在其他實施例中，導電凸塊106可以在襯底104上形成。
[0035]襯底104可以是任何適合的襯底，諸如1/2/1層壓襯底、4層層壓襯底、中介層、封裝襯底、另一管芯/晶圓、印刷電路板、高密度互連件等。襯底104可以包括沿著襯底104的第一面的第一組電連接件108和沿著襯底104的相對第二面的第二組電連接件112。在襯底104中可以包括通孔(TV)(未示出)以在第一組電連接件108和第二組電連接件112中的對應電連接件之間提供電連接，并因此在襯底104的一面上安裝的集成電路管芯102和位于襯底104的相對第二面上的第二組電連接件112之間提供電連接。襯底104可以進一步包括一條或多條再分布線(RDL)以實現(xiàn)不同的引腳配置和/或更大的電連接。
[0036]在一個實施例中，將使用跡線上凸塊(BOT)技術將集成電路管芯102接合至襯底104。通常，BOT技術利用導電凸塊(例如金屬或焊料凸塊)直接接合到在諸如封裝襯底、中介層等另一襯底上形成的窄金屬跡線，而非接合到比相應的連接金屬跡線具有更大寬度的金屬焊盤上。BOT結(jié)構(gòu)需要較小的芯片面積，并且BOT結(jié)構(gòu)的制造成本低。在該實施例中，第一組電連接件108可以包含在襯底104上形成的跡線，其中，焊料凸塊106將接合至相對應的第一組電連接件108，如下文參照圖2更詳細論述的。
[0037]襯底104可以進一步包括導電層110，諸如銅箔。導電層110可以起到例如接地屏蔽的作用。還應當注意到本文所包含的附圖已被簡化用于舉例說明的目的。例如，集成電路管芯102上的導電凸塊106可以包括凸塊下金屬(UBM)結(jié)構(gòu)、柱結(jié)構(gòu)或其他結(jié)構(gòu)。作為另一實例，還可以包括各種鈍化層、聚合物層等。
[0038]圖2示出根據(jù)一個實施例在接合工藝之后的集成電路管芯102和襯底104。集成電路管芯102 (在圖2中示出兩個)是對準的并被放置成與襯底104相接觸。在對準和放置之后，實施接合工藝以將導電凸塊106接合到第一組電連接件108中的對應電連接件上。接合工藝可以包括熱回流工藝，其中對導電凸塊106進行加熱以熔化導電凸塊106上的材料，從而使得將導電凸塊接合到第一組電連接件108中的對應電連接件。
[0039]圖3示出根據(jù)一個實施例的預填充工藝。預填充工藝可以包括使用諸如圖3中所示的化學浴300在化學溶液中的浸泡工藝。化學浴300包括加熱底板310。噴射輸入312提供化學溶液的輸入并且噴射輸出314提供化學溶液的輸出。此外，可以提供噴嘴316和/或推進器318用于進一步攪拌化學溶液并使化學溶液流通?？梢砸詢A斜的角度將集成電路管芯102和襯底104放置到化學浴中。
[0040]集成電路管芯102和襯底104之間的間隔可以相當小，尤其是當使用BOT技術時。在這些類型的實施例中，使液體流通可以有助于在集成電路管芯102和襯底104之間推動液體。這樣，使用噴射入口 312/噴射出口 314、噴嘴316和推進器318中的一種或多種可以有利于處理集成電路管芯102和襯底104之間的表面。
[0041]在一個實施例中，化學浸泡可以包括在37.5g NaClO2UOg Na0HU00gNa3P04*12H20和I升H2O中的浸泡。這些化學物質(zhì)的濃度可以在0.5摩爾和1.5摩爾之間?？梢詫⒃撊芤杭訜岬郊s85°C至約95°C的溫度。可以在該溶液中浸泡集成電路管芯102和襯底104約20分鐘。之后，可以在去離子水中沖洗集成電路管芯102和襯底104，并用加熱到約60°C至約90°C的溫度的空氣干燥。也可以使用室溫空氣進行干燥。
[0042]可以相信，諸如上面所述的化學處理在跡線上生成均勻的粗化表面。例如，在導電層110和第一組電連接件108包含鍍Cu表面的實施例中，鍍Cu表面可以可選地具有在其上自然形成的Cu2O層，諸如上面所述的化學處理在Cu2O層上方形成CuO層。CuO層顯示出粗化表面，類似于草樣表面。圖7A是在進行粗化處理之前的鍍Cu表面的顯微照片，圖7B是在進行粗化處理之后的鍍Cu表面的顯微照片。如圖7A所示，粗化處理之前的鍍Cu表面顯示出具有垂直于主表面的小尺寸的相對平坦的表面。在粗化處理之后，表面顯示出草樣表面。
[0043]這是通過圖7C示出的能量色散譜儀(EDS)分析示出的?？蛇x的Cu2O層具有由于上述工藝形成的上覆CuO層。CuO層在Cu2O層上方形成納米線層或草地樣表面。這種類型的表面可以增加Cu表面和上覆的材料(諸如下文參照圖4所描述的MUF)之間的機械聯(lián)鎖力。
[0044]在一個實施例中，納米線的草地樣表面可能顯示出間距小于約500nm、平均粗糙度RA為約50nm至約70nm的以及高度為約30nm至約140nm。例如，在一個實施例中，平均粗糙度RA大于50nm,高度大于約120nm,并且間距小于約500nm。已發(fā)現(xiàn)這些尺寸的納米線在導電層110和后續(xù)形成的用于用戶環(huán)境的大多數(shù)典型的半導體應用的MUF之間提供良好的接合特征。然而，根據(jù)具體用途和/或材料可以使用其他間距和平均粗糙度。例如，用于跡線的不同材料(諸如金、鋁等)和用于MUF的不同材料可以容許不同的間距和平均粗糙度。應當注意到尺寸應當使表面提供足夠的機械聯(lián)鎖特征以充分地減少給定環(huán)境和材料的分層，從而為具體應用和環(huán)境提供具有所需可靠性的產(chǎn)品。
[0045]化學處理后的Cu的粗糙度/輪廓能夠影響機械聯(lián)鎖力或粘附強度。粘附強度取決于表面粗糙度；高粗糙度提供相對高的粘附強度，而低粗糙度提供相對低的粘附強度。粗糙度的間距也可以影響粘附強度。高粗糙度和小間距可能不會表現(xiàn)出良好的機械性質(zhì)或高粘附強度。例如，Cu表面的高粗糙度和小間距的輪廓通常表現(xiàn)出深而窄的谷，從而使模塑料(或MUF)可能不能完全填充這些谷。在這些情況中，CuO谷的底部可能是空的，因而有效粗糙度可能低于表面粗糙度。而且，長的CuO晶體可能是易碎的，這樣的CuO谷的空底部易受到跌落或沖擊損傷。兩個CuO晶體之間的大間距降低聯(lián)鎖力，而小間距可能導致深谷問題。在一個實施例中，CuO晶體的間距是10nm至約500nm，而CuO晶體具有小于約180nm的長度?；贛UF的化學組成和填充物尺寸也可以對CuO晶體的間距和長度進行調(diào)整。
[0046]此外，封裝件中的不同材料之間的熱膨脹系數(shù)(CTE)不匹配是封裝件的應力的主要來源，其中相對大的CTE不匹配或大的溫度變化可能在封裝件的各個部件之間誘導應力。在這些情況中，可以期望MUF/Cu界面處的較高的粘附力來阻止或降低分層或碎裂。改良Cu (或其他類型的材料)的表面粗糙度能夠提供增大的機械粘附力。應當注意到，可以對草地樣表面的尺寸進行調(diào)整以增加機械聯(lián)鎖力。如果草地樣表面的尺寸增加得太多，機械聯(lián)鎖力可能降低。例如，如果CuO晶體納米線之間的間距太小，則MUF可能不能完全填充到微小的間隙中，可能降低機械聯(lián)鎖力。此外，如果納米線變得太長或太大，長的CuO晶體納米線可能變得易碎并折斷。本領域普通技術人員將意識到可以對長度和間距進行調(diào)整以便為具體應用提供足夠的機械強度。表面粗糙度(例如納米線的大小和/或間距)的量也可以取決于材料的類型。
[0047]下面的表格示出在上述工藝之前和之后的表面的X射線光電子能譜儀(XPS)分析的結(jié)果。如表格中所示,在處理后的樣品中CuO和Cu (OH)2+CuC03的比率增大。

【權利要求】
1.一種形成半導體器件的方法，所述方法包括: 提供襯底，所述襯底具有與所述襯底相連接的集成電路管芯，在所述襯底上形成有金屬層； 對所述金屬層的露出表面進行處理，所述處理生成具有納米線的粗化表面；以及 在所述金屬層上方施加模塑料或底部填充材料。
2.根據(jù)權利要求1所述的方法，其中，所述金屬層包含Cu，并且所述納米線包含CuO。
3.根據(jù)權利要求2所述的方法，其中，包含CuO的所述納米線增大表面粗糙度。
4.根據(jù)權利要求3所述的方法，其中，表面粗糙度RA大于50nm，所述納米線的高度大于120nm,并且所述納米線的間距小于500nm。
5.根據(jù)權利要求2所述的方法，其中，所述金屬層包含介于所述CuO和所述Cu之間的自然氧化物層。
6.根據(jù)權利要求1所述的方法，其中，所述處理包括在所述金屬層上方形成絡合物層。
7.根據(jù)權利要求6所述的方法，其中，所述處理包括將所述襯底放置在化學浴中。
8.根據(jù)權利要求7所述的方法，其中，所述化學浴包含硫醇或亞磷酸三甲酯。
9.一種半導體器件，包括: 襯底； 位于所述襯底上的金屬層；以及 在所述金屬層上形成的氧化物層，所述氧化物層具有從所述氧化物層的表面延伸的納米線。
10.一種半導體器件，包括: 襯底； 位于所述襯底上的金屬層；以及 形成在所述金屬層上的絡合物層，所述絡合物層比所述金屬層的硫含量更高。
【文檔編號】H01L21/768GK104051327SQ201310334939
【公開日】2014年9月17日 申請日期:2013年8月2日 優(yōu)先權日:2013年3月11日
【發(fā)明者】張志鴻, 鄧桔程, 郭庭豪, 陳映予 申請人:臺灣積體電路制造股份有限公司