具有至少兩個開關(guān)的集成電路的制作方法
【專利摘要】本發(fā)明涉及具有至少兩個開關(guān)的集成電路，其中一種電路包括第一和第二半導(dǎo)體開關(guān)，每個都具有負載路徑和控制端子并且它們的負載路徑串聯(lián)連接。第一和第二開關(guān)中的至少一個包括：第一半導(dǎo)體器件，具有負載路徑和控制端子，控制端子耦接到開關(guān)的控制端子。多個第二半導(dǎo)體器件中的每個都具有第一負載端子與第二負載端子之間的負載路徑和控制端子。第二半導(dǎo)體器件的負載路徑串聯(lián)連接并串聯(lián)連接到第一半導(dǎo)體器件的負載路徑。第二半導(dǎo)體器件中的每個的控制端子都連接到其他半導(dǎo)體器件中的一個的負載端子。第二半導(dǎo)體器件中的一個的控制端子連接到第一半導(dǎo)體器件的負載端子中的一個。
【專利說明】具有至少兩個開關(guān)的集成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施方式涉及具有至少兩個開關(guān)的集成電路，諸如半橋電路。
【背景技術(shù)】
[0002]常規(guī)的半橋電路包括兩個半導(dǎo)體開關(guān)，諸如MOSFET或IGBT，每個都包括負載路徑和控制端子。兩個半導(dǎo)體開關(guān)的負載路徑串聯(lián)連接，其中兩個半導(dǎo)體開關(guān)的負載路徑之間的電路節(jié)點形成半橋電路的輸出。
[0003]半橋電路被廣泛用于汽車或工業(yè)電路應(yīng)用中，例如，用于功率轉(zhuǎn)換器或電感負載的驅(qū)動電路。

【發(fā)明內(nèi)容】

[0004]第一實施方式涉及一種電路裝置，包括具有第一半導(dǎo)體開關(guān)和第二半導(dǎo)體開關(guān)的半橋電路。第一半導(dǎo)體開關(guān)和第二半導(dǎo)體開關(guān)中的每個都包括負載路徑和控制端子，且第一半導(dǎo)體開關(guān)和第二半導(dǎo)體開關(guān)的負載路徑串聯(lián)連接。第一和第二半導(dǎo)體開關(guān)中的至少一個包括:具有負載路徑和控制端子的第一半導(dǎo)體器件；多個第二半導(dǎo)體器件，每個都具有第一負載端子與第二負載端子之間的負載路徑和控制端子。第二半導(dǎo)體器件的負載端子串聯(lián)連接并串聯(lián)連接到第一半導(dǎo)體器件的負載路徑，第二半導(dǎo)體器件中的每個的控制端子都連接到其他第二半導(dǎo)體器件中的一個的負載端子，且第二半導(dǎo)體器件中的一個的控制端子連接到第一半導(dǎo)體器件的負載端子中的一個。
【專利附圖】

【附圖說明】
[0005]現(xiàn)在將參考附圖來說明示例。附圖用于示出基本原理，所以僅示出理解基本原理所需的方面。附圖不是按比例繪制。在附圖中，相同的附圖標(biāo)記指示相似的特征。
[0006]圖1示出具有半橋電路的電路裝置，該電路裝置包括第一和第二半導(dǎo)體開關(guān)。
[0007]圖2示出包括半橋電路的功率轉(zhuǎn)換器電路的第一實施方式。
[0008]圖3示出包括半橋電路的功率轉(zhuǎn)換器電路的第二實施方式。
[0009]圖4示出具有包括兩個半橋電路的全橋電路的電路裝置。
[0010]圖5示出半橋電路的第一和第二半導(dǎo)體開關(guān)中的至少一個的植入的第一實施方式。
[0011]圖6示出半橋電路的第一和第二半導(dǎo)體開關(guān)中的至少一個的植入的第二實施方式。
[0012]圖7示出半橋電路的第一和第二半導(dǎo)體開關(guān)中的至少一個的植入的第三實施方式。
[0013]圖8示出根據(jù)第一實施方式的具有半橋電路和驅(qū)動電路的電路裝置。
[0014]圖9示出雙向阻斷開關(guān)的一個實施方式。
[0015]圖10示出說明圖8的電路裝置的操作原理的時序圖。[0016]圖1lA至圖1lC示出被實施為FINFET的一個第二半導(dǎo)體器件的第一實施方式。
[0017]圖12A至圖12C示出被實施為FINFET的一個第二半導(dǎo)體器件的第二實施方式。
[0018]圖13示出根據(jù)其中第一半導(dǎo)體器件和多個第二半導(dǎo)體器件在一個半導(dǎo)體片中實施的第一實施方式的半導(dǎo)體本體的垂直截面圖。
[0019]圖14示出根據(jù)其中第一半導(dǎo)體器件和多個第二半導(dǎo)體器件在一個半導(dǎo)體片中實施的第二實施方式的半導(dǎo)體本體的垂直截面圖。
[0020]圖15示出根據(jù)其中實施第一半導(dǎo)體器件和每個都包括幾個FINFET單元的多個第二半導(dǎo)體器件的第三實施方式的半導(dǎo)體本體的頂視圖。
[0021]圖16示出包括并聯(lián)連接的幾個FINFET單元的一個第二半導(dǎo)體器件的垂直截面圖。
[0022]圖17A至圖17C示出包括并聯(lián)連接的幾個FINFET單元的一個第二半導(dǎo)體器件的
另一實施方式。
[0023]圖18示出串聯(lián)連接的圖17所示類型的兩個第二半導(dǎo)體器件。
[0024]圖19示出根據(jù)另一實施方式的第一晶體管的垂直截面圖。
[0025]圖20示出根據(jù)另一實施方式的第二晶體管的垂直截面圖。
[0026]圖21示意性地示出集成了半橋的半導(dǎo)體本體的頂視圖。
[0027]圖22示出圖19的半導(dǎo)體本體的垂直截面圖。
[0028]圖23示出根據(jù)一個實施方式的低側(cè)開關(guān)的第一晶體管的垂直截面圖。
[0029]圖24示出根據(jù)一個實施方式的低側(cè)開關(guān)或高側(cè)開關(guān)的第二晶體管的垂直截面圖。
[0030]圖25示出根據(jù)一個實施方式的高側(cè)開關(guān)的第一晶體管的垂直截面圖。
[0031]圖26A和圖26B分別示出根據(jù)另一實施方式的低側(cè)開關(guān)和高側(cè)開關(guān)的第一晶體管的垂直截面圖。
[0032]圖27示出集成了半橋的一個開關(guān)的半導(dǎo)體本體的截面的頂視圖。
[0033]圖28示出半橋的另一實施方式。
[0034]圖29示出具有串聯(lián)連接的四個開關(guān)的電路裝置。
【具體實施方式】
[0035]在下面的詳細描述中，對附圖進行參考，附圖形成說明書的一部分，且其中通過圖示的方式示出其中可實施本發(fā)明的【具體實施方式】。
[0036]圖1示出具有半橋電路(其在下文中將被簡稱為半橋)的電路裝置。半橋包括第一開關(guān)I1和第二開關(guān)I2，每個都具有控制端子Il1Ul2以及第一負載端子121、122與第二負載端子13pl32之間的負載路徑。兩個開關(guān)I1U2的負載路徑串聯(lián)連接。在半橋的操作中，串聯(lián)電路連接在用于第一電源電位Vl的端子和第二電源電位GND之間。根據(jù)一個實施方式，第一電源電位Vl是正電源電位，而第二電源電位GND是負電源電位或參考電位，例如接地。串聯(lián)電路中更接近負電源電位GND的第一開關(guān)I1在下文中將被稱為低側(cè)開關(guān)，而更接近正電源電位Vl的第二開關(guān)I2在下文中將被稱為高側(cè)開關(guān)。
[0037]半橋包括用于將負載Z (以虛線示出)連接到其的輸出OUT。輸出OUT是第一和第二開關(guān)I1U2的負載路徑之間的串聯(lián)電路的電路節(jié)點。在圖1的實施方式中，輸出OUT對應(yīng)于低側(cè)開關(guān)I1的第二負載端子O1和高側(cè)開關(guān)I2的第二負載端子122。然而，這僅是一個示例。額外的電路元件(諸如電阻器或電感器(未示出))可連接在開關(guān)I1U2的負載路徑之間。在這種情況下，輸出OUT可對應(yīng)于任何負載端子122、13i或這些負載端子122、13i之間的電路節(jié)點。負載Z可連接到另一正負電源電位V2和參考電位GND中的一個或兩個。
[0038]參考圖1，電路裝置還包括驅(qū)動器電路20，其耦接到開關(guān)I1U2的控制端子Il1Ul2并且被配置為根據(jù)所希望的驅(qū)動方案接通和斷開開關(guān)I1U215驅(qū)動方案可依賴于連接到半橋并由半橋驅(qū)動的負載Z的類型。
[0039]第一和第二開關(guān)I1U2被實施為半導(dǎo)體開關(guān)。即，這些開關(guān)I1, I2每個都被集成在半導(dǎo)體本體(圖1中未示出)中。根據(jù)一個實施方式，兩個開關(guān)I1U2集成在共同半導(dǎo)體本體中。這將在下面進一步詳細說明。
[0040]半橋(諸如圖1所示的半橋)可用于各種工業(yè)或汽車電路。這樣電路的示例(不限制半橋?qū)@些具體電路的應(yīng)用)是負載(特別是電感負載，諸如電磁閥)的功率轉(zhuǎn)換器電路或驅(qū)動電路。
[0041]圖2示出包括半橋的功率轉(zhuǎn)換器電路的第一實施方式。該功率轉(zhuǎn)換器電路包括用于施加輸入電壓Vin的輸入端子和用于提供輸出電壓Vout的輸出端子Vout。半橋連接在輸出端子之間。即，具有第一和第二開關(guān)I1U2的負載路徑的串聯(lián)電路連接在輸出端子之間。輸出電容器Cout連接在輸出端子之間，并因此與半橋并聯(lián)。電感存儲元件Lin連接到半橋的輸出OUT，其中具有電感存儲元件Lin和低側(cè)開關(guān)I1的串聯(lián)電路連接在用于施加輸入電壓Vin的輸入端子之間。
[0042]圖2的功率轉(zhuǎn)換器被實施為升壓轉(zhuǎn)換器，其是輸出電壓Vout比輸入電壓Vin高的轉(zhuǎn)換器。驅(qū)動電路20對第一和第 二開關(guān)I1U2中的每個提供脈沖寬度調(diào)制(PWM)驅(qū)動信號Sl1^ Sl2，其中驅(qū)動電路20產(chǎn)生驅(qū)動信號Slp Sl2，使得兩個開關(guān)不在同時接通(導(dǎo)通)。此外，這些驅(qū)動信號Slp Sl2的占空比被調(diào)整，使得輸出電壓Vout對應(yīng)于所希望的設(shè)定電壓。由控制電路接收的輸出電壓信號Sout表示輸出電壓Vout，并允許控制電路來調(diào)節(jié)適當(dāng)?shù)剡x擇驅(qū)動信號Slp Sl2的占空比的輸出電壓。
[0043]圖2所示的功率轉(zhuǎn)換器電路的操作原理如下:每次低側(cè)開關(guān)11被接通時，能量被磁性存儲在電感存儲元件Lin中。當(dāng)?shù)蛡?cè)開關(guān)I1被斷開且高側(cè)開關(guān)I2接通時，存儲在電感存儲元件Lin中的能量被分別轉(zhuǎn)移到輸出端子和輸出電容器Cout。升壓轉(zhuǎn)換器的該工作原理是眾所周知的，所以在這方面無需進一步的說明。
[0044]圖3示出了實施為降壓轉(zhuǎn)換器的功率轉(zhuǎn)換器電路的實施方式。在這種情況下，半橋連接在輸入端子之間，而具有電感存儲元件Lout和輸出電容器Cout的串聯(lián)電路連接在輸出端子OUT和負電源電位(參考電位)GND之間。輸出電壓Vout在輸出電容器Cout兩端可用。
[0045]在降壓轉(zhuǎn)換器中，輸出電壓Vout比輸入電壓Vin小。驅(qū)動電路20被配置為對第一和第二開關(guān)I1U2提供PWM驅(qū)動信號Slp Sl2，使得這些開關(guān)I1U2不在同時接通。此外，驅(qū)動信號Sl1, Sl2的占空比被調(diào)整，使得輸出電壓Vout對應(yīng)于預(yù)先定義的設(shè)定電壓。圖3的降壓轉(zhuǎn)換器的操作原理如下:當(dāng)?shù)诙_關(guān)(高側(cè)開關(guān))I2接通時，能量被磁性存儲在電感存儲元件Lout中且輸出電容器Cout被充電。當(dāng)?shù)诙_關(guān)I2斷開且第一開關(guān)I1接通時，第一開關(guān)I1用作續(xù)流(free-wheeling)元件,允許流過電感存儲元件Lout的電流進一步流動并且允許電感存儲元件Lout將存儲的能量傳輸?shù)捷敵鲭娙萜鰿out和/或耦接到輸出端子的負載(未示出)。這個操作原理是眾所周知的，所以在這方面無需進一步的說明。
[0046]圖4示出了全橋電路的實施方式。該全橋電路包括參考圖1說明的類型的兩個半橋電路。負載Z連接在半橋的輸出OUT和OUT'之間。負載Z是例如電感負載，諸如電動機、電感閥等。
[0047]半橋的第一和第二開關(guān)I1U2中的至少一個通過包括第一半導(dǎo)體器件和第二半導(dǎo)體器件的半導(dǎo)體器件來實施。以下參考圖5來說明實施第一和第二開關(guān)I1U2中的一個這樣的半導(dǎo)體器件的第一實施方式。
[0048]在圖5中，參考符號I指示第一和第二半導(dǎo)體開關(guān)I1U2中的一個，其中這些開關(guān)I1U2中的僅一個或兩個可如圖5所示而被實施。此外，參考符號11指示控制端子，且參考符號12、13分別指示第一和第二負載端子。
[0049]參考圖5，半導(dǎo)體開關(guān)(半導(dǎo)體器件)I包括:第一半導(dǎo)體器件2和多個第二半導(dǎo)體器件3^3#第一半導(dǎo)體器件2具有第一負載端子22與第二負載終子23之間的負載路徑和控制端子21，且可采取接通狀態(tài)(其中負載路徑傳導(dǎo)電流)和斷開狀態(tài)(其中負載路徑阻斷)中的一個。根據(jù)圖1的第一半導(dǎo)體器件2被實施為晶體管器件(晶體管)。具體而言，根據(jù)圖5的第一半導(dǎo)體器件被實施為M0SFET，其中控制端子21是柵極端子且第一和第二負載端子22、23分別是源極和漏極端子。第一晶體管器件在下文將被稱為第一晶體管。 [0050]在圖5以及下面的圖中，參考數(shù)字“3”后跟著下標(biāo)指數(shù)指示單個第二半導(dǎo)體器件。單個第二半導(dǎo)體器件的相同部分(諸如控制端子和負載端子)具有相同的參考符號，其后跟著下標(biāo)指數(shù)。例如，S1指示具有控制端子3^和第一和第二負載端子的第二半導(dǎo)體器件中的第一個。在下文 中，當(dāng)對第二半導(dǎo)體器件中的任意一個或多個第二半導(dǎo)體器件進行參考時，且當(dāng)不需要在單個第二半導(dǎo)體器件之間的差異時，沒有指數(shù)的參考標(biāo)號3、31、32、33將用于指示第二半導(dǎo)體器件和它們的單個部分。
[0051]第二半導(dǎo)體器件3在圖5所示的實施方式中被實施為晶體管器件(晶體管)，并將在下文中被稱為第二晶體管。第二晶體管3中的每個都具有控制端子31，以及第一負載端子32與第二負載端子33之間的負載路徑。第二半導(dǎo)體器件的負載路徑32-33彼此串聯(lián)連接，使得一個第二晶體管的第一負載端子連接到相鄰第二晶體管的第二負載端子。此外，第二晶體管3的負載路徑與第一半導(dǎo)體器件22-23的負載路徑2串聯(lián)連接，使第一半導(dǎo)體器件I和多個第二晶體管3形成共源共柵(cascode)狀電路。
[0052]參考圖5，有η個第二晶體管3，其中η>1。在這些η個晶體管3中，第一晶體管3工是被布置最接近具有η個第二晶體管3的串聯(lián)電路中的第一半導(dǎo)體器件2的第二晶體管，并且其負載路徑直接連接到第一半導(dǎo)體器件2的負載路徑22-23。第η個第二晶體管3η是被布置最遠離具有η個第二晶體管3的串聯(lián)電路中的第一半導(dǎo)體器件2的第二晶體管。在圖5所示的實施方式中，有η=4個第二晶體管3。然而，這僅是一個示例，第二晶體管3的數(shù)量η可被任意選擇，即依賴于半導(dǎo)體器件裝置的所希望的電壓阻斷能力。這將在下面更詳細地說明。
[0053]第二晶體管3中的每個的控制端子31都連接到第二晶體管3中的另一個的負載端子中的一個或連接到第一晶體管2的負載端子中的一個。在圖1所示的實施方式中，第一第二晶體管S1的控制端子3^連接到第一晶體管2的第一負載端子22。其他第二晶體管32-3n_i中的每個的控制端子312-31n都連接到在第一半導(dǎo)體器件2的方向上的串聯(lián)電路中的相鄰的第二晶體管的第一負載端子3232^。用于說明的目的，假設(shè)3i是除了第一第二晶體管S1以外的第二晶體管32-3n中的一個。在這種情況下，該第二晶體管(上部第二晶體管)3,的控制端子31i連接到相鄰的第二晶體管(下部第二晶體管)的第一負載端子32η。上部第二晶體管3i的控制端子連接到其上的下部第二晶體管3η的第一負載端子32^不直接連接到該上部第二晶體管3,的負載端子321、33i中的一個。根據(jù)另一實施方式(未示出)，一個第二晶體管3i的控制端子31i不連接到直接連接到第二晶體管3i的該第二晶體管3η的第一負載端子子31η，而連接到遠離晶體管的第二晶體管31-k的負載端子32i_k，其中k>l。如果，例如，k=2時，則第二晶體管3i的控制端子31連接到作為在串聯(lián)電路中的第一晶體管2的方向上遠離第二晶體管3i的兩個第二晶體管的第二晶體管3卜2的第一負載端子32卜2。
[0054]參考圖5，第一晶體管2和第二半導(dǎo)體晶體管3可被實施為M0SFET。這些MOSFET中的每個都具有作為控制端子21、31的柵極端子、作為第一負載端子22、32的源極端子和作為第二負載端子23、33的漏極端子。MOSFET是可由在柵極和源極端子(控制端子與第一負載端子)之間施加的電壓控制的電壓控制裝置。因此，在圖5所示的裝置中，第一第二晶體管S1通過對應(yīng)于第一晶體管2的負載路徑電壓的電壓控制，且其他第二晶體管3i通過至少一個第二晶體管或3卜2的負載路徑電壓來控制。一個MOSFET的“負載路徑”電壓是該MOSFET的第一和第二負載端子(漏極和源極端子)之間的電壓。
[0055]在圖5所示的實施方式中，晶體管裝置I的第一晶體管2是常斷開型(增強)晶體管，而第二晶體管3是常導(dǎo)通型(耗盡)晶體管。然而，這僅是一個示例。第一半導(dǎo)體器件2和第二晶體管3中的每個都可被實施為常導(dǎo)通型晶體管或作為常斷開型晶體管。單個晶體管可被實施為η型晶體管或P型晶體管。
[0056]將第一晶體管2和第二晶體管3實施為MOSFET僅是一個示例。任何類型的晶體管可用于實施第一半導(dǎo)體器件2和第二晶體管3，諸如MOSFET、MISFET, MESFET, IGBT, JFET,FINFET、納米管器件、HEMT等。獨立于用于實施第一半導(dǎo)體器件2和第二半導(dǎo)體器件3的器件的類型，這些器件被連接，使得第二半導(dǎo)體器件3的每個都由串聯(lián)電路中的至少一個其他第二半導(dǎo)體器件3或第一半導(dǎo)體器件2的負載路徑電壓來控制。
[0057]具有第一晶體管2和第二晶體管3的半導(dǎo)體器件裝置I可類似于傳統(tǒng)晶體管通過對第一半導(dǎo)體器件2施加適當(dāng)?shù)尿?qū)動電壓而接通和斷開。第一晶體管2的控制端子21形成整體裝置I的控制端子11，且第一晶體管2的第一負載端子21和第η個第二晶體管3η的第二負載端子分別形成整體裝置的第一和第二負載端子12、13。
[0058]在下文說明作為開關(guān)I的半導(dǎo)體裝置的操作原理。只是為了說明的目的，假定第一晶體管2被實施為η型增強MOSFET而，第二晶體管3被實施為η型耗盡MOSFET或η型JFET，且單個器件2、3如圖5所示相互連接。然而基本操作原理也適用于通過其他類型的第一和第二半導(dǎo)體器件實施的半導(dǎo)體器件裝置。
[0059]通常已知當(dāng)施加約為零的驅(qū)動電壓(柵極-源極電壓)時可用于實施第二晶體管3的耗盡MOSFET或JFET是處于接通狀態(tài)的半導(dǎo)體器件，而當(dāng)驅(qū)動電壓的絕對值大于器件的夾斷電壓時耗盡MOSFET或JFET處于斷開狀態(tài)?！膀?qū)動電壓”是裝置的柵極端子和源極端子之間的電壓。在η型耗盡MOSFET或JFET中，夾斷電壓是負電壓，而在ρ-型耗盡MOSFET或JFET中，夾斷電壓是正電壓。
[0060]當(dāng)在第二和第一負載端子13、12之間施加(正)電壓，且當(dāng)?shù)谝婚_關(guān)晶體管2通過對控制端子11施加合適的驅(qū)動電位時，第一第二晶體管導(dǎo)通時(處于接通狀態(tài))，第一晶體管2的負載路徑22-23兩端的電壓的絕對值太低，以夾斷第一第二晶體管因此，由第二晶體管S1的負載路徑電壓控制的第二晶體管32也開始導(dǎo)通等。換言之，第一晶體管2和每個第二晶體管3都最終導(dǎo)通，以使半導(dǎo)體器件I處于接通狀態(tài)。當(dāng)半導(dǎo)體裝置I處于接通狀態(tài)時，且當(dāng)?shù)谝痪w管2斷開時，第一晶體管2的負載路徑兩端的電壓降增加，使得當(dāng)負載路徑電壓的絕對值達到第一第二晶體管S1的夾斷電壓時第一第二晶體管S1開始斷開。當(dāng)在裝置I的第二負載端子13和第一負載端子12之間施加正電壓時，在第一半導(dǎo)體器件2斷開時第一半導(dǎo)體器件的第二負載端子23和第一負載端子22之間的電壓也是正電壓。在這種情況下，第一第二晶體管S1的柵極-源極電壓是適合于夾斷該晶體管S1的負電壓。
[0061]當(dāng)?shù)谝坏诙w管S1斷開時，其負載路徑兩端的電壓降增加，使得第二第二晶體管32斷開，這會接著斷開第三第二晶體管，依此類推，直到第二晶體管3的每個被斷開，且半導(dǎo)體器件裝置I終于處于穩(wěn)定的斷開狀態(tài)。在第二和第一端子13和12之間施加的外部電壓根據(jù)需要將第二晶體管從接通狀態(tài)切換到斷開狀態(tài)，以在第一半導(dǎo)體器件2和第二晶體管3上分配外部電壓。當(dāng)施加低外部電壓時，一些第二晶體管仍然處于接通狀態(tài)，而其他則處于斷開狀態(tài)。處于斷開狀態(tài)的第二晶體管的數(shù)量隨著外部電壓的增加而增加。因此，當(dāng)施加高外部電壓(其在整體半導(dǎo)體器件裝置的電壓阻斷能力的范圍內(nèi))時，第一半導(dǎo)體器件和第二晶體管中的每個都處于斷開狀態(tài)。
[0062]當(dāng)半導(dǎo)體器件裝置I處于斷開狀態(tài)，且當(dāng)?shù)谝痪w管2接通時，第一晶體管2的負載路徑兩端的電壓降減小，使得其接通第一第二晶體管S1，這然后接通第二第二晶體管32，依此類推。這種情況繼續(xù)，直到第二晶體管3每個都再次接通。
[0063]與第一半導(dǎo)體器件2串聯(lián)連接的第二晶體管的開關(guān)狀態(tài)依賴于第一半導(dǎo)體器件2的開關(guān)狀態(tài)，并遵循第一半導(dǎo)體器件2的開關(guān)狀態(tài)。因此，半導(dǎo)體器件I的開關(guān)狀態(tài)由第一晶體管2的開關(guān)狀態(tài)界定。當(dāng)?shù)谝话雽?dǎo)體器件2處于接通狀態(tài)時半導(dǎo)體器件I處于接通狀態(tài)，且當(dāng)?shù)谝话雽?dǎo)體器件圖2處于斷開狀態(tài)時半導(dǎo)體器件I處于斷開狀態(tài)。
[0064]當(dāng)半導(dǎo)體器件I處于接通狀態(tài)時其在第一和第二端子12、13之間具有低電阻，并且在其處于斷開狀態(tài)時在第一和第二負載端子12、13之間具有高電阻。在接通狀態(tài)下，第一和第負載二端子1、13之間的歐姆電阻對應(yīng)于第一半導(dǎo)體器件2和第二晶體管3的導(dǎo)通電阻1^的總和。當(dāng)在雪崩擊穿開始之前半導(dǎo)體裝置處于斷開狀態(tài)時作為可被施加在第一和第二負載端子12、13之間的最大電壓的電壓阻斷能力對應(yīng)于第一晶體管2和第二晶體管3的電壓阻斷能力的總和。第一晶體管I和單個第二晶體管可具有較低的電壓阻斷能力，諸如介于3V和50V之間的電壓阻斷能力。然而，依賴于第二晶體管3的數(shù)量，可獲得高達幾百V (諸如600V以上)的高的整體電壓阻斷能力。
[0065]半導(dǎo)體裝置I的電壓阻斷能力和導(dǎo)通電阻分別由第一晶體管2和第二晶體管3的電壓阻斷能力以及第一晶體管2和第二晶體管3的導(dǎo)通電阻界定。當(dāng)實施遠多于兩個的第二晶體管(n>>2)，諸如實施多于5個、多于10個、或甚至多于20個第二晶體管3時，半導(dǎo)體器件I的電壓阻斷能力和導(dǎo)通電阻主要由具有第二晶體管3的裝置30界定。整體半導(dǎo)體裝置I可類似于傳統(tǒng)功率晶體管而操作，其中在傳統(tǒng)功率晶體管中，集成的漂移區(qū)域主要界定導(dǎo)通電阻和電壓阻斷能力。因此，具有第二晶體管3的裝置30具有等同于傳統(tǒng)功率晶體管中的漂移區(qū)域的功能。因此，具有第二晶體管30的裝置30將被稱為有源漂移區(qū)域(ADR)或有源漂移區(qū)(ADZ)。當(dāng)?shù)谝话雽?dǎo)體器件被實施為MOSFET時，圖1的整體半導(dǎo)體器件裝置I可被稱為ADZ晶體管或ADR晶體管(ADZ晶體管)或ADRFET (ADZFET)。
[0066]當(dāng)半導(dǎo)體器件裝置I處于斷開狀態(tài)時，分配施加在第一和第二負載端子12、13之間的電壓，使得該電壓的一部分在第一晶體管2的負載路徑22-23兩端下降，而該電壓的另一部分在第二晶體管3的負載路徑兩端下降。然而，可存在對第二晶體管3沒有均等分配該電壓的情況。相反，更接近第一半導(dǎo)體器件2的那些第二晶體管3可具有比更遠離第一半導(dǎo)體器件2的那些第二晶體管3的更高電壓負載。
[0067]為了對第二晶體管3更均等地分配電壓，半導(dǎo)體裝置可選地包括電壓限制裝置IO1-1On，它們被配置為限制或鉗位第二晶體管3的負載路徑兩端的電壓?？蛇x地，鉗位元件IOtl還并聯(lián)連接到第一半導(dǎo)體器件2 (的源極和漏極端子之間)的負載路徑?？梢栽S多不同方式來實施這些電壓鉗位裝置10Q-10n。僅僅為了圖示的目的，圖5所示的鉗位裝置IOtl-1On包括齊納二極管IOtl-1On，其中每個齊納二極管IOtl-1On與第二晶體管3 (以及可選地，第一晶體管2)中的一個的負載路徑并聯(lián)連接。
[0068]取代齊納二極管IOtl-1On，也可以使用隧道二極管、PIN 二極管、雪崩二極管等。根據(jù)另一實施方式(未示出)，當(dāng)?shù)诙w管3是η型MOSFET時單個鉗位元件IOtl-1On被實施為晶體管(諸如，例如P型M0SFET)。這些鉗位MOSFET中的每個的柵極端子都連接到其漏極端子，且每個MOSFET的負載路徑(漏極-源極路徑)與一個第二晶體管3的負載路徑并聯(lián)連接。
[0069]單個鉗位元件，諸如圖5所示的齊納二極管IOtl-1On可被集成在與第一晶體管2和第二晶體管3相同的半導(dǎo)體本體。然而，這些鉗位元件還可被實施為布置在半導(dǎo)體本體的外部的外部器件。
[0070]圖6示出用于實施半橋的開關(guān)I1U2中的一個或兩個的另一實施方式。圖6的開關(guān)I通過耗盡MOSFET (具體地，η型耗盡MOSFET)而被實施為第一晶體管2。類似于圖5的實施方式，圖6的第二晶體管3被實施為耗盡晶體管(具體為η型耗盡晶體管)。
[0071]如上面結(jié)合圖5所說明的，開關(guān)I的開關(guān)行為依賴于第一晶體管2的開關(guān)行為。因此，在圖6的開關(guān)I中，開關(guān)行為依賴于耗盡MOSFET 2的開關(guān)行為。為了說明的目的，假設(shè)耗盡MOSFET 2是具有負閾值電壓的η型耗盡M0SFET。在這種情況下，只要耗盡MOSFET 2的柵極端子11和源極端子12之間的電壓高于負閾值電壓，就接通第一晶體管2，以及因此接通開關(guān)I。當(dāng)柵極端子I和源極端子2之間的電壓減小到低于負閾值電壓時開關(guān)I斷開。
[0072]圖7示出可用于實施第一和第二開關(guān)Ip I2的開關(guān)I的另一實施方式。在本實施方式中，第一晶體管2被實施為ρ-型增強M0SFET，而第二晶體管3被實施為η型耗盡MOSFET或JFET。連接第一晶體管2，使得其源極端子22連接到第一第二晶體管S1的源極端子321;而漏極端子23形成開關(guān)I的第一負載端子21。當(dāng)ρ型MOSFET 2接通時，開關(guān)I接通，且當(dāng)P型MOSFET 2斷開時，開關(guān)I斷開。
[0073]通過第一晶體管2和多個第二晶體管3實施的開關(guān)I具有低電容損失，因為當(dāng)開關(guān)I循環(huán)接通和斷開時提供損失的唯一電容是第一晶體管2的輸出電容。該輸出電容包括當(dāng)?shù)谝痪w管2被實施為MOSFET時的內(nèi)部漏極-源極電容和內(nèi)部柵極-漏極電容。由于第一晶體管2可通過低電壓阻斷能力實施，所以具有串聯(lián)連接的多個晶體管2、3的整體半導(dǎo)體器件裝置I (ADZFET)的輸出電容比具有對應(yīng)于ADZFET I的電壓阻斷能力的電壓阻斷能力的一個高電壓晶體管的輸出電容低。低輸出電容保持低的開關(guān)損耗并導(dǎo)致高開關(guān)速度，這意味著開關(guān)I的接通狀態(tài)和斷開狀態(tài)之間的快速過渡，反之亦然。當(dāng)開關(guān)I接通和斷開時，第二晶體管3的柵極-源極、柵極-漏極和漏極-源極電容也被充電和放電。然而，第二晶體管3的柵極-源極電容充電所需的電荷主要保持在具有第二晶體管3的裝置30中，使得這些電荷不必在每個開關(guān)過程中由驅(qū)動電路20提供。依賴于第二晶體管的閾值電壓，與ADZFET I的關(guān)斷相比，ADZFET I的接通過程可更快且可具有更低損耗，或反之亦然。使用半橋配置中的ADZFET允許利用更快速接通過程兩次，接通低側(cè)開關(guān)以將輸出OUT拉到參考電位(接地)GND，并接通高側(cè)開關(guān)以將輸出OUT拉到電源電位VI。
[0074]圖8示出半橋和對應(yīng)驅(qū)動電路20的實施方式。在本實施方式中，高側(cè)開關(guān)I2通過第一晶體管2和多個第二晶體管31-3n實施，如之前參考圖5至圖7所說明。具體而言，第一晶體管2被實施為η型耗盡M0SFET，而第二晶體管被實施為η型耗盡MOSFET或η型JFET0半橋的低側(cè)開關(guān)11例如可被實施為傳統(tǒng)半導(dǎo)體開關(guān)，諸如η型M0SFET、IGBT或雙極結(jié)晶體管(BJT)。然而，也能夠?qū)嵤┑蛡?cè)開關(guān)I1以包括第一晶體管和多個第二晶體管。根據(jù)一個實施方式，低側(cè)開關(guān)I1通過第一晶體管和多個第二晶體管實施，其中低側(cè)開關(guān)I1中的第一晶體管被實施為η-型增強M0SFET，如圖5所示。
[0075]驅(qū)動電路20接收輸入信號Sin并被配置為依賴于輸入信號Sin驅(qū)動高側(cè)開關(guān)I2和低側(cè)開關(guān)I1使得高側(cè)開關(guān)I2和低側(cè)開關(guān)I1中的僅一個在同時被接通。為了說明的目的，假設(shè)輸入信號Sin采用兩個不同信號電平(即第一信號電平和第二信號電平)中的一個。為了說明的目的，進一步假設(shè)驅(qū)動器電路20被配置為當(dāng)輸入信號Sin具有第一信號電平時接通低側(cè)開關(guān)I1并斷開高側(cè)開關(guān)I2，且當(dāng)輸入信號Sin具有第二信號電平時接通高側(cè)開關(guān)I2并斷開低側(cè)開關(guān)1:。參考下面圖9來說明驅(qū)動電路20的操作原理。圖9圖示輸入信號Sin和發(fā)生在驅(qū)動電路20中的其他信號的時序圖。在圖9中，輸入信號Sin的高信號電平代表第一信號電平，而低信號電平代表第二信號電平。
[0076]參考圖8，驅(qū)動電路20包括控制電路203，其接收輸入信號Sin并被配置為依賴于輸入信號Sin產(chǎn)生低側(cè)開關(guān)I1的第一驅(qū)動信號Sl115為了說明的目的，假設(shè)第一驅(qū)動信號Sl1可采用兩個不同信號電平(即接通低側(cè)開關(guān)I1的接通電平和斷開低側(cè)開關(guān)I1的斷開電平)中的一個。為了說明的目的，進一步假設(shè)第一驅(qū)動信號Sl1的電平是高信號電平，而斷開電平是低號電平。
[0077]參考圖9，控制電路203被配置為在輸入信號Sin已經(jīng)采用了第一信號電平后的延遲時間Tdl之后產(chǎn)生第一驅(qū)動信號Sl1的接通電平。參考上面的說明，當(dāng)輸入信號Sin采用第一信號電平時斷開高側(cè)開關(guān)I2并在延遲時間Tdl之后接通低側(cè)開關(guān)I。在延遲時間Tdl期間，在低側(cè)開關(guān)I1接通之前斷開高側(cè)開關(guān)I2以防止同時接通高側(cè)開關(guān)I2和低側(cè)開關(guān)I。參考圖9，控制電路203進一步被配置為在輸入信號Sin采用第二信號電平時產(chǎn)生第一驅(qū)動信號Sl1的斷開電平。
[0078]參考圖8，驅(qū)動電路20還包括連接在第一晶體管2的柵極和源極端子21、22之間的開關(guān)元件204。因此，開關(guān)元件204與第一晶體管2的內(nèi)部柵極-源極電容Ces并聯(lián)連接。眾所周知的是在M0SFET，諸如圖8的耗盡MOSFET 2中，柵極-源極電容的充電狀態(tài)界定MOSFET的開關(guān)狀態(tài)(導(dǎo)通或斷開)。當(dāng)作為柵極端子21和源極端子22之間的電壓的柵極-源極電壓是零時(即，當(dāng)柵極-源極電容Ces充電時)，圖2的η型耗盡MOSFET處于接通狀態(tài)。當(dāng)開關(guān)元件204接通時，其將柵極-源極電容Ces放電，使得第一晶體管2接通，因此高側(cè)開關(guān)I2接通。開關(guān)元件204從控制電路203接收驅(qū)動信號S204。開關(guān)元件204在驅(qū)動信號S204具有接通電平時接通，并在驅(qū)動信號S204具有斷開電平時斷開。只是為了說明的目的，假設(shè)驅(qū)動信號S204的接通電平是高信號電平，而斷開電平是低信號電平。
[0079]參考圖8，驅(qū)動電路20還包括連接在高側(cè)開關(guān)I2的控制端子Il1 (第一晶體管2的柵極端子21)和參考電位GND的端子之間的另一開關(guān)元件202?？蛇x地，電阻器205與開關(guān)元件202串聯(lián)連接。另一開關(guān)元件202從控制電路203接收驅(qū)動信號202。該驅(qū)動信號S202可采用兩個信號電平中的一個，即接通另一開關(guān)元件202的接通電平和斷開另一開關(guān)元件202的斷開電平中的一個。
[0080]開關(guān)元件204與另一開關(guān)元件202種的每個都可被實施為雙向阻斷開關(guān)。雙向阻斷開關(guān)是這樣的開關(guān)，其被配置為在斷開時阻斷具有第一極性的電壓以及具有與第一極性相反的第二極性的電壓。適合用于開關(guān)元件204或另一開關(guān)元件202的雙向阻斷開關(guān)的實施方式示于圖9。開關(guān)包括具有相反導(dǎo)電類型的第一晶體管NI和第二晶體管Pl的串聯(lián)電路，并且第一晶體管NI和第二晶體管Pl的負載路徑串聯(lián)連接。在圖9的實施方式中，第一晶體管NI被實施為η-型增強M0SFET，而第二晶體管被實施為ρ_型增強MOSFET。每個MOSFET都包括集成二極管(體二極管)。借助于這些體二極管，MOSFET N1、P1中的每個都被配置為僅阻斷一個極性的電壓，即反向偏置對應(yīng)的體二極管的這些電壓，而當(dāng)施加正向偏置對應(yīng)的體二極管的電壓時，MOSFET導(dǎo)通。
[0081]參考圖9，兩個MOSFET NUPl互連接使得體二極管連續(xù)(back-to-back)連接，從而使得兩個極性的電壓可被阻斷，并使得開關(guān)202/204僅依賴于驅(qū)動信號S202/S204導(dǎo)通。這可以通過連接η型MOSFET的源極端子與ρ型MOSFET Pl的漏極端子獲得。兩個晶體管NUPl的控制端子(柵極端子)連接，以都接收相同驅(qū)動信號S202/S204。
[0082]另一個開關(guān)元件202具有足夠高來阻斷第一電源電位Vl和參考電位GND之間的電壓(這在下面將被稱為電源電壓)的電壓阻斷能力。然而，另一開關(guān)元件202不需要輸送高電流。第一電源電壓Vl和參考電位GND之間的電壓為例如400V、600V、800V、1200V或更聞。
[0083]參考圖8，在高側(cè)開關(guān)I2中具有第一晶體管2和多個第二晶體管31-3n的串聯(lián)電路具有分接頭T，在其上可分接在該串聯(lián)電路的一個電路結(jié)點上的電位。在圖8的實施方式中，分接頭T連接到第一晶體管和第一第二晶體管31之間的電路節(jié)點。然而，這僅是一個示例?；蛘?，分接頭T連接到進一步遠離第一晶體管2的電路節(jié)點。電壓限制元件201連接在分接頭T和第一晶體管2的柵極端子21之間。該電壓限制元件201可被實施為齊納二極管或具有齊納二極管的串聯(lián)電路，并將分接頭T和第一晶體管2的柵極端子之間的電壓限制至由電壓差限壓元件201的擊穿電壓定義的預(yù)先定義的電壓。
[0084]在下面參考圖10來說明圖8的驅(qū)動電路20的操作原理。圖10示出開關(guān)元件202和另一開關(guān)兀件204的第一驅(qū)動信號Sl1和驅(qū)動信號S202、S204的輸入信號Sin的時序圖。圖10的時序圖在第一驅(qū)動信號Sl1具有斷開低側(cè)開關(guān)I1的斷開電平(低電平)且開關(guān)元件204的驅(qū)動信號S204具有接通開關(guān)元件204的接通電平(高電平)的時候開始，從而使得高側(cè)開關(guān)I2接通。在這種情況下，與電源電壓(第一電源電位Vl和參考電位GND之間的電壓)相比，高側(cè)開關(guān)I2兩端的電壓V12非常低并僅由高側(cè)開關(guān)I2的導(dǎo)通電阻和通過高側(cè)開關(guān)I2的電流定義。因此，輸出端子OUT上的電位大致對應(yīng)于第一電源電位VI，以使低側(cè)開關(guān)I1兩端的電壓Vl1大致對應(yīng)于電源電壓。分接頭T處的電位大致對應(yīng)于第一電源電位VI。
[0085]當(dāng)輸入信號Sin改變至第一信號電平(表示應(yīng)接通低側(cè)開關(guān)I1,且應(yīng)斷開高側(cè)開關(guān)I2)時，斷開開關(guān)元件204，且接通另一開關(guān)元件202。當(dāng)另一開關(guān)元件202接通時，第一晶體管2的柵極端子21處的電位減小到分別低于輸出OUT和源極端子22上的電位。因此，柵極-源極電容Ces充電使得第一晶體管2的柵極-源極電壓變?yōu)樨?，以斷開第一晶體管2。第一晶體管2的柵極-源極電壓的絕對值由電壓限制元件201限制，以防止高柵極-源極電壓。根據(jù)一個實施方式，依賴于電壓限制元件201的擊穿電壓，柵極-源極電壓的絕對值由電壓限制元件201限制至介于3V和50V之間的電壓。
[0086]柵極-源極電壓的絕對值如下由電壓限制元件201來限制。只要斷開低側(cè)開關(guān)11，分接頭T處的電位大致對應(yīng)于輸出OUT處的電位并大致對應(yīng)于電源電位VI。輸出端子OUT處的電位對應(yīng)于第一晶體管2的源極電位。當(dāng)另一開關(guān)元件202接通時，第一晶體管的柵極端子21處的電位減小，直到柵極端子21處的電位對應(yīng)于分接頭T處的電位減去電壓限制元件201的擊穿電壓。因此，柵極-源極電容Ces兩端的(負)柵極-源極電壓對應(yīng)于電壓限制元件201兩端的電壓。
[0087]參考圖10，在低側(cè)開關(guān)^接通之前(在柵極-源極電容已經(jīng)充電之后)斷開開關(guān)元件202。當(dāng)?shù)蛡?cè)開關(guān)I1接通時，在輸出OUT處的電位減小并大致對應(yīng)于參考電位GND。高側(cè)開關(guān)I2保持在斷開狀態(tài)， 直到再次接通開關(guān)元件204以在輸入信號Sin改變至第二信號電平之后將柵極-極源電容Ces放電。只要第一晶體管應(yīng)接通，開關(guān)元件204可保持接通。然而，還能夠接通開關(guān)元件204很短的時間期間(圖10中以虛線示出)，以將柵極-源極電容Cgs放電并接通第一晶體管2。柵極-源極電容Ces將保持放電，直到另一開關(guān)元件202再次充電柵極-源極電容Ces從而斷開第二晶體管。
[0088]當(dāng)斷開高側(cè)開關(guān)2時，分接頭T的電位增加。在圖8的實施方式中，分接頭對應(yīng)于第一晶體管的漏極端子23，使得分接頭T和第一晶體管2的源極端子22之間的電壓對應(yīng)于第一晶體管的漏極電壓V2。為了保持高側(cè)開關(guān)2處于斷開狀態(tài)，柵極-源極電容Ces不應(yīng)該被放電，使得(負)柵極-源極電壓Ves2增加至上述第一晶體管的夾斷電壓。當(dāng)電壓限制元件201兩端的電壓V201將增加至電壓限制時，柵極-源極電容Ces將放電。因此，通過適當(dāng)?shù)卣{(diào)整電壓限制元件201的電壓限制，可防止柵極-源極電容的放電。這在以下說明:
[0089]參考圖8，
[0090]VDS2=V201+VGS2=>V201=VDS2-VGS2 (I)。
[0091]因此，為了保持柵極-源極電壓US于負夾斷電壓，電壓限制元件201的電壓限制應(yīng)至少等于漏極-源極電壓Vds2加夾斷電壓的幅度。參考圖8，漏極-源極電壓Vds2可由與第一晶體管2的漏極-源極路徑并聯(lián)連接的另一個電壓限制元件100限制。使另一個電壓限制元件1?的擊穿電壓為IOV且夾斷電壓為-10V。在這種情況下，電壓限制元件的電壓限制應(yīng)為至少20V (=IOV- (-10V))。
[0092]由上述圖中的電路符號所表示的一個開關(guān)I的第一半導(dǎo)體器件(第一晶體管)2和第二半導(dǎo)體器件(第二晶體管)3可以許多不同方式來實現(xiàn)。用于實現(xiàn)第一晶體管2和第二晶體管3的一些實例性實施方式說明如下。
[0093]圖1lA示出一個第二晶體管3的透視圖。圖1lB示出該第二晶體管3的垂直截面圖，且圖1lC示出水平橫截面圖。圖11A、圖11B、圖1lC僅示出實施第二晶體管3的半導(dǎo)體本體100的截面。未示出第一半導(dǎo)體器件2的有源區(qū)域和相鄰第二晶體管的有源區(qū)域。根據(jù)圖1lA至IlC的第二晶體管3被實施為M0SFET，特別為FINFET，并包括源極區(qū)域53、漏極區(qū)域54和本體區(qū)域55，其每個都布置在片狀半導(dǎo)體截面52中，這在下文也將被稱為“半導(dǎo)體片(fin)”。半導(dǎo)體片被布置在基底51上。在第一水平方向上，源極和漏極區(qū)域53、54從第一側(cè)壁522延伸至半導(dǎo)體片52的第二側(cè)壁523。在垂直于第一方向的第二方向上，源極區(qū)域和漏極區(qū)域53、54彼此遠離，并由本體區(qū)域55分離。柵電極56(在圖1lA中以虛線所示)由柵極電介質(zhì)57與半導(dǎo)體片52電絕緣并與側(cè)壁522、523和52i和半導(dǎo)體片52的頂表面52i上的本體區(qū)域55相鄰。
[0094]圖12A至圖12C示出被實施為FINFET的一個第二晶體管3的其他實施方式。圖12A示出透視圖，圖12B示出垂直截面平面E-E中的垂直截面圖，圖12C示出水平截面平面D-D中的水平截面圖。垂直截面平面E-E在半導(dǎo)體片52的縱向方向上垂直于半導(dǎo)體片52的頂表面52i延伸。水平截面平面D-D平行于半導(dǎo)體片52i的頂表面延伸。半導(dǎo)體片52的“縱向方向”對應(yīng)于第二水平方向并且是源極和漏極區(qū)域53、54彼此遠離的方向。
[0095]根據(jù)圖12A至圖12C的晶體管3被實施為U-形環(huán)繞柵極FINFET。在該晶體管中，源極區(qū)域53和漏極區(qū)域54在第一水平方向上從半導(dǎo)體片52的第一側(cè)壁522延伸到第二側(cè)壁523，并在垂直于第一水平方向的第二水平方向(半導(dǎo)體片52的縱向方向)上彼此遠離。參考圖12A和圖12B，源極區(qū)域53和漏極區(qū)域54由溝槽分離，所述溝槽從半導(dǎo)體片的頂表面52i延伸到本體區(qū)域55并在第一水平方向上從側(cè)壁522延伸到側(cè)壁523。本體區(qū)域55布置在源極區(qū)域53、漏極區(qū)域54和半導(dǎo)體片52中的溝槽下面。柵電極56與溝槽中的本體區(qū)域55相鄰并沿著半導(dǎo)體片52的側(cè)壁522、523，并且通過柵極電介質(zhì)57與本體區(qū)域55和源極區(qū)域和漏極區(qū)域53、54介電絕緣。在溝槽的上部區(qū)域(其為柵電極56不被布置為與本體區(qū)域55相鄰的區(qū)域)中，柵電極56可由絕緣或電介質(zhì)材料58覆蓋。
[0096]圖1lA至圖1lC和圖12A至圖12C的第二晶體管例如被實施為耗盡晶體管(諸如η型或ρ型耗盡晶體管)。在這種情況下，源極和漏極區(qū)域53、54和本體區(qū)域55具有相同摻雜類型。本體區(qū)域55通常具有比源極區(qū)域和漏極區(qū)域53、54更低的摻雜濃度。本體區(qū)域55的摻雜濃度為例如約2E18cm_3。為了能夠完全中斷源極區(qū)域53和漏極區(qū)域54之間的本體區(qū)域55中的導(dǎo)通溝道，沿半導(dǎo)體片52的側(cè)壁522、523的柵電極56在第二水平方向(縱向方向)沿半導(dǎo)體片52完全延伸。在垂直方向上，沿著側(cè)壁522、523的柵電極56從源極和漏極區(qū)域53、54延伸至至少溝槽的下面。根據(jù)其他實施方式，本體區(qū)域55具有與作為源極和漏極區(qū)域53、54的摻雜類型互補的摻雜類型，并包括沿柵極電介質(zhì)57的與漏極和源極區(qū)域53、54相同的摻雜類型的溝道區(qū)域。在本實施方式中，不是完整的本體區(qū)域55，但是僅沿柵極電介層的溝道區(qū)域需要耗盡，以斷開相應(yīng)的第二晶體管3。
[0097]參考圖1lA和圖12A，源極區(qū)域53連接到第一負載端子(源極端子)32，漏極區(qū)域54連接到第二負載端子(漏極端子)33，且柵電極56是連接到控制端子(柵極端子)31。這些端子都僅在圖1lA和圖12A中示意性地示出。
[0098]半導(dǎo)體片52的厚度(其是在第一水平方向上半導(dǎo)體片的尺寸)和本體區(qū)域55的摻雜濃度被調(diào)整，使得由柵電極56控制的耗盡區(qū)域可從側(cè)壁522延伸至側(cè)壁523，以完全中斷源極區(qū)域和漏極區(qū)域53、54之間的導(dǎo)電溝道并斷開第二晶體管3。在η型耗盡MOSFET中，當(dāng)分別在柵電極56和源極區(qū)域53或柵極端子31和源極端子32之間施加負控制(驅(qū)動)電壓時，耗盡區(qū)域在本體區(qū)域55中擴展。參考參考圖1提供的說明，該驅(qū)動電壓依賴于第一半導(dǎo)體器件2的負載電壓，或依賴于另一個第二晶體管3的負載電壓。耗盡區(qū)域垂直于側(cè)壁522、523擴展多遠也依賴于在柵極端子31和源極端子32之間施加的控制電壓的幅度。因此，半導(dǎo)體片52的厚度和本體區(qū)域55的摻雜濃度也依賴于可在半導(dǎo)體器件裝置的操作過程中發(fā)生的控制電壓的幅度而設(shè)計。
[0099]將圖1lA至圖1lC和圖12Α至圖12C所示的FINFET實施為U-形環(huán)繞柵極FINFET(其中溝道(本體區(qū)域)55具有U-形且柵電極56也布置在側(cè)壁522、523和半導(dǎo)體片130的頂表面SZ1上)僅是一個示例。這些FINFET也可以修改(未示出)以使柵電極56通過布置在側(cè)壁522、523上但不在半導(dǎo)體片52的頂表面52i上的兩個柵電極部分實施。這種類型的FINFET可被稱為雙柵極FINFET。上文和下文說明的FINFET每個都可被實施為U-形環(huán)繞柵極FINFET或雙柵極FINFET。甚至能夠在一個集成電路中實施單個第二晶體管3，作為不同類型的MOSFET或FINFET。
[0100]根據(jù)一個實施方式，第二晶體管3的本體區(qū)域55包括用于電接觸本體區(qū)域55的觸點(圖1lA-圖1lC和圖12A-圖12C中未示出)。經(jīng)由該觸點，一個第二晶體管的本體區(qū)域55可分別被耦接到第二晶體管的源極區(qū)域或源極端子。本體觸點特別在本體區(qū)域55被摻雜以與源極區(qū)域和漏極區(qū)域53、54互補(并包括沿柵極電介質(zhì)層的與源極和漏極區(qū)域53、54相同的摻雜類型的可耗盡溝道區(qū)域)的這些情況。本體觸點有助于從本體區(qū)域55中移除少數(shù)載流子。在具有P摻雜本體區(qū)域55的η型耗盡晶體管中，這些少數(shù)載流子是空穴。
[0101]第二晶體管3和第一半導(dǎo)體元件2每個都可實施為FINFET。這些單個FINFET可以不同方式實施以形成半導(dǎo)體器件I。
[0102]圖13示出了第一半導(dǎo)體器件2和η個第二晶體管3的有源區(qū)域(源極、漏極和本體區(qū)域)布置在其中的半導(dǎo)體片52的垂直截面圖。在該實施方式中，第一半導(dǎo)體器件2和第二晶體管被實施為U-形環(huán)繞柵極FINFET或雙柵極FINFET。在圖13中，相同參考標(biāo)號用于指示相同特征，如圖1lA至圖1lC和圖12A至圖12C所示。在圖13中，不同第二晶體管3r3n的相似特征的參考標(biāo)號具有不同指數(shù)(1、2、3、η )。
[0103]參考圖13，相鄰第二晶體管3的有源區(qū)域由在半導(dǎo)體片52的垂直方向上延伸的電介質(zhì)層59彼此絕緣。這些電介質(zhì)層59可向下延伸或向下進入基底51。此外，電介質(zhì)層59從側(cè)壁延伸到半導(dǎo)體片52側(cè)壁。然而，這在圖13中的視圖之外。第一半導(dǎo)體器件2的有源區(qū)域通過也在半導(dǎo)體片52的垂直方向上延伸的另一電介質(zhì)層66與第一第二晶體管31的有源區(qū)域電絕緣。在第一半導(dǎo)體器件2中，源極區(qū)域61和漏極區(qū)域62由本體區(qū)域63分離。被布置在溝槽(并且其在半導(dǎo)體片的側(cè)壁上的位置由虛線所示)的柵電極64沿本體區(qū)域63從源極區(qū)域61延伸到漏極區(qū)域62。源極區(qū)域61連接形成半導(dǎo)體器件I的第一負載端子12的第一負載端子22，漏極區(qū)域62連接到第二負載端子23，且柵電極64連接到形成半導(dǎo)體器件I的控制端子11的控制端子21。本體區(qū)域63也連接到第一負載端子22。
[0104]第一半導(dǎo)體器件2例如被實施為增強MOSFET。在這種情況下，本體區(qū)域63被摻雜以與源極區(qū)域和漏極區(qū)域61、62互補。在η型MOSFET中，源極區(qū)域和漏極區(qū)域61、62被η摻雜，而本體區(qū)域63被ρ摻雜，并且在ρ型MOSFET中，源極區(qū)域和漏極區(qū)域61、62被ρ摻雜，而本體區(qū)域63被η摻雜。
[0105]根據(jù)一個實施方式，基底51被摻雜以與第二晶體管的有源區(qū)域3和第一半導(dǎo)體器件2的源極區(qū)域和漏極區(qū)域61、62互補。在這種情況下，在單個第二晶體管3之間具有結(jié)隔離(junction isolation)。根據(jù)其他實施方式(以虛線示出),基底是SOI基底并包括半導(dǎo)體基底Sl1和半導(dǎo)體基底Sl1上的絕緣層512。半導(dǎo)體片52被布置在絕緣層上。在本實施方式中，在基底51中的單個第二晶體管3之間具有電介質(zhì)層。
[0106]根據(jù)又一實施方式，如圖14所示，基底51具有與第二晶體管3的有源區(qū)域和第一半導(dǎo)體器件2的源極區(qū)域和漏極區(qū)域61、62相同的摻雜類型。在本實施方式中，第一半導(dǎo)體器件2的柵電極64延伸到基底，使得當(dāng)?shù)谝话雽?dǎo)體器件2處于接通狀態(tài)時在源極區(qū)域61和基底51之間的本體區(qū)域中有導(dǎo)通路徑。此外，基底通過與基底51相同的摻雜類型的接觸區(qū)域67連接到半導(dǎo)體裝置的第二負載端子13。接觸區(qū)域67比基底51被更高摻雜并從半導(dǎo)體片52的第一表面52i延伸到基底。接觸區(qū)域67可以鄰接第η個第二晶體管3的漏極區(qū)域54η。接觸區(qū)域67是可選的。第二負載端子13和基底51之間的連接也可以提供通過第二晶體管3η的漏極區(qū)域和本體區(qū)域54η、55η提供。
[0107]在圖14的半導(dǎo)體器件中，基底51形成平行于通過第二晶體管的電流路徑或平行于ADZ的電流路徑?；?1類似于在傳統(tǒng)功率晶體管中的漂移區(qū)域。在該實施方式中，單個第二晶體管3的本體區(qū)域55耦接到漂移區(qū)域51。
[0108]根據(jù)其他實施方式(在圖14以虛線所示)，基底51包括與基底51的剩余部分和第二晶體管3的本體區(qū)域55互補摻雜的半導(dǎo)體層513。該層513被布置在第二晶體管3的本體區(qū)域和作為漂移區(qū)域55的基底的那些部分之間，并在基底51中的單個第二晶體管3之間提供結(jié)隔離。
[0109]第一半導(dǎo)體器件2和第二晶體管3 (以下稱為器件)每個都可包括并聯(lián)連接的多個相同單元(晶體管單元)。這些單元每個都可如圖10和圖11所示分別類似第一半導(dǎo)體器件2或類似第二晶體管3而實施。提供并聯(lián)連接在一個器件中的多個單元可幫助增加電流承載能力并減少單個器件的導(dǎo)通電阻。
[0110]圖15示出根據(jù)包括第一半導(dǎo)體器件2和多個第二晶體管3的第一實施方式的半導(dǎo)體器件的頂視圖，其中這些器件每個都具有并聯(lián)連接的多個單元(示出其中的三個)。一個器件的單個單元在不同半導(dǎo)體片52^52^52^中實施。這些單元每個都具有在圖15中以“S”額外標(biāo)記的源極區(qū)域61、53，和圖15中以“D”額外標(biāo)記的漏極區(qū)域62、54。一個器件的單元通過使一個器件的源極區(qū)域連接在一起并通過使一個裝置的漏極區(qū)域連接在一起而并聯(lián)連接。這些連接以及不同器件的負載端子之間的連接在圖15中以粗線示意性地示出。不同器件的控制端子(柵極端子)和負載端子之間的連接在圖15中未示出?？墒褂貌贾迷诎雽?dǎo)體本體上方的傳統(tǒng)線路布置并通過通孔接觸單個有源區(qū)域(源極區(qū)域和漏極區(qū)域)來實施單元和不同器件之間的連接。這些線路布置是眾所周知的，所以在這方面無需進一步的說明。一個器件2、31、32、33、3n的單個單元具有布置在單個半導(dǎo)體片的U形溝槽和單個片之間的溝槽中的共同柵電極64,56^56,6^56^這些“片之間的溝槽”為沿著片的縱向溝槽。所有柵極64、561、562、563、56n通過電介質(zhì)66和59彼此電隔離。
[0111]圖16示出用于實施具有多個晶體管單元的一個第二晶體管3的其他實施方式。在該實施方式中，第二晶體管3的多個晶體管單元在一個半導(dǎo)體片中實施。在半導(dǎo)體片52的縱向方向上，源極和漏極區(qū)域53、54與由容納柵電極56的一個(U形)溝槽隔離的源極區(qū)域53和相鄰的漏極區(qū)域54交替布置。源極區(qū)域53連接到第一負載端子22，且漏極區(qū)域54連接到第二負載端子23，使得單個晶體管單元并聯(lián)連接。柵電極56對于單個晶體管單元是公共的并在縱向方向上沿半導(dǎo)體片52的側(cè)壁延伸。每個源極區(qū)域53和每個漏極區(qū)域54 (除了布置在半導(dǎo)體片52的縱向端部的源極和漏極區(qū)域)對于兩個相鄰晶體管單元是公共的。
[0112]本體區(qū)域55可具有與源極和漏極區(qū)域53、54相同的摻雜類型，或可與源極區(qū)域和漏極區(qū)域53、54互補地被摻雜。在后者的情況下，本體區(qū)域55可包括沿柵極電介質(zhì)層的與源極區(qū)域和漏極區(qū)域53、54相同的摻雜類型的可耗盡溝道區(qū)域，并且可包括本體觸點(未示出)，其分別電接觸本體區(qū)域55并電連接至源極區(qū)域53或源極端子32。
[0113]參考圖16說明的在一個半導(dǎo)體片中提供幾個晶體管單元的概念當(dāng)然也適用于第一半導(dǎo)體器件2的實施方式。
[0114]參考圖17A至圖17C，一個第二晶體管3可包括多個半導(dǎo)體片52IV、52V、52V1、52VII，其中每個半導(dǎo)體片52IV-52VII包括多個晶體管單元(這些單元中的一個由圖17Α中的點劃線框突出顯示)。圖17Α示出一個第二晶體管3的頂視圖，圖17Β示出通過不同片的源極區(qū)域切割的截面平面F-F的垂直截面圖，且圖17C示出通過不同片中具有柵電極56的溝槽切割的截面平面G-G的垂直截面圖。參考圖17Α，單個晶體管單元的源極區(qū)域連接到第一負載端子22且單個晶體管單元的漏極區(qū)域連接到第二負載端子23，使得單個晶體管單元并聯(lián)連接。這些連接僅在圖17Α中示意性地示出。
[0115]參考圖17Α至圖17C說明的提供其中每個半導(dǎo)體片包括多個晶體管單元的多個半導(dǎo)體片的概念當(dāng)然也適用于第一半導(dǎo)體器件2的實施方式。
[0116]雖然在圖17Α中示出僅20個晶體管單元，即四個半導(dǎo)體片52IV-52VII每個中五個單元，但是一個第二晶體管3或第一半導(dǎo)體器件2可包括高達幾千甚至高達幾千萬或幾億并聯(lián)連接的晶體管單元。單個晶體管單元形成并聯(lián)連接的晶體管單元的矩陣。具有以矩陣布置的多個晶體管單元的器件(第一半導(dǎo)體器件2或第二晶體管3)在下文將被稱為矩陣器件。
[0117]圖18示出可如何串聯(lián)連接被實施為矩陣器件的第二晶體管。為了圖示的目的，在圖18中示出僅兩個第二晶體管31、3i+1。為了串聯(lián)連接這兩個晶體管，第二晶體管3i+1的源極區(qū)域連接到晶體管3,的漏極區(qū)域。第二晶體管3,的源極區(qū)域連接到第二晶體管3η的漏極區(qū)域(未示出)，且第二晶體管3i+1的漏極區(qū)域連接到第二晶體管3i+2的源極區(qū)域(未示出)。
[0118]圖19示出根據(jù)其他實施方式的第一晶體管2的晶體管單元的垂直截面圖。圖19的幾個晶體管單元可并聯(lián)連接以形成第一晶體管2。圖19的晶體管單元由平面柵電極64而實施。柵電極64被布置在半導(dǎo)體本體100的第一表面101上方并由柵極電介質(zhì)65與本體區(qū)域63電隔離。源極區(qū)域和漏極區(qū)域61、62被布置在第一表面101的區(qū)域中并在半導(dǎo)體本體100的橫向方向上遠離。本體區(qū)域63鄰接基底51，其中基底51可根據(jù)前面所說明的實施方式中的一個而實施。此外，本體區(qū)域63電連接到源極端子22。參考圖19，垂直電介質(zhì)層66可延伸通過本體區(qū)域63或進入基底51。垂直電介質(zhì)層66可在半導(dǎo)體本體100的水平平面(其為垂直于圖19所示的截面平面的平面)中圍繞本體區(qū)域63。圖19的第一晶體管2可被實施為增強晶體管。在這種情況下，本體區(qū)域63的摻雜與源極區(qū)域和漏極區(qū)域61、62互補。關(guān)于單個器件區(qū)域的摻雜類型，參考前面所說明的實施方式。[0119]圖20示出根據(jù)其他實施方式的一個第一晶體管2的晶體管單元的垂直截面圖。圖20的幾個晶體管單元可并聯(lián)連接以形成一個第一晶體管3。圖20的晶體管單元通過平面柵電極56而實施。柵電極56被布置在半導(dǎo)體本體100的第一表面101上方并由柵極電介質(zhì)57與本體區(qū)域55電絕緣。源極區(qū)域和漏極區(qū)域53、54被布置在第一表面101的區(qū)域中并在半導(dǎo)體本體100的橫向方向上遠離。本體區(qū)域55鄰接基底51，其中基底51可根據(jù)前面所說明的實施方式中的一個而實施。此外，本體區(qū)域55電連接到源極端子32。參考圖20，垂直電介質(zhì)層59可延伸通過本體區(qū)域55或進入基底51。垂直電介質(zhì)層59可在半導(dǎo)體本體100的水平平面(其為垂直于圖20所示的截面平面的平面)中圍繞本體區(qū)域55。
[0120]圖20的第二晶體管3可被實施為耗盡晶體管。在這種情況下，本體區(qū)域55與源極區(qū)域和漏極區(qū)域53、54互補地摻雜，并包括沿柵極電介質(zhì)57與源極區(qū)域和漏極區(qū)域53、54相同的摻雜類型的溝道區(qū)域55'。溝道區(qū)域55'從源極區(qū)域53延伸到漏極區(qū)域54。在η型耗盡晶體管中，源極區(qū)域53、漏極區(qū)域54和溝道區(qū)域55'被η摻雜，而本體區(qū)域被ρ摻雜。在P型耗盡晶體管中，這些器件區(qū)域的摻雜類型與η型晶體管中那些互補。
[0121]具有低側(cè)開關(guān)11和高側(cè)開關(guān)12的半橋可在一個共同半導(dǎo)體本體中實施?？蛇x地，驅(qū)動電路20和其他邏輯電路被集成在相同半導(dǎo)體本體中。將參考圖21和22說明實施一個半導(dǎo)體本體100中的低側(cè)開關(guān)I1和高側(cè)開關(guān)I2的一個實施方式。圖21示意性地示出半導(dǎo)體本體100的頂視圖。圖22以截面平面H-H示意性地示出圖21的半導(dǎo)體本體100的垂直截面圖。在圖21中，參考標(biāo)號I1U2指示低側(cè)開關(guān)I1和高側(cè)開關(guān)I2分別集成在其中的半導(dǎo)體本體100的區(qū)域。參考標(biāo)號122、132指示高側(cè)開關(guān)I2的第一和第二負載端子，且參考標(biāo)號U1US1分別指示低側(cè)開關(guān)I1的第一和第二負載端子。低側(cè)開關(guān)I1和高側(cè)開關(guān)I2每個都可如前面參考圖11至圖20所說明而實施。具體而言，低側(cè)開關(guān)I1和高側(cè)開關(guān)I2每個都可由第一晶體管和多個第二晶體管(如圖28所示)而實施，且這些晶體管每個都可由并聯(lián)連接的多個橫向晶體管單元而實施為矩陣器件。
[0122]參考圖21，低側(cè)開關(guān)11集成在其中的半導(dǎo)體區(qū)域圍繞高側(cè)開關(guān)12集成在其中的半導(dǎo)體區(qū)域。高側(cè)開關(guān)I2的第二負載端子132基本上位于具有高側(cè)開關(guān)I2和低側(cè)開關(guān)I1的整體裝置的中心，且低側(cè)開關(guān)I1的第一負載端子U1基本上接近該整體裝置的邊緣。參考圖1，正電源電位Vl可連接到高側(cè)開關(guān)I2的第二負載端子132，而參考電位GND可連接到低側(cè)開關(guān)I1的第一負載端子12lt)因此，高側(cè)開關(guān)I2和低側(cè)開關(guān)I1集成在其中的半導(dǎo)體區(qū)域的邊緣保持在參考電位GND上，而電源電壓在高側(cè)開關(guān)I2的第二負載端子132和第一負載端子1?之間或低側(cè)開關(guān)I1的第二負載端子和第一負載端子U1之間的半導(dǎo)體本體100的橫向方向上下降，即依賴于高側(cè)開關(guān)I2和低側(cè)開關(guān)I1的開關(guān)狀態(tài)。高側(cè)開關(guān)I2的第一負載端子1?接近其中實施高側(cè)開關(guān)I2的該半導(dǎo)體區(qū)域的外邊緣，且低側(cè)開關(guān)I1的第二負載端子O1基本上接近低側(cè)開關(guān)I2集成在其中的該半導(dǎo)體區(qū)的內(nèi)邊緣。參考圖1，輸出端子OUT可連接到高側(cè)開關(guān)I2的第一負載端子122和低側(cè)開關(guān)I1的第二負載端子13lt)可在半導(dǎo)體本體100上方使用配線或金屬化布置(圖21中未示出)以傳統(tǒng)方式連接這些負載端子。在圖21中未示出輸出端子OUT。[0123]由于高側(cè)開關(guān)I2和低側(cè)開關(guān)I1集成在其中的半導(dǎo)體區(qū)域的邊緣保持在參考電位GND上，邏輯電路、諸如驅(qū)動電路20可集成在半導(dǎo)體本體100中，而不需要特定絕緣裝置。在圖22的垂直截面圖中示意性地示出驅(qū)動電路20。根據(jù)其他實施方式，驅(qū)動電路20的部分諸如圖8的開關(guān)元件202、204可集成在低側(cè)開關(guān)I1和高側(cè)開關(guān)I2的第一晶體管集成在其中的半導(dǎo)體本體100中。在圖21和圖22所示的實施方式中，這是高側(cè)開關(guān)I2的第一負載端子1?和低側(cè)開關(guān)I1的第一負載端子122之間的半導(dǎo)體區(qū)域。
[0124]參考圖22,低側(cè)開關(guān)I1和聞側(cè)開關(guān)I2集成在基底51上方的半導(dǎo)體本體100中。該基底51可以對應(yīng)于前面參考圖10至圖20所說明的基底51?；?1可包括與第一和第二晶體管的有源區(qū)域和低側(cè)開關(guān)I1和高側(cè)開關(guān)I2互補摻雜的半導(dǎo)體基底。為了說明的目的，假設(shè)高側(cè)開關(guān)I2和低側(cè)開關(guān)I1中的第一晶體管和第二晶體管是η型晶體管。在這種情況下，半導(dǎo)體基底被P摻雜。
[0125]這在基底51和高側(cè)開關(guān)I1中的ADZFET和低側(cè)開關(guān)I2的第二晶體管中的每個晶體管的有源器件區(qū)域之間提供結(jié)隔離。高側(cè)開關(guān)I1和低側(cè)開關(guān)I2中的單個晶體管可在作為增強或耗盡裝置之前如參考圖10至圖18所說明而實施?？上喾此袚诫s以獲得具有PFET裝置的半橋。
[0126]參考圖22,基底可連接到參考電位GND,以使ρη結(jié)隔尚(由圖20中的二極管表不)總是反向偏置。
[0127]根據(jù)其他實施方式，基底51可被實施為SOI基底。
[0128]參考圖20，電介質(zhì)絕緣區(qū)域14可被布置在低側(cè)開關(guān)I1和高側(cè)開關(guān)I2集成在其中的半導(dǎo)體區(qū)域之間和具有低側(cè)開關(guān)I1和高側(cè)開關(guān)I2的整體區(qū)域和其他半導(dǎo)體區(qū)域(諸如實施驅(qū)動器電路20的半導(dǎo)體區(qū)域)之間。這些電介質(zhì)絕緣區(qū)域14從半導(dǎo)體本體100的表面延伸到基底中。當(dāng)基底是SOI基底時，絕緣層512 (在圖20以虛線所示)和電介質(zhì)區(qū)域14，在SOI基底形成電介質(zhì)阱，其中每個電介質(zhì)阱包括低側(cè)開關(guān)I1和高側(cè)開關(guān)I2中的一個集成在其中的半導(dǎo)體區(qū)域。參考圖12至圖15和圖18，其他電介質(zhì)區(qū)域(這些圖中的59)可布置在具有第一晶體管2和多個第二晶體管3的串聯(lián)電路的單個晶體管之間。根據(jù)其他實施方式(未不出)，電介質(zhì)絕緣區(qū)域14從第一表面101通過半導(dǎo)體本體100延伸至相對的第二表面 102。
[0129]為了易于理解低側(cè)和高側(cè)開關(guān)11、12中的單個晶體管與基板之間的隔離，在下文參考【專利附圖】

【附圖說明】用于實施低側(cè)開關(guān)11和高側(cè)開關(guān)12中的第一和第二晶體管的示例實施方式。在這些附圖中，圖示單個晶體管的一個晶體管單元和下層基底51的截面的垂直截面圖。
[0130]圖23示出低側(cè)開關(guān)11中的第一晶體管2的一個晶體管單元的垂直截面圖。圖23的晶體管單元如參考圖19所說明而實施?；?1具有與本體區(qū)域63相同的摻雜類型，使得晶體管21的本體區(qū)域63和源極端子22 (其連接到本體區(qū)域63)電連接到基底51。參考圖22，基底51和低側(cè)開關(guān)I1的第一晶體管的源極端子具有相同電位(圖22的實施方式中的GND)。第一晶體管2可被實施為η-型增強晶體管。在這種情況下，本體區(qū)域63和基底51被ρ摻雜。
[0131]圖24示出低側(cè)開關(guān)I1或高側(cè)開關(guān)中的一個第二晶體管3中的一個晶體管單元的垂直截面圖。圖24的晶體管根據(jù)圖21的實施方式被實施為耗盡晶體管并包括與源極區(qū)域和漏極區(qū)域53、54互補地被摻雜的本體區(qū)域55和與源極區(qū)域和漏極區(qū)域53、54相同的摻雜類型的溝道區(qū)域55'。結(jié)隔離提供在本體區(qū)域55和基底51之間。該結(jié)隔離由與基底51和本體區(qū)域55互補地摻雜并被配置在基底51和本體區(qū)域55之間的半導(dǎo)體區(qū)域51'提供。可選地，半導(dǎo)體區(qū)域51'電連接到源極端子32。第一晶體管2可被實施為η型耗盡晶體管，且基底51可被ρ摻雜。在這種情況下,半導(dǎo)體區(qū)域51'被η摻雜。
[0132]圖25示出高側(cè)開關(guān)12中的第一晶體管2的一個晶體管單元的垂直截面圖。圖25的晶體管單元如參考圖19所說明而實施，不同之處在于結(jié)隔離提供在本體區(qū)域63和基底51之間。該結(jié)隔離由與基底51和本體區(qū)域63互補地被摻雜并被配置在基底51和本體區(qū)域63之間的半導(dǎo)體區(qū)域51"提供?？蛇x地，半導(dǎo)體區(qū)域51"電連接到源極端子22。第一晶體管2可被實施為η型增強晶體管，且基底51可被ρ摻雜。在這種情況下，半導(dǎo)體區(qū)域51"被η摻雜。
[0133]在低側(cè)開關(guān)I1的第一晶體管2被實施為具有η-摻雜本體區(qū)域63和ρ-型摻雜源極區(qū)域和漏極區(qū)域61、62的ρ-型晶體管(如參考圖7所說明)的情況下，漏極端子23在半橋中具有最低電位。該第一晶體管2可根據(jù)圖26Α的實施方式而實施。圖26Α的晶體管基于圖23的晶體管，不同之處在于基底51電連接到漏極端子23。
[0134]在高側(cè)開關(guān)I2的第一晶體管2作為具有η-摻雜本體區(qū)域63的ρ-型晶體管而實施(如參考圖7所說明)的情況下，結(jié)隔離已經(jīng)提供在本體區(qū)域55和ρ-基底之間。在這種情況下，第一晶體管可如參考圖23由ρ-摻雜基底51和η-摻雜本體區(qū)域63而實施?？蛇x地，漏極端子和源極端子中的一個連接到本體區(qū)域63。在圖26Β中示出具有連接到本體區(qū)域63的漏極端子的晶體管。取代漏極端子23，源極端子22可連接到本體區(qū)域63 (圖26Β中未示出)。
[0135]基底51和高側(cè)開關(guān)12和低側(cè)開關(guān)11兩者中的第二晶體管3的本體區(qū)域55 (如圖24所示)之間和高側(cè)開關(guān)中的第一晶體管的本體區(qū)域63 (圖25和圖26Β中示出)之間的結(jié)隔離獨立于特定晶體管拓撲結(jié)構(gòu)。在圖24、圖25和圖26Β的實施方式中，這些晶體管(這些晶體管的晶體管單元)由平面柵電極64實施。然而，這僅是一個示例，也可使用任何其他類型的柵電極，諸如本文前面說明的U形柵電極或雙側(cè)柵電極。等同地，低側(cè)開關(guān)I1的第一晶體管2的拓撲結(jié)構(gòu)不限于圖23和圖26Α中所示的拓撲結(jié)構(gòu)。
[0136]在具有結(jié)隔離的實施方式中，當(dāng)基底51被實施為SOI基底時，可省略結(jié)隔離。
[0137]圖27更詳細地示意性地示圖半導(dǎo)體本體100中的高側(cè)開關(guān)I2和低側(cè)開關(guān)I1的實施方式。圖27示出了高側(cè)開關(guān)I2的實施方式。圖27示意性地示出實施第一晶體管2和第二晶體管3的有源區(qū)域的半導(dǎo)體本體100的截面的頂視圖。僅為了說明的目的，假設(shè)η=3。參考圖27，第η個第二半導(dǎo)體器件3η的有源器件區(qū)域由直接連接到第η個第二半導(dǎo)體器件3η的第二半導(dǎo)體器件的有源器件區(qū)域圍繞，其在圖27所示的實施方式中為第二半導(dǎo)體器件32。一般，任意第二半導(dǎo)體器件3i的有源器件區(qū)域由直接連接到半導(dǎo)體器件3i的第二半導(dǎo)體器件3η的有源器件區(qū)域圍繞，且第一第二半導(dǎo)體器件S1由第一半導(dǎo)體器件2的有源器件區(qū)域圍繞。除了第η個第二半導(dǎo)體器件3n之外的裝置2、3的有源器件區(qū)域基本上是環(huán)形的。在根據(jù)圖27的圖示中，這些環(huán)是矩形環(huán)。然而，這僅是一個示例，也可使用任何其他環(huán)幾何形狀。
[0138]單個半導(dǎo)體器件可被實施為矩陣器件，使得圖27中所示的每個環(huán)中，集成如圖18中所示的矩陣器件。根據(jù)一個實施方式，多個矩陣器件都集成在圖27所示的每個環(huán)形區(qū)域，其中每個環(huán)中的這些矩陣器件并聯(lián)連接，從而形成裝置2、3中的一個。單個器件的負載端子也可為環(huán)形，并在圖27中由粗黑線示意性地示出。在圖27中未示出單個器件2、3的控制端子以及單個器件2、3的互連。對于互連單個器件，可采用通常已知的布線和互連技術(shù)。
[0139]在根據(jù)圖27的半導(dǎo)體器件裝置中，無需額外的邊緣終端結(jié)構(gòu)，因為在該實施方式中，具有最高電位的端子，即第二負載端子13 (其由第η個第二半導(dǎo)體器件3η的第二負載端子33η形成)處于環(huán)結(jié)構(gòu)的中間，并由圍繞第η個第二半導(dǎo)體器件3的其他器件“遮蔽”。集成在半導(dǎo)體本體100中的半導(dǎo)體器件裝置的“邊界”由具有第一負載端子12的第一半導(dǎo)體器件2的有源區(qū)域形成。第一負載端子是具有可對應(yīng)于被施加到半導(dǎo)體本體100的參考電位或接地電位的半導(dǎo)體器件裝置中最低電位的端子。然而，在圖27中未明確示出至半導(dǎo)體本體100的參考或接地電位的該連接。
[0140]參考結(jié)合圖21至圖26提供的說明，半橋式可通過在半導(dǎo)體本體中集成多個橫向晶體管器件而實施，其中連接到參考電位的晶體管器件(前面說明的實施方式中的低側(cè)開關(guān)I1的第一晶體管2)的負載端子之一或本體區(qū)域連接到基底，而其他晶體管的本體區(qū)域通過結(jié)隔離或電介質(zhì)隔離與基底絕緣。附圖示出具有每個都包括第一晶體管2ρ22和晶體管裝置3(^3(^中的多個第二晶體管的高側(cè)開關(guān)I2和低側(cè)開關(guān)I1的半橋的電路圖。這些晶體管裝置3(^3(^中的每個都可如前面參考圖5說明而實施。
[0141]通過將一個或多個額外開關(guān)與開關(guān)I1U2串聯(lián)連接可容易地修改圖28的電路裝置。
[0142]圖29示出具有串聯(lián)連接的四個開關(guān)I1U2U3U4的電路裝置的實施方式。這些開關(guān)I1U2U3U4中每個都包括 第一晶體管21、22、23、24和在圖29中被示意性地示為晶體管裝置3(^3(^3(^3(^的多個第二晶體管(多于一個)。第一晶體管可實施為圖29的實施方式中的η-型增強晶體管。然而，這僅是一個示例。這些晶體管2ρ22、23、24中的每個都也可被實施為另一種類型的晶體管。開關(guān)的串聯(lián)電路的晶體管可集成在一個半導(dǎo)體本體中。第一開關(guān)I1的單個晶體管可類似于由參考圖21至圖26說明的低側(cè)開關(guān)I1的晶體管而實施，且第二、第三和第四開關(guān)I1U2U3U4的單個晶體管可類似于由參考圖21至圖26說明的聞側(cè)開關(guān)I2的晶體管而實施。
[0143]具有圖29的四個開關(guān)的串聯(lián)電路也可用于逆變器。
[0144]雖然已經(jīng)公開了本發(fā)明的各種示例性實施方式，但是對于本領(lǐng)域的技術(shù)人員顯而易見的是可在不脫離本發(fā)明的精神和范圍的情況下進行將實現(xiàn)一些優(yōu)點的各種變化和修改。對于本領(lǐng)域的那些合理技術(shù)人員將明顯的是，可以適當(dāng)?shù)厝〈鷪?zhí)行相同功能的其他組件。應(yīng)該提到的是，參考具體【專利附圖】

【附圖說明】的特征可與其他附圖的特征組合，即使在其中并沒有明確提到的這些情況下。此外，本發(fā)明的方法可在使用適當(dāng)處理器指令的所有軟件實施方式，或在采用硬件邏輯和軟件邏輯的組合來實現(xiàn)相同結(jié)果的混合實施方式中實現(xiàn)。對本發(fā)明的概念的這樣的修改旨在由所附權(quán)利要求覆蓋。
[0145]為了便于說明，使用空間相對術(shù)語，諸如“下”、“下面”、“下方”、“上方”、“上部”等來說明一個元件相對于第二元件的定位。這些術(shù)語意在涵蓋除了與附圖中描述的那些不同的定向之外的裝置的不同定向。此外，術(shù)語如“第一”、“第二”等也可用于描述各個元件、區(qū)域、部分等，且也不旨在限制。在整個說明書中，相似術(shù)語是指相似元件。
[0146]如本文所使用，術(shù)語“具有”、“包含”、“包括”、“含有”等是開放式術(shù)語，表示所述的元件或特征的存在，但不排除額外元件或特征。冠詞“一個”、“一”和“所述”旨在包括復(fù)數(shù)以及單數(shù)，除非上下文清楚地另有指示。
[0147]應(yīng)理解，本文所描述的各種實施方式的特征可彼此結(jié)合，除非另有明確說明。
[0148]雖然已經(jīng)圖示并在本文中描述了【具體實施方式】，但是本領(lǐng)域的普通技術(shù)人員應(yīng)理解，對于所示和所描述的【具體實施方式】，在不脫離本發(fā)明的范圍情況下，可取代為各種替代和/或等效實施方式。本申請旨在覆蓋本文所討論的【具體實施方式】的任何修改或變化。因此，希望本發(fā)明僅受權(quán)利要求書和其等同物的限制。
【權(quán)利要求】
1.一種電路裝置，包括: 具有第一半導(dǎo)體開關(guān)和第二半導(dǎo)體開關(guān)的電路，所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)中的每個都包括負載路徑和控制端子，并且它們的負載路徑串聯(lián)連接， 其中，所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)中的至少一個包括: 第一半導(dǎo)體器件，具有負載路徑和控制端子，所述控制端子耦接到所述半導(dǎo)體開關(guān)的控制端子； 多個第二半導(dǎo)體器件，每個都具有第一負載端子與第二負載端子之間的負載路徑和控制端子； 其中，所述第二半導(dǎo)體器件的負載路徑串聯(lián)連接并串聯(lián)連接到所述第一半導(dǎo)體器件的負載路徑，以及 其中，所述第二半導(dǎo)體器件中的每個的控制端子都連接到其他第二半導(dǎo)體器件中的一個的負載端子，且其中所述第二半導(dǎo)體器件中的一個的控制端子連接到所述第一半導(dǎo)體器件的負載端子中的一個。
2.根據(jù)權(quán)利要求1所述的電路設(shè)置，其中，所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)中的每個都包括: 具有負載路徑和控制端子的第一半導(dǎo)體器件； 多個第二半導(dǎo)體器件，每個都具有第一負載端子與第二負載端子之間的負載路徑和控制端子； 其中，所述第二半導(dǎo)體器件的負載路徑串聯(lián)連接并串聯(lián)連接到所述第一半導(dǎo)體器件的負載路徑，以及 其中，所述第二半導(dǎo)體器件中的每個的控制端子都連接到其他第二半導(dǎo)體器件中的一個的負載端子，且其中所述第二半導(dǎo)體器件中的一個的控制端子連接到所述第一半導(dǎo)體器件的負載端子中的一個。
3.根據(jù)權(quán)利要求1所述的電路裝置，其中，一個開關(guān)的至少第二晶體管是第一導(dǎo)電類型的耗盡MOSFET或JFET。
4.根據(jù)權(quán)利要求3所述的電路裝置，其中，所述第一半導(dǎo)體器件是所述第一導(dǎo)電類型的 MOSFET。
5.根據(jù)權(quán)利要求4所述的電路裝置，其中，所述MOSFET是增強MOSFET和耗盡MOSFET中的一個。
6.根據(jù)權(quán)利要求3所述的電路裝置，其中，所述第一半導(dǎo)體器件是與所述第一導(dǎo)電類型互補的第二導(dǎo)電類型的MOSFET。
7.根據(jù)權(quán)利要求1所述的電路裝置，還包括: 驅(qū)動電路，被配置為在所述第一半導(dǎo)體開關(guān)的控制端子上產(chǎn)生第一驅(qū)動信號并在所述第二半導(dǎo)體開關(guān)的控制端子上產(chǎn)生第二驅(qū)動信號。
8.根據(jù)權(quán)利要求7所述的電路裝置，其還包括: 用于連接到所述第二半導(dǎo)體開關(guān)的負載路徑的第一電源電位的端子； 用于連接到所述第一半導(dǎo)體開關(guān)的負載路徑的第二電源電位的端子； 其中，至少所述第二半導(dǎo)體開關(guān)通過第一半導(dǎo)體器件和多個第二半導(dǎo)體器件實施，其中所述第一半導(dǎo)體器件是耗盡M0SFET，其中具有所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件的串聯(lián)電路具有至少一個分接頭，以及 其中，所述驅(qū)動電路還包括: 電壓限制元件，耦接在所述分接頭與所述第二開關(guān)元件的控制端子之間； 開關(guān)元件，耦接在所述第二半導(dǎo)體開關(guān)的控制端子與所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)的負載路徑之間的電路節(jié)點之間；以及 另一開關(guān)元件，耦接在所述第二開關(guān)元件的控制端子和用于所述第二電源電位的端子之間。
9.根據(jù)權(quán)利要求1所述的電路裝置，其中，所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)被集成在共同半導(dǎo)體本體中。
10.根據(jù)權(quán)利要求2所述的電路裝置，其中，所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)被集成在共同半導(dǎo)體本體中。
11.根據(jù)權(quán)利要求10所述的電路裝置，其中， 所述半導(dǎo)體本體包括第一導(dǎo)電類型的基底， 所述第一半導(dǎo)體開關(guān)和所述第二半導(dǎo)體開關(guān)的第一晶體管和第二晶體管中的每個都包括本體區(qū)域，以及 其中，在所述第二半導(dǎo)體開關(guān)的所述第二晶體管中的每個的所述基底和所述本體區(qū)域之間以及所述第一晶體管 的所述基底和所述本體區(qū)域之間具有結(jié)隔離。
12.根據(jù)權(quán)利要求11所述的電路裝置，其中，所述第一晶體管和所述第二晶體管中的每個都是橫向晶體管。
13.根據(jù)權(quán)利要求11所述的電路裝置，其中，所述第一晶體管和所述第二晶體管中的每個都包括多個并聯(lián)連接的晶體管單元。
14.根據(jù)權(quán)利要求11所述的電路裝置，其中，所述第一半導(dǎo)體開關(guān)的所述第一晶體管具有所述本體區(qū)域和連接到所述基底的所述負載端子之一中的至少一個。
15.根據(jù)權(quán)利要求10所述的電路裝置，其中， 所述第一半導(dǎo)體開關(guān)以所述半導(dǎo)體本體的第一區(qū)域?qū)嵤? 所述第二半導(dǎo)體開關(guān)以所述半導(dǎo)體本體的第二區(qū)域?qū)嵤?，以? 其中，在所述半導(dǎo)體本體的水平面內(nèi)，所述第一區(qū)域圍繞所述第二區(qū)域。
【文檔編號】H01L27/02GK103545308SQ201310287026
【公開日】2014年1月29日 申請日期:2013年7月9日 優(yōu)先權(quán)日:2012年7月11日
【發(fā)明者】羅爾夫·韋斯 申請人:英飛凌科技德累斯頓有限公司