專利名稱：Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明創(chuàng)造涉及一種可用于65nm半導(dǎo)體工藝的靜電保護(hù)(ESD)器件，特別涉及低電壓觸發(fā)的SCR器件。
背景技術(shù)：
靜電放電(ESD, Electron Static Discharge)是當(dāng)一個(gè)集成電路的管腳浮接時(shí)，大量靜電荷從外向內(nèi)灌入集成電路的瞬時(shí)過程，整個(gè)過程大約耗時(shí)100ns。在集成電路的靜電放電時(shí)會產(chǎn)生數(shù)百甚至數(shù)千伏特的高壓，將集成電路中輸入級的柵氧化層擊穿。隨著集成電路工藝的進(jìn)步，MOS管的特征尺寸越來越小，柵氧化層的厚度也越來越薄，在這種趨勢下，使用高性能的ESD防護(hù)器件來泄放靜電電荷以保護(hù)柵極氧化層顯得十分重要。ESD現(xiàn)象的模型主要有四種:人體放電模型(HBM)、機(jī)械放電模型(麗)、器件充電模型(CDM)以及電場感應(yīng)模型(FIM)。對一般集成電路產(chǎn)品來說，一般要經(jīng)過人體放電模型，機(jī)械放電模型以及器件充電模型的測試。為了能夠承受如此高的靜電放電電壓，集成電路產(chǎn)品通常必須使用具有高性能、高耐受力的靜電放電保護(hù)器件。為了達(dá)到保護(hù)芯片抵御靜電打擊的目的，目前，已有很多技術(shù)來減小觸發(fā)電壓，如:二極管觸發(fā)的SCR、GGNMOS觸發(fā)的SCR、modified SCR、RCT觸發(fā)的SCR等結(jié)構(gòu)。在一般CMOS工藝中，經(jīng)常采用SCR器件來進(jìn)行ESD保護(hù)，常規(guī)的SCR器件，如圖1所示，P型襯底上設(shè)有N阱和P阱，N阱和P阱上分別設(shè)有N+和P+兩個(gè)注入?yún)^(qū)，所有注入?yún)^(qū)之間用淺溝槽(STI)隔離，有一個(gè)淺溝槽(STI)跨接在N阱和P阱之間。此種結(jié)構(gòu)的SCR器件被用于ESD防護(hù)存在的缺點(diǎn)是:其ESD觸發(fā)電壓是由Nwell-pwell決定的，此電壓比較大，往往大于ESD設(shè)計(jì)窗口的需要。隨著器件的特征尺寸的縮小，電路的工作電壓也不斷下降，為了將可控硅ESD防護(hù)器件的觸發(fā)電壓降低到可觀的電壓值內(nèi)，研制低壓觸發(fā)SCR器件是本領(lǐng)域的技術(shù)人員不斷研究的課題。

發(fā)明內(nèi)容
為了解決以上問題，本發(fā)明創(chuàng)造提供一種采用新型技術(shù)減小器件的ESD觸發(fā)電壓的Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件。為了實(shí)現(xiàn)上述目的，本發(fā)明創(chuàng)造采用的技術(shù)方案是:Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件，包括P型襯底，P型襯底上設(shè)置N阱，在N阱上設(shè)有第一 P+注入?yún)^(qū)和第一 N+注入?yún)^(qū)，第一 N+注入?yún)^(qū)臨近N阱和P型襯底的交界處；在P型襯底上設(shè)有第二 P+注入?yún)^(qū)和第二 N+注入?yún)^(qū)，第二 P+注入?yún)^(qū)臨近N阱和P型襯底的交界處；第一 P+注入?yún)^(qū)接陽極，第二 N+注入?yún)^(qū)接陰極；Native NMOS源接第一 N+注入?yún)^(qū)，Native NMOS漏接第二 P+注入?yún)^(qū)，Native NMOS襯底接電路的Vss。上述的Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件:由第一 P+注入?yún)^(qū)、N阱、P型襯底和第二 N+注入?yún)^(qū)構(gòu)成SCR通路。
本發(fā)明中，所述的Native NMOS的結(jié)構(gòu)是在p型襯底上直接設(shè)置兩個(gè)N+注入?yún)^(qū)。此Native NMOS管子不需要Pwell，其開啟電壓為一負(fù)值。本發(fā)明中，Native NMOS的導(dǎo)通電流觸發(fā)SCR晶閘管，從而減小SCR器件的ESD觸發(fā)電壓。ESD脈沖信號施加在Anode和Cathode之間。Native NMOS具有負(fù)的開啟電壓，處于常開狀態(tài)，Native NMOS的導(dǎo)通電流充當(dāng)SCR期間的觸發(fā)電流，觸發(fā)晶閘管SCR導(dǎo)通，晶閘管電流(SCR current)導(dǎo)通大部分ESD電流,從而實(shí)現(xiàn)了 ESD保護(hù)。本發(fā)明中的Native NM0S，其結(jié)構(gòu)如圖3所示，此NMOS管子不需要N well和PwelI，其開啟電壓為一負(fù)值，負(fù)的開啟電壓保證Trigger觸發(fā)通路的快速導(dǎo)通。


圖1是常規(guī)SCR器件剖面圖。圖2是本發(fā)明創(chuàng)造SCR器件剖面圖。圖3是本發(fā)明創(chuàng)造的Native NMOS器件剖面圖。圖4是本發(fā)明創(chuàng)造SCR器件TLP測試結(jié)果。
具體實(shí)施例方式如圖2所示，Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件，包括P型襯底
(6)、N 阱(5)和 Native NMOS (30)，P 型襯底(6)上設(shè)置 N 阱(5)。在N阱(5)上設(shè)有第一 P+注入?yún)^(qū)(I)和第一 N+注入?yún)^(qū)(2)，第一 N+注入?yún)^(qū)(2)臨近N阱(5)和P型襯底(6)的交界處，第一 P+注入?yún)^(qū)(I)接陽極。在P型襯底(6)上設(shè)有第二 P+注入?yún)^(qū)(3)和第二 N+注入?yún)^(qū)(4)，第二 P+注入?yún)^(qū)
(3)臨近N阱(5)和P型襯底(6)的交界處，第二 N+注入?yún)^(qū)(4)接陰極。Native NMOS (30)源接第一 N+注入?yún)^(qū)(2)，漏接第二 P+注入?yún)^(qū)(3)，襯底接電路的 Vss。本發(fā)明中，由第一 P+注入?yún)^(qū)(1)、N阱(5)、P型襯底(6)和第二 N+注入?yún)^(qū)(4)構(gòu)成SCR通路。本發(fā)明中，如圖3所示，所述的Native NMOS的結(jié)構(gòu)是在p型襯底上直接設(shè)置兩個(gè)N+注入?yún)^(qū)。此Native NMOS管子不需要Pwell，其開啟電壓為一負(fù)值。本發(fā)明，電路正常工作時(shí)，因?yàn)镹ative NMOS具有負(fù)的開啟電壓，所以需要給Native NMOS (30)的柵極施加一個(gè)負(fù)電壓,此負(fù)電壓可以保證Native NMOS (30)關(guān)閉，從而此器件沒有漏電。ESD來臨時(shí)，控制線(Control line)為浮空(floating )狀態(tài)，電壓一般為O或者一正電壓，因?yàn)镹ative NMOS器件具有負(fù)的開啟電壓，native NMOS (30)處于導(dǎo)通狀態(tài)。觸發(fā)電流首先經(jīng)過P+ Cl), N+(2), native NMOS (30)，P+(3)，N+⑷。此觸發(fā)電流路徑在陽極(Anode)電壓大于1.4V (通路中有2個(gè)二極管)就可以產(chǎn)生。當(dāng)觸發(fā)電流大于一定程度(如IOOmA左右)，就會很快觸發(fā)SCR導(dǎo)通，形成SCR通路來導(dǎo)通ESD電流。從而實(shí)現(xiàn)ESD保護(hù)，實(shí)現(xiàn)低電壓SCR觸發(fā)。本發(fā)明創(chuàng)造Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件的TLP測試結(jié)果如圖4所示。從圖4可見，本發(fā)明的觸發(fā)電壓為7V。
權(quán)利要求
1.Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件，包括P型襯底(6)，P型襯底(6)上設(shè)置N阱(5)，其特征在于:在N阱(5)上設(shè)有第一 P+注入?yún)^(qū)(I)和第一 N+注入?yún)^(qū)(2)，第一 N+注入?yún)^(qū)(2)臨近N阱(5)和P型襯底(6)的交界處；在P型襯底(6)上設(shè)有第二 P+注入?yún)^(qū)(3)和第二 N+注入?yún)^(qū)(4)，第二 P+注入?yún)^(qū)(3)臨近N阱(5)和P型襯底(6)的交界處；第一 P+注入?yún)^(qū)(I)接陽極,第二 N+注入?yún)^(qū)(4)接陰極；Native NMOS (30)源接第一 N+注入?yún)^(qū)(2)，Native NMOS (30)漏接第二 P+注入?yún)^(qū)(3)，Native NMOS (30)襯底接電路的Vss0
2.如權(quán)利要求1所述的NativeNMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件，其特征在于:由第一 P+注入?yún)^(qū)(I)、N阱(5)、P型襯底(6)和第二 N+注入?yún)^(qū)(4)構(gòu)成SCR通路。
3.如權(quán)利要求1或2所述的NativeNMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件，其特征在于:所述的Native NM0S(30)的結(jié)構(gòu)是在P型襯底上直接設(shè)置兩個(gè)N+注入?yún)^(qū)，此NativeNMOS不需要Pwell工藝。
全文摘要
本發(fā)明創(chuàng)造涉及一種Native NMOS低壓觸發(fā)的用于ESD保護(hù)的SCR器件。采用的技術(shù)方案是包括P型襯底，P型襯底上設(shè)置N阱，在N阱上設(shè)有第一P+注入?yún)^(qū)和第一N+注入?yún)^(qū)，第一N+注入?yún)^(qū)臨近N阱和P型襯底的交界處；在P型襯底上設(shè)有第二P+注入?yún)^(qū)和第二N+注入?yún)^(qū)，第二P+注入?yún)^(qū)臨近N阱和P型襯底的交界處；第一P+注入?yún)^(qū)接陽極，第二N+注入?yún)^(qū)接陰極；Native NMOS源接第一N+注入?yún)^(qū)，NativeNMOS漏接第二P+注入?yún)^(qū)，Native NMOS襯底接電路的Vss。本發(fā)明Native NMOS導(dǎo)通后，Native NMOS的導(dǎo)通電流充當(dāng)SCR期間的觸發(fā)電流，觸發(fā)晶閘管SCR導(dǎo)通，晶閘管導(dǎo)通后，晶閘管電流導(dǎo)通大部分ESD電流，從而實(shí)現(xiàn)了ESD保護(hù)。
文檔編號H01L27/02GK103178105SQ20131012305
公開日2013年6月26日 申請日期2013年4月10日 優(yōu)先權(quán)日2013年4月10日
發(fā)明者蔡小五, 劉興輝, 魏俊秀, 梁超, 閆明, 呂川, 高哲, 郭紅梅 申請人:遼寧大學(xué)