專利名稱：一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非揮發(fā)性記憶體及其制備方法，一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，屬于集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
對于片上系統(tǒng)(SoC)應(yīng)用，它是把許多功能塊集成到一個(gè)集成電路中。最常用的片上系統(tǒng)包括一個(gè)微處理器或微控制器、靜態(tài)隨機(jī)存取存儲器(SRAM)模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進(jìn)程，這通常使用疊柵或分裂柵存儲單元，與傳統(tǒng)的邏輯工藝不兼容。非揮發(fā)性記憶體(NVM)工藝和傳統(tǒng)的邏輯工藝是不一樣的。非揮發(fā)性記憶體(NVM)工藝和傳統(tǒng)的邏輯工藝合在一起的話，將使工藝變成一個(gè)更為復(fù)雜和昂貴的組合；由于SoC應(yīng)用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。同時(shí)，由于現(xiàn)有非揮發(fā)性記憶體的工作原理使得寫入數(shù)據(jù)容易丟失，影響使用的可靠性。對于低端的集成電路產(chǎn)品，有很多是在0.35um和0.50um的工藝上的。在這些工藝中，深井NWELL (De印Nwell)，有時(shí)是沒有的。不用深井NWELL (De印Nwell)，也就是說減少一層光罩，相應(yīng)的也就減少成本了。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，其結(jié)構(gòu)緊湊，能與CMOS工藝兼容，對于低端的CMOS工藝有很大的優(yōu)勢，降低芯片成本，提高存儲的安全可靠性。按照本發(fā)明提供的技術(shù)方案，所述一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，包括半導(dǎo)體基板；所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲的記憶體細(xì)胞，所述記憶體細(xì)胞包括PMOS晶體管和控制電容；所述PMOS晶體管和控制電容間通過半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，所述柵介質(zhì)層上設(shè)有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS晶體管和控制電容上方對應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，側(cè)面保護(hù)層覆蓋浮柵電極的側(cè)壁；PM0S晶體管包括第
一N型區(qū)域及位于所述第一 N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)，控制電容包括第
二P型區(qū)域及位于所述第二 P型區(qū)域內(nèi)上部的第一 P型摻雜區(qū)域與第二 P型摻雜區(qū)域；第一 P型摻雜區(qū)域、第二 P型摻雜區(qū)域、P型源極區(qū)及P型漏極區(qū)與上方的浮柵電極相對應(yīng)，并分別與相應(yīng)的柵介質(zhì)層及領(lǐng)域介質(zhì)區(qū)域相接觸。所述半導(dǎo)體基板的材料包括硅，半導(dǎo)體基板為P導(dǎo)電類型基板。所述第一 P型摻雜區(qū)域包括第一 P型重?fù)诫s區(qū)域及與側(cè)面保護(hù)層相對應(yīng)的第一 P型輕摻雜區(qū)域，第一 P型重?fù)诫s區(qū)域從第一 P型輕摻雜區(qū)域的端部延伸后與領(lǐng)域介質(zhì)區(qū)域相接觸。所述第二 P型摻雜區(qū)域包括第二 P型重?fù)诫s區(qū)域及于側(cè)面保護(hù)層相對應(yīng)的第二 P型輕摻雜區(qū)域，第二 P型重?fù)诫s區(qū)域從第二 P型輕摻雜區(qū)域的端部延伸后與領(lǐng)域介質(zhì)區(qū)域相接觸。所述浮柵電極的包括導(dǎo)電多晶硅。所述柵介質(zhì)層的材料包括二氧化硅；所述側(cè)面保護(hù)層為氮化硅或二氧化硅。一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，所述制備方法包括如下步驟:
a、提供半導(dǎo)體基板，所述半導(dǎo)體基板包括第一主面及第二主面；
b、在半導(dǎo)體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域；在半導(dǎo)體基板的第一主面上進(jìn)行所需的阻擋層淀積、阻擋層刻蝕及自對準(zhǔn)離子注入，以在半導(dǎo)體基板內(nèi)形成所需的第一 N型區(qū)域、第二 P型區(qū)域。C、在上述半導(dǎo)體基板對應(yīng)的第一主面上淀積柵介質(zhì)層，所述柵介質(zhì)層覆蓋半導(dǎo)體基板的第一主面；
d、在上述半導(dǎo)體基板的第一主面上淀積浮柵電極，所述浮柵電極覆蓋于柵介質(zhì)層上并貫穿第二 P型區(qū)域、第一 N型區(qū)域上方對應(yīng)的柵介質(zhì)層上；
e、在上述柵介質(zhì)層上淀積第四阻擋層，并選擇性地掩蔽和刻蝕第四阻擋層，去除第一N型區(qū)域、第二P型區(qū)域上方對應(yīng)覆蓋浮柵電極的第四阻擋層；
f、在上述第四阻擋層上方自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域內(nèi)的上部得到第
一P型輕摻雜區(qū)域及第二 P型輕摻雜區(qū)域，在第一 N型區(qū)域內(nèi)的上部得到第三P型輕摻雜區(qū)域及第四P型輕摻雜區(qū)域；
g、去除上述第四阻擋層，并在第一主面上淀積側(cè)面保護(hù)材料，以在浮柵電極的兩側(cè)形成側(cè)面保護(hù)層；
h、在上述第一主面上淀積第五阻擋層，并選擇性地掩蔽和刻蝕第五阻擋層，以去除第
二P型區(qū)域、第一 N型區(qū)域上方對應(yīng)淀積覆蓋的第五阻擋層；
1、在上述第五阻擋層上方再次自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域內(nèi)的上部得到第一 P型重?fù)诫s區(qū)域及第二 P型重?fù)诫s區(qū)域，在第一 N型區(qū)域內(nèi)的上部得到第三P型重?fù)诫s區(qū)域及第四P型重?fù)诫s區(qū)域；
j、去除第一主面上的第五阻擋層。當(dāng)所述步驟a中，半導(dǎo)體基板為P導(dǎo)電類型基板時(shí)，所述步驟b包括 bl、在半導(dǎo)體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域；
b2、去除上述P導(dǎo)電類型基板對應(yīng)第一主面上的第一阻擋層，并在第一主面上淀積第二阻擋層；
b3、選擇性地掩蔽和刻蝕第二阻擋層，并在第二阻擋層上方自對準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板內(nèi)形成第一 N型區(qū)域；
b4、去除上述P導(dǎo)電類型基板對應(yīng)第一主面上的第二阻擋層，并在第一主面上淀積第三阻擋層；
b5、選擇性地掩蔽和刻蝕第三阻擋層，并在第三阻擋層上方自對準(zhǔn)注入P型雜質(zhì)離子，以形成第二 P型區(qū)域。
所述第四阻擋層與第五阻擋層均為二氧化硅或氮化硅。所述領(lǐng)域介質(zhì)區(qū)域?yàn)槎趸琛Ｋ霾襟Ebl中的領(lǐng)域介質(zhì)層是CMOS工藝中的I/O晶體管的電極柵氧化層；所述CMOS工藝中的I/O晶體管的電極柵氧化層的厚度通常是7納米。按照本發(fā)明提供的相對應(yīng)的另一種技術(shù)方案，所述一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，包括半導(dǎo)體基板；所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲的記憶體細(xì)胞，所述記憶體細(xì)胞包括PMOS晶體管和控制電容和PMOS選擇器晶體管；所述PMOS晶體管和控制電容間通過半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，所述柵介質(zhì)層上設(shè)有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS晶體管和控制電容上方對應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，側(cè)面保護(hù)層覆蓋浮柵電極的側(cè)壁；所述PMOS選擇器晶體管和PMOS晶體管是串聯(lián)的連接；所述PMOS選擇器晶體管的P型源極區(qū)跟PMOS晶體管210的P型漏極區(qū)相連接；所述PMOS選擇器晶體管的柵電極跟PMOS晶體管上的浮柵電極是互相獨(dú)立的；所述PMOS選擇器晶體管的浮柵電極是俗稱的WL;所述PMOS晶體管包括第一 N型區(qū)域及位于所述第一 N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)，控制電容包括第二 P型區(qū)域及位于所述第二 P型區(qū)域內(nèi)上部的第一 P型摻雜區(qū)域與第二 P型摻雜區(qū)域；第一 P型摻雜區(qū)域、第二 P型摻雜區(qū)域、P型源極區(qū)及P型漏極區(qū)與上方的浮柵電極相對應(yīng)，并分別與相應(yīng)的柵介質(zhì)層及領(lǐng)域介質(zhì)區(qū)域相接觸，PMOS選擇器晶體管包括第一 N型區(qū)域及位于所述第一 N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)。所述半導(dǎo)體基板的材料包括硅，半導(dǎo)體基板為P導(dǎo)電類型基板。所述半導(dǎo)體基板為P導(dǎo)電類型基板，所述PMOS晶體管和PMOS選擇器晶體管通過P型導(dǎo)電類型基板內(nèi)的第一 N型區(qū)域與P型導(dǎo)電類型基板相隔離。所述控制電容晶體管通過P型導(dǎo)電類型基板內(nèi)的第二 P型區(qū)域及與P型導(dǎo)電類型基板相通。所述第一 P型摻雜區(qū)域包括第一 P型重?fù)诫s區(qū)域及與側(cè)面保護(hù)層相對應(yīng)的第一 P型輕摻雜區(qū)域，第一 P型重?fù)诫s區(qū)域從第一 P型輕摻雜區(qū)域的端部延伸后與領(lǐng)域介質(zhì)區(qū)域相接觸。所述第二 P型摻雜區(qū)域包括第二 P型重?fù)诫s區(qū)域及于側(cè)面保護(hù)層相對應(yīng)的第二 P型輕摻雜區(qū)域，第二 P型重?fù)诫s區(qū)域從第二 P型輕摻雜區(qū)域的端部延伸后與領(lǐng)域介質(zhì)區(qū)域相接觸。所述浮柵電極的包括導(dǎo)電多晶硅。所述柵電極的包括導(dǎo)電多晶硅。所述柵介質(zhì)層的材料包括二氧化硅；所述側(cè)面保護(hù)層為氮化硅或二氧化硅。所述一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，所述制備方法包括如下步驟:
a、提供半導(dǎo)體基板，所述半導(dǎo)體基板包括第一主面及第二主面；
b、在半導(dǎo)體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域；在半導(dǎo)體基板的第一主面上進(jìn)行所需的阻擋層淀積、阻擋層刻蝕及自對準(zhǔn)離子注入，以在半導(dǎo)體基板內(nèi)形成所需的第一 N型區(qū)域、第二 P型區(qū)域。C、在上述半導(dǎo)體基板對應(yīng)的第一主面上淀積柵介質(zhì)層，所述柵介質(zhì)層覆蓋半導(dǎo)體基板的第一主面；
d、在上述半導(dǎo)體基板的第一主面上淀積浮柵電極和柵電極，所述浮柵電極覆蓋于柵介質(zhì)層上并貫穿第二 P型區(qū)域、第一 N型區(qū)域上方對應(yīng)的柵介質(zhì)層上，所述柵電極覆蓋于第一N型區(qū)域上方對應(yīng)的柵介質(zhì)層上；
e、在上述柵介質(zhì)層上淀積第四阻擋層，并選擇性地掩蔽和刻蝕第四阻擋層，去除第一N型區(qū)域、第二 P型區(qū)域上方對應(yīng)覆蓋浮柵電極和柵電極的第四阻擋層；
f、在上述第四阻擋層上方自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域內(nèi)的上部得到第
一P型輕摻雜區(qū)域及第二 P型輕摻雜區(qū)域，在第一 N型區(qū)域內(nèi)的上部得到第三P型輕摻雜區(qū)域，第四P型輕摻雜區(qū)域，第五P型輕摻雜區(qū)域及第六P型輕摻雜區(qū)域；
g、去除上述第四阻擋層，并在第一主面上淀積側(cè)面保護(hù)材料，以在浮柵電極和柵電極的兩側(cè)形成側(cè)面保護(hù)層；
h、在上述第一主面上淀積第五阻擋層，并選擇性地掩蔽和刻蝕第五阻擋層，以去除第
二P型區(qū)域、第一 N型區(qū)域上方對應(yīng)淀積覆蓋的第五阻擋層；
1、在上述第五阻擋層上方再次自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域內(nèi)的上部得到第一 P型重?fù)诫s區(qū)域及第二 P型重?fù)诫s區(qū)域，在第一 N型區(qū)域內(nèi)的上部得到第三P型重?fù)诫s區(qū)域，第四P型重?fù)诫s區(qū)域，第五P型重?fù)诫s區(qū)域及第六P型重?fù)诫s區(qū)域；
j、去除第一主面上的第五阻擋層。當(dāng)所述步驟a中，半導(dǎo)體基板為P導(dǎo)電類型基板時(shí)，所述步驟b包括； bl、在半導(dǎo)體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域；
b2、去除上述P導(dǎo)電類型基板對應(yīng)第一主面上的第一阻擋層，并在第一主面上淀積第二阻擋層；
b3、選擇性地掩蔽和刻蝕第二阻擋層，并在第二阻擋層上方自對準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板內(nèi)形成第一 N型區(qū)域；
b4、去除上述P導(dǎo)電類型基板對應(yīng)第一主面上的第二阻擋層，并在第一主面上淀積第三阻擋層；
b5、選擇性地掩蔽和刻蝕第三阻擋層，并在第三阻擋層上方自對準(zhǔn)注入P型雜質(zhì)離子，以形成第二 P型區(qū)域。所述第四阻擋層與第五阻擋層均為二氧化硅或氮化硅。所述領(lǐng)域介質(zhì)區(qū)域?yàn)槎趸?。所述步驟bl中的領(lǐng)域介質(zhì)層是CMOS工藝中的I/O晶體管的電極柵氧化層；所述CMOS工藝中的I/O晶體管的電極柵氧化層的厚度通常是7納米。本發(fā)明的優(yōu)點(diǎn):半導(dǎo)體基板內(nèi)設(shè)置至少一個(gè)記憶體細(xì)胞，記憶體細(xì)胞包括PMOS晶體管和控制電容，PMOS晶體管和控制電容通過領(lǐng)域介質(zhì)區(qū)域相互隔離；半導(dǎo)體基板的柵介質(zhì)層上設(shè)置浮柵電極，所述浮柵電極連接貫穿PMOS晶體管和控制電容；本發(fā)明另一種相對應(yīng)的技術(shù)，所述一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體及其制備方法，包括半導(dǎo)體基板；所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲的記憶體細(xì)胞，所述記憶體細(xì)胞包括PMOS晶體管和控制電容和PMOS選擇器晶體管。當(dāng)浮柵電極與PMOS晶體管的P型源極區(qū)與P型漏極區(qū)域間電壓差為相應(yīng)值并且P型源極區(qū)與P型漏極區(qū)域間電壓差為相應(yīng)值時(shí)，能夠向浮柵電極內(nèi)寫入數(shù)據(jù)；或?qū)⒏烹姌O內(nèi)的數(shù)據(jù)擦除，通過檢測流過PMOS晶體管的電流能知道浮柵電極所處的編程寫入狀態(tài)或擦除狀態(tài)，整個(gè)記憶體細(xì)胞的制備流程能與現(xiàn)有CMOS邏輯工藝相兼容，結(jié)構(gòu)緊湊，能夠降低加工成本，提高非揮發(fā)記憶體與CMOS邏輯電路的適應(yīng)性；通過PMOS晶體管內(nèi)上部的P型源極區(qū)及P型漏極區(qū)、控制電容內(nèi)上部的第一P型摻雜區(qū)及第二 P型摻雜區(qū)，能夠使得寫入數(shù)據(jù)保持的更久，提高非揮發(fā)性記憶體的使用安全可靠性。


圖1為本發(fā)明實(shí)施例1的結(jié)構(gòu)示意圖。圖2為本發(fā)明實(shí)施例2的結(jié)構(gòu)示意圖。圖:T圖12為本發(fā)明實(shí)施例1的具體實(shí)施工藝剖視圖，其中:
圖3為本發(fā)明P導(dǎo)電類型基板的剖視圖。圖4為得到領(lǐng)域介質(zhì)區(qū)域后的剖視圖。圖5為得到第一 N型區(qū)域及第三N型區(qū)域后的剖視圖。圖6為得到第二 P型區(qū)域后的剖視圖。圖7為得到柵介質(zhì)層后的剖視圖。圖8為得到浮柵電極后的剖視圖。圖9為自對準(zhǔn)注入P雜質(zhì)離子得到輕摻雜區(qū)域后的剖視圖。圖10為得到側(cè)面保護(hù)層后的剖視圖。圖11為自對準(zhǔn)注入P雜質(zhì)離子得到重?fù)诫s區(qū)域后的剖視圖。圖12為去除第五阻擋層后的剖視圖。圖13 圖22為本發(fā)明實(shí)施例2的具體實(shí)施工藝剖視圖，其中:
圖13為本發(fā)明P導(dǎo)電類型基板的剖視圖。圖14為得到領(lǐng)域介質(zhì)區(qū)域后的剖視圖。圖15為得到第一 N型區(qū)域與第三N型區(qū)域后的剖視圖。圖16為得到第二 P型區(qū)域后的剖視圖。圖17為得到柵介質(zhì)層后的剖視圖。圖18為得到浮柵電極后的剖視圖。圖19為自對準(zhǔn)注入P雜質(zhì)離子得到輕摻雜區(qū)域后的剖視圖。圖20為得到側(cè)面保護(hù)層后的剖視圖。圖21為自對準(zhǔn)注入P雜質(zhì)離子得到重?fù)诫s區(qū)域后的剖視圖。圖22為去除第五阻擋層后的剖視圖。附圖標(biāo)記說明:200-記憶體細(xì)胞、201-P導(dǎo)電類型基板、202-第一 N型區(qū)域、204-第三N型區(qū)域、205-第二 P型區(qū)域、206-第一 P型摻雜區(qū)、207-第一 P型重?fù)诫s區(qū)域、208-第一 P型輕摻雜區(qū)域、209-第二 P型摻雜區(qū)、210-PM0S晶體管、211-第二 P型輕摻雜區(qū)域、212-第二 P型重?fù)诫s區(qū)域、213-P型源極區(qū)、214-領(lǐng)域介質(zhì)區(qū)域、215-柵介質(zhì)層、216-浮柵電極、216a-浮柵電極、217-側(cè)面保護(hù)層、218-第三P型輕摻雜區(qū)域、219-第三P型重?fù)诫s區(qū)域、220-控制電容、221-P型漏極區(qū)、222-第四P型輕摻雜區(qū)域、223-第四P型重?fù)诫s區(qū)域、232-第一主面、233-第二主面、234-第一阻擋層、235-第二阻擋層、236-第三阻擋層、237-第四阻擋層、238-第五阻擋層及239-N導(dǎo)電類型基板。243- P型源極區(qū)、248-第三P型輕摻雜區(qū)域、249-第三P型重?fù)诫s區(qū)域、257-P型漏極區(qū)、258-第四P型輕摻雜區(qū)域、259-第四P型重?fù)诫s區(qū)域。
具體實(shí)施例方式下面結(jié)合具體附圖和實(shí)施例對本發(fā)明作進(jìn)一步說明。實(shí)施例1
如圖1和圖12所示:為了能夠使得非揮發(fā)性記憶體與CMOS邏輯工藝相兼容，同時(shí)能夠使得非揮發(fā)性記憶體能夠存儲更長的時(shí)間，非揮發(fā)性記憶體包括P導(dǎo)電類型基板201，P導(dǎo)電類型基板201的材料為硅。P導(dǎo)電類型基板201內(nèi)的上部設(shè)有至少一個(gè)記憶體細(xì)胞200，所述記憶體細(xì)胞200包括PMOS晶體管210和控制電容220，P導(dǎo)電類型基板201的表面上淀積覆蓋有柵介質(zhì)層215，所述柵介質(zhì)層215覆蓋對應(yīng)形成記憶體細(xì)胞200的表面，PMOS晶體管210和控制電容220間通過P導(dǎo)電類型基板201內(nèi)的領(lǐng)域介質(zhì)區(qū)域214相互隔離。柵介質(zhì)層215上淀積有浮柵電極216，所述浮柵電極216覆蓋于柵介質(zhì)層215上，并貫穿覆蓋PMOS晶體管210和控制電容220對應(yīng)的柵介質(zhì)層215，從而將PMOS晶體管210和控制電容220相互連接配合。浮柵電極216的兩側(cè)覆蓋有側(cè)面保護(hù)層217，所述側(cè)面保護(hù)層217覆蓋浮柵電極216對應(yīng)的外壁表面。所述PMOS晶體管210和控制電容220 P導(dǎo)電類型基板201內(nèi)的P導(dǎo)電區(qū)域形成第一 P型區(qū)域。浮柵電極216的材料包括導(dǎo)電多晶硅，柵介質(zhì)層215為二氧化硅，側(cè)面保護(hù)層217為二氧化硅或氮化硅；領(lǐng)域介質(zhì)區(qū)域214為二氧化硅。所述PMOS晶體管210包括第一 N型區(qū)域202，所述第一 N型區(qū)域202內(nèi)的上部設(shè)有對稱分布的P型源極區(qū)213及P型漏極區(qū)221，所述P型源極區(qū)213、P型漏極區(qū)221與對應(yīng)的領(lǐng)域介質(zhì)區(qū)域214及上方的柵介質(zhì)層215相接觸。P型源極區(qū)213包括第三P型輕摻雜區(qū)域218及第三P型重?fù)诫s區(qū)域219，所述第三P型重?fù)诫s區(qū)域219的摻雜濃度大于第三P型輕摻雜區(qū)域218的摻雜濃度。P型漏極區(qū)221包括第四P型輕摻雜區(qū)域222及第四P型重?fù)诫s區(qū)域223，所述第四P型重?fù)诫s區(qū)域223的摻雜濃度大于第四P型輕摻雜區(qū)域222的摻雜濃度。第三P型輕摻雜區(qū)域218與第四P型輕摻雜區(qū)域222為同一制造層，第三P型重?fù)诫s區(qū)域219與第四P型重?fù)诫s區(qū)域223為同一制造層。第三P型輕摻雜區(qū)域218與第三P型重?fù)诫s區(qū)域219相接觸，并通過第三P型重?fù)诫s區(qū)域219與領(lǐng)域介質(zhì)區(qū)域214相接觸；同時(shí)，第四P型輕摻雜區(qū)域222的設(shè)置與第三P型輕摻雜區(qū)域218的分布設(shè)置相同?？刂齐娙?20包括第二 P型區(qū)域205，所述第二 P型區(qū)域205內(nèi)的上部設(shè)有第一 P型摻雜區(qū)206及第二 P型摻雜區(qū)209 ;所述第一 P型摻雜區(qū)206與第二 P型摻雜區(qū)209對稱分布于第二 P型區(qū)域205內(nèi)。第一 P型摻雜區(qū)206、第二 P型摻雜區(qū)209與對應(yīng)領(lǐng)域介質(zhì)區(qū)域214及柵介質(zhì)層215相接觸。第一 P型摻雜區(qū)206包括第一 P型輕摻雜區(qū)域208及第一P型重?fù)诫s區(qū)域207，第一 P型輕摻雜區(qū)域208通過第一 P型重?fù)诫s區(qū)域207與領(lǐng)域介質(zhì)區(qū)域214相接觸，第一 P型輕摻雜區(qū)域208在第二 P型區(qū)域205內(nèi)的延伸距離與側(cè)面保護(hù)層217的厚度相一致。第二 P型摻雜區(qū)209包括第二 P型輕摻雜區(qū)域211及第二 P型重?fù)诫s區(qū)域212，所述第二 P型輕摻雜區(qū)域211通過第二 P型重?fù)诫s區(qū)域212與領(lǐng)域介質(zhì)區(qū)域214相接觸，第二 P型輕摻雜區(qū)域211與第一 P型輕摻雜區(qū)域208的分布設(shè)置相一致。浮柵電極216與柵介質(zhì)層215及柵介質(zhì)層215下方的第二 P型區(qū)域205間形成電容結(jié)構(gòu)，即控制電容220。
通過PMOS晶體管210能夠?qū)τ洃涹w細(xì)胞200進(jìn)行寫入數(shù)據(jù)，或者將記憶體細(xì)胞200內(nèi)的數(shù)據(jù)擦除；通過PMOS晶體管210能夠讀取記憶體細(xì)胞200內(nèi)的存儲數(shù)據(jù)狀態(tài)，通過控制電容220能夠?qū)㈦妷褐祩鞯礁烹姌O216上，實(shí)現(xiàn)浮柵電極216與PMOS晶體管210的溝道或PMOS晶體管210的第一 N型區(qū)域202間電壓值，根據(jù)相應(yīng)的電壓值能夠?qū)崿F(xiàn)數(shù)據(jù)寫入、擦除及讀取操作。如圖:T圖13所示:上述結(jié)構(gòu)的非揮發(fā)性記憶體可以通過下述工藝步驟實(shí)現(xiàn)，具體地:
a、提供P導(dǎo)電類型基板201，所述P導(dǎo)電類型基板201包括第一主面232及第二主面233 ;如圖3所示:所述P導(dǎo)電類型基板201與常規(guī)CMOS工藝制備要求相兼容一致，P導(dǎo)電類型基板201的材料可以選用常用的硅，第一主面232與第二主面233相對應(yīng)；
b、在P導(dǎo)電類型基板201的第一主面232上進(jìn)行所需的阻擋層淀積、阻擋層刻蝕及自對準(zhǔn)離子注入，以在P導(dǎo)電類型基板201內(nèi)形成所需的第一 N型區(qū)域202、第三N型區(qū)域204、第二 P型區(qū)域205，第三N型區(qū)域204位于第二 P型區(qū)域205的外側(cè)；
如圖Γ圖6所示，具體地形成過程為: bl、在上述P導(dǎo)電類型基板201內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域214，如圖4所示:領(lǐng)域介質(zhì)區(qū)域214為二氧化硅，可以通過常規(guī)的熱氧化生長得到；
b2、去除上述P導(dǎo)電類型基板201對應(yīng)第一主面232上的第一阻擋層234，并在第一主面232上淀積第二阻擋層235 ；
b3、選擇性地掩蔽和刻蝕第二阻擋層235，并在第二阻擋層235上方自對準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板201內(nèi)形成第一 N型區(qū)域202及第三N型區(qū)域204，第一 N型區(qū)域202及第三N型區(qū)域204均位于第二 N型區(qū)域203的上方；如圖5所示:選擇性地掩蔽和刻蝕第二阻擋層235后，將需要形成第一 N型區(qū)域202及第三N型區(qū)域204上方對應(yīng)的第二阻擋層235刻蝕掉，當(dāng)注入N型雜質(zhì)離子后，能形成第一 N型區(qū)域202及第三N型區(qū)域204，第三N型區(qū)域204與第一 N型區(qū)域202的外側(cè)；
b4、去除上述P導(dǎo)電類型基板201對應(yīng)第一主面232上的第二阻擋層235，并在第一主面232上淀積第三阻擋層236 ；
b6、選擇性地掩蔽和刻蝕第三阻擋層236，并在第三阻擋層236上方自對準(zhǔn)注入P型雜質(zhì)離子，以形成第二 P型區(qū)域205 ；
如圖6所示:刻蝕第三阻擋層236時(shí)，將第二 P型區(qū)域205上方對應(yīng)的第三阻擋層236去除，當(dāng)自對準(zhǔn)注入P型雜質(zhì)離子后，能形成第二 P型區(qū)域205 ；
C、在上述P導(dǎo)電類型基板201對應(yīng)的第一主面232上淀積柵介質(zhì)層215，所述柵介質(zhì)層215覆蓋半導(dǎo)體基板201的第一主面232 ;如圖7所示:所述柵介質(zhì)層215為二氧化硅，柵介質(zhì)層215覆蓋于領(lǐng)域介質(zhì)區(qū)域214及半導(dǎo)體基板201對應(yīng)的表面；
d、在上述P導(dǎo)電類型基板201的第一主面232上淀積浮柵電極216，所述浮柵電極216覆蓋于柵介質(zhì)層215上并貫穿第二 P型區(qū)域205和第一 N型區(qū)域202上方對應(yīng)的柵介質(zhì)層
215上；如圖8所示:圖中第二 P型區(qū)域205和第一 N型區(qū)域202上方對應(yīng)的浮柵電極216為同一制造層，且相互連接成一體；此處為了能夠顯示本發(fā)明的結(jié)構(gòu)，采用間隔剖視方法得到本發(fā)明的剖視圖；浮柵電極216在柵介質(zhì)層215上呈T字形；
e、在上述柵介質(zhì)層215上淀積第四阻擋層237，并選擇性地掩蔽和刻蝕第四阻擋層237，去除第一 N型區(qū)域202和第二 P型區(qū)域205上方對應(yīng)覆蓋浮柵電極216的第四阻擋層237 ；
f、在上述第四阻擋層237上方自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域205內(nèi)的上部得到第一 P型輕摻雜區(qū)域208及第二 P型輕摻雜區(qū)域211，在第一 N型區(qū)域202內(nèi)的上部得到第三P型輕摻雜區(qū)域218及第四P型輕摻雜區(qū)域222 ;如圖9所示:第四阻擋層237為二氧化硅或氮化硅；當(dāng)選擇性地掩蔽和刻蝕第四阻擋層237后，使得除第二 P型區(qū)域205和第一 N型區(qū)域202外相應(yīng)的區(qū)域均能阻擋P型雜質(zhì)離子注入P型導(dǎo)電類型基板201內(nèi)；采用常規(guī)的自對準(zhǔn)注入P型雜質(zhì)離子，能夠同時(shí)得到所需的P型輕摻雜區(qū)域；
g、去除上述第四阻擋層237，并在第一主面232上淀積側(cè)面保護(hù)材料，以在浮柵電極216的兩側(cè)形成側(cè)面保護(hù)層217 ;如圖10所示:所述側(cè)面保護(hù)層217的材料為氧化硅或二氧化硅，通過側(cè)面保護(hù)層217能夠在形成所需的重?fù)诫s區(qū)域，同時(shí)能使得相應(yīng)的輕摻雜區(qū)域與側(cè)面保護(hù)層217相對應(yīng)一致；
h、在上述第一主面232上淀積第五阻擋層238，并選擇性地掩蔽和刻蝕第五阻擋層238，以去除第二 P型區(qū)域205和第一 N型區(qū)域202上方對應(yīng)淀積覆蓋的第五阻擋層238 ；淀積并選擇性地掩蔽和刻蝕第五阻擋層238，主要是避免在形成重?fù)诫s區(qū)域時(shí)，避免離子注入P型導(dǎo)電類型基板201內(nèi)其他區(qū)域內(nèi)；第五阻擋層238為二氧化硅或氮化硅；
1、在上述第五阻擋層238上方再次自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域205內(nèi)的上部得到第一 P型重?fù)诫s區(qū)域207及第二 P型重?fù)诫s區(qū)域212，在第一 N型區(qū)域202內(nèi)的上部得到第三P型重?fù)诫s區(qū)域219及第四P型重?fù)诫s區(qū)域223 ;如圖11所示:所述自對準(zhǔn)注入P型雜質(zhì)離子的濃度大于步驟g的離子濃度，由于有第五阻擋層238及側(cè)面保護(hù)層217的阻擋，能夠使得在相應(yīng)形成輕摻雜區(qū)域的位置形成重?fù)诫s區(qū)域，且保留的輕摻雜區(qū)域能與側(cè)面保護(hù)層217相一致，從而得到所需的單一多晶架構(gòu)；
j、去除第一主面232上的第五阻擋層238。如圖12所示:去除第五阻擋層238，得到所需的非揮發(fā)性記憶體。實(shí)施例2
本實(shí)施例中的記憶體單元多了一個(gè)PMOS選擇器，其余結(jié)構(gòu)與實(shí)施例1的設(shè)置均相同。如圖13 圖22所示:上述結(jié)構(gòu)的非揮發(fā)性記憶體可以通過下述工藝步驟實(shí)現(xiàn)，具體地:
a、提供P導(dǎo)電類型基板239，所述P導(dǎo)電類型基板239包括第一主面232及第二主面233 ;如圖13所示，N導(dǎo)電類型基板239的材料可以為硅；
b、在半導(dǎo)體基板的第一主面232上進(jìn)行所需的阻擋層淀積、阻擋層刻蝕及自對準(zhǔn)離子注入，以在半導(dǎo)體基板內(nèi)形成所需的第一 N型區(qū)域202、第三N型區(qū)域204、第二 P型區(qū)域205，第三N型區(qū)域204位于第二 P型區(qū)域205的外側(cè)；
步驟b的形成過程可以分為:
S1、在上述半導(dǎo)體基板內(nèi)生長得到領(lǐng)域介質(zhì)區(qū)域214，如圖14所示；
s2、在第一主面232上淀積第二阻擋層235，并選擇性地掩蔽和刻蝕第二阻擋層235 ；
S3、在上述第二阻擋層235的上方自對準(zhǔn)注入N型雜質(zhì)離子，以在N導(dǎo)電類型基板239內(nèi)的上部得到所需的第一 N型區(qū)域202與第二 N型區(qū)域204，如圖16所示；
s4、去除第一主面232上的第二阻擋層235，并在第一主面232上淀積第三阻擋層236 ； s5、選擇性地掩蔽和刻蝕第三阻擋層236，并在第三阻擋層236上方自對準(zhǔn)注入P型雜質(zhì)離子，以在N導(dǎo)電類型基板239內(nèi)得到第二 P型區(qū)域205，如圖16所示；
C、在上述半導(dǎo)體基板對應(yīng)的第一主面232上淀積柵介質(zhì)層215，所述柵介質(zhì)層215覆蓋半導(dǎo)體基板201的第一主面232，如圖17所示；
d、在上述半導(dǎo)體基板的第一主面232上淀積浮柵電極216和柵電極216a，所述浮柵電極216覆蓋于柵介質(zhì)層215上并貫穿第二 P型區(qū)域205、第一 N型區(qū)域202上方對應(yīng)的柵介質(zhì)層215上，所述柵電極216a覆蓋于第一 N型區(qū)域202上方對應(yīng)的柵介質(zhì)層215上如圖18所示；
e、在上述柵介質(zhì)層215上淀積第四阻擋層237，并選擇性地掩蔽和刻蝕第四阻擋層237，去除第一 N型區(qū)域202，第二 P型區(qū)域205上方對應(yīng)覆蓋浮柵電極216和柵電極216a的第四阻擋層237;
f、在上述第四阻擋層237上方自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域205內(nèi)的上部得到第一 P型輕摻雜區(qū)域208及第二 P型輕摻雜區(qū)域211，在第一 N型區(qū)域202內(nèi)的上部得到第三P型輕摻雜區(qū)域218，第四P型輕摻雜區(qū)域222，第五P型輕摻雜區(qū)域248及第六P型輕摻雜區(qū)域259，如圖19所示；
g、去除上述第四阻擋層237，并在第一主面232上淀積側(cè)面保護(hù)材料，以在浮柵電極
216和柵電極216a的兩側(cè)形成側(cè)面保護(hù)層217，如圖20所示；
h、在上述第一主面232上淀積第五阻擋層238，并選擇性地掩蔽和刻蝕第五阻擋層238，以去除第二 P型區(qū)域205和第一 N型區(qū)域202上方對應(yīng)淀積覆蓋的第五阻擋層238 ；
1、在上述第五阻擋層238上方再次自對準(zhǔn)注入P型雜質(zhì)離子，在第二P型區(qū)域205內(nèi)的上部得到第一 P型重?fù)诫s區(qū)域207及第二 P型重?fù)诫s區(qū)域212，在第一 N型區(qū)域202內(nèi)的上部得到第三P型重?fù)诫s區(qū)域219，第四P型重?fù)诫s區(qū)域223，第五P型重?fù)诫s區(qū)域249及第六P型重?fù)诫s區(qū)域259，如圖21所示；
j、去除第一主面232上的第五阻擋層238，如圖22所示。如圖1和圖12所示:對于單個(gè)記憶體細(xì)胞200來說，其可以實(shí)現(xiàn)單個(gè)二進(jìn)制數(shù)據(jù)的寫入、讀取及擦除。下面通過對單個(gè)記憶體細(xì)胞200寫入、讀取及擦除過程來說明本發(fā)明非揮發(fā)記憶體的工作機(jī)理。當(dāng)需要寫入輸入據(jù)時(shí)，將P導(dǎo)電類型基板201內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域202及第三N型區(qū)域204均置位5v電位，第二 P型區(qū)域205也置位Ov電位，控制電容220的第一 P型摻雜區(qū)206及第二 P型摻雜區(qū)209均置位OV ;由于控制電容220的傳遞作用，能夠?qū)V的電壓值傳遞到浮柵電極216上，浮柵電極216上產(chǎn)生f 2V的電壓值，PMOS晶體管210的P型漏極區(qū)221置位5v，PMOS晶體管210的P型源極區(qū)213置位Ον。這樣，PMOS晶體管210的P型源極區(qū)和PMOS晶體管210的第一 N型區(qū)域202有5ν的反向偏置電壓差值。通過足夠髙反向偏置電壓差值產(chǎn)生的電場而進(jìn)行電離子碰撞從而產(chǎn)生自由的電子。PMOS晶體管210的溝道的兩側(cè)PMOS晶體管210的P型漏極區(qū)221和PMOS晶體管210的P型源極區(qū)213的電壓差是5ν.電離子碰撞碰撞而產(chǎn)生自由的電子在PMOS晶體管210的溝道的電場加速而形成熱電子。這就是所為的PMOS的熱電子注入的現(xiàn)像，熱電子就會通過柵介質(zhì)層215到達(dá)浮柵電極216內(nèi)，實(shí)現(xiàn)數(shù)據(jù)的寫入。由于浮柵電極216下方通過柵介質(zhì)層215隔絕，側(cè)面通過側(cè)面保護(hù)層217進(jìn)行隔絕，因此電子能在浮柵電極216內(nèi)能長時(shí)間保留。
當(dāng)需要擦除記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將P導(dǎo)電類型基板201內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域202及第三N型區(qū)域204的電壓均置位IOV電壓，第二 P型區(qū)域205的電壓置位0V，第一 P型摻雜區(qū)206、第二 P型摻雜區(qū)209的電壓均置位0V，在控制電容220作用下，能使得浮柵電極216產(chǎn)生(TlV的電壓，此時(shí)浮柵電極216與第一 N區(qū)域202間的柵介質(zhì)層215上下電壓值為-9'10V，就會達(dá)到場發(fā)射特性也稱為FN(Fowler-Nordheim)隧道效應(yīng)所需的電場，電子會通過柵介質(zhì)層215進(jìn)入第一 N型區(qū)域202的PMOS晶體管210的溝道中，從而實(shí)現(xiàn)將浮柵電極216內(nèi)數(shù)據(jù)擦除。當(dāng)需要讀取記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將P導(dǎo)電類型基板201內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204的電壓均置位
0.5V電壓，第二 P型區(qū)域205置位0V，第一 P型摻雜區(qū)206及第二 P型摻雜區(qū)209均置位0V, PMOS晶體管源極區(qū)213置位0.5V及PMOS晶體管漏極區(qū)221置位0V，加載上述電壓值后，當(dāng)記憶體細(xì)胞200內(nèi)在寫入數(shù)據(jù)的狀態(tài)下，浮柵電極216內(nèi)有大量電子，當(dāng)記憶體細(xì)胞200內(nèi)數(shù)據(jù)被擦除的狀態(tài)下，電子從浮柵電極216內(nèi)流出，浮柵電極216是正離子的狀態(tài)；當(dāng)浮柵電極216內(nèi)有電子時(shí)，通過PMOS晶體管源極區(qū)213的電流較大，當(dāng)浮柵電極216是正離子的狀態(tài)，通過PMOS晶體管源極區(qū)213的電流較小，從而根據(jù)相應(yīng)電流的大小，能夠知道記憶體細(xì)胞200是寫入數(shù)據(jù)狀態(tài)還是處于數(shù)據(jù)擦除狀態(tài)。由于第一 P型摻雜區(qū)206、第二 P型摻雜區(qū)209、P型源極區(qū)213、P型漏極區(qū)221中對應(yīng)P+區(qū)域中可以移動的負(fù)離子(電子)是少數(shù)，就不容易揮發(fā)流失。這樣當(dāng)把吸入的數(shù)據(jù)操持的更久，存儲使用時(shí)更加安全可靠。如圖2和圖22所示:采用多了 PMOS選擇器對應(yīng)形成的單一多晶架構(gòu)的非揮發(fā)性記憶體，需要進(jìn)行的寫入、擦除及讀取時(shí)，需要相應(yīng)的加載電壓，以實(shí)現(xiàn)相應(yīng)的寫入、擦除及讀取操作。具體地，相應(yīng)的寫入、擦除及讀取的電壓加載與沒有PMOS選擇器對應(yīng)形成的單一多晶架構(gòu)的非揮發(fā)性記憶體操作時(shí)電壓相一致，此處不再詳細(xì)敘述。本發(fā)明半導(dǎo)體基板內(nèi)設(shè)置至少一個(gè)記憶體細(xì)胞200，記憶體細(xì)胞200包括PMOS晶體管210、控制電容220 ;PM0S晶體管210和控制電容220通過領(lǐng)域介質(zhì)區(qū)域214相互隔離；半導(dǎo)體基板201的柵介質(zhì)層215上設(shè)置浮柵電極216，所述浮柵電極216連接貫穿PMOS晶體管210和控制電容220 ；當(dāng)浮柵電極216與PMOS晶體管210內(nèi)電壓差為相應(yīng)值時(shí)，能夠向浮柵電極216內(nèi)寫入數(shù)據(jù)或?qū)⒏烹姌O216內(nèi)的數(shù)據(jù)擦除，通過檢測流過PMOS晶體管210的電流能知道浮柵電極216所處的編程寫入狀態(tài)或擦除狀態(tài)，整個(gè)記憶體細(xì)胞200的制備流程能與現(xiàn)有CMOS邏輯工藝相兼容，結(jié)構(gòu)緊湊，能夠降低加工成本，提高非揮發(fā)記憶體與CMOS邏輯電路的適應(yīng)性；在記憶體細(xì)胞200加入PMOS選擇器，使得外圍線路更簡單。通過PMOS晶體管210內(nèi)上部的P型源極區(qū)213及P型漏極區(qū)221、控制電容220內(nèi)上部的第一P型摻雜區(qū)206及第二 P型摻雜區(qū)209，能夠使得寫入數(shù)據(jù)保持的更久，提高非揮發(fā)性記憶體的使用安全可靠性。
權(quán)利要求
1.一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，包括半導(dǎo)體基板；其特征是:所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲的記憶體細(xì)胞(200)，所述記憶體細(xì)胞(200)中沒有深井NWELL(Deep NWELL),所述記憶體細(xì)胞(200)包括PMOS晶體管(210)和控制電容(220);所述PMOS晶體管(210)、控制電容(220)間通過半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域(214)相互隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層(215)，所述柵介質(zhì)層(215)上設(shè)有浮柵電極(216)，所述浮柵電極(216)覆蓋并貫穿PMOS晶體管(210)和控制電容(220)上方對應(yīng)的柵介質(zhì)層(215)，浮柵電極(216)的兩側(cè)淀積有側(cè)面保護(hù)層(217)，側(cè)面保護(hù)層(217)覆蓋浮柵電極(216)的側(cè)壁；PM0S晶體管(210)包括第一 N型區(qū)域(202)及位于所述第一 N型區(qū)域(202)內(nèi)上部的P型源極區(qū)(213)與P型漏極區(qū)(221)，控制電容(220)包括跟半導(dǎo)體基板相連的第二 P型區(qū)域(205)及位于所述第二 P型區(qū)域(205)內(nèi)上部的第一 P型摻雜區(qū)域(206)與第二 P型摻雜區(qū)域(209)與上方的浮柵電極(216)相對應(yīng)，并分別與相應(yīng)的柵介質(zhì)層(215)及領(lǐng)域介質(zhì)區(qū)域(214)相接觸。
2.根據(jù)權(quán)利要求1所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述記憶體細(xì)胞(200)中沒有深井NWELL(De印NWELL).根據(jù)權(quán)利要求2 —種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述半導(dǎo)體基板為P導(dǎo)電類型基板(201)時(shí)，所述PMOS晶體管(210)和控制電容(220)與P型導(dǎo)電類型基板(201)相連的。
3.根據(jù)權(quán)利要求1所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述浮柵電極(216)的包括導(dǎo)電多晶硅。
4.根據(jù)權(quán)利要求1所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述柵介質(zhì)層(215)是工藝中I/O晶體管的電極柵氧化層。
5.根據(jù)權(quán)利要求1所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述柵介質(zhì)層(215)的厚度是7納米。
6.根據(jù)權(quán)利要求1所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:寫入數(shù)據(jù)時(shí)是用熱電子注入到浮柵電極216，擦除數(shù)據(jù)時(shí)是跟據(jù)FN (Fowler-Nordheim)隧道效應(yīng)把電子從浮柵電極216中移走。
7.一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干用于存儲的記憶體細(xì)胞(200)，所述記憶體細(xì)胞(200)中沒有深井NWELL (DeepNWELL),所述記憶體細(xì)胞(200)包括PMOS晶體管(210)，控制電容(220)和PMOS選擇器； 根據(jù)權(quán)利要求8所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其特征是:寫入數(shù)據(jù)時(shí)是用熱電子注入到浮柵電極216，擦除數(shù)據(jù)時(shí)是跟據(jù)FN (Fowler-Nordheim)隧道效應(yīng)把電子從浮柵電極216中移走。
8.根據(jù)權(quán)利要求8所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體其特征是:選擇器是NMOS。
9.根據(jù)權(quán)利要求8所述的一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體其特征是:控制電容(220)是NMOS電容。
全文摘要
本發(fā)明涉及一種低成本的單一多晶架構(gòu)的非揮發(fā)性記憶體，其包括半導(dǎo)體基板及記憶體細(xì)胞，記憶體細(xì)胞包括PMOS晶體管、控制電容；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，柵介質(zhì)層上設(shè)有浮柵電極，浮柵電極覆蓋并貫穿PMOS晶體管和控制電容上方對應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層；PMOS晶體管包括第一N型區(qū)域及P型源極區(qū)與P型漏極區(qū)，控制電容包括第二P型區(qū)域及第一P型摻雜區(qū)域與第二P型摻雜區(qū)域。本發(fā)明結(jié)構(gòu)緊湊，能與CMOS工藝兼容，降低芯片成本，提高存儲的安全可靠性。
文檔編號H01L21/8247GK103178069SQ201310111809
公開日2013年6月26日 申請日期2013年4月2日 優(yōu)先權(quán)日2013年4月2日
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