靜電放電保護(hù)電路的制作方法
【專利摘要】一種靜電放電保護(hù)電路，包括：若干靜電放電保護(hù)單元，所述靜電放電保護(hù)單元包括NMOS晶體管、電容、第一電阻、第二電阻，所述電容的第一端與靜電放電輸入端相連接，第二端與第二電阻的第一端相連接，所述第一電阻的第一端與靜電放電輸入端相連，第二端與所述第一電阻的第二端、NMOS晶體管的漏極相連接，所述NMOS晶體管的源極和襯底與接地端相連接，且每一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。不僅可以降低NMOS晶體管的第一擊穿電壓，且能同時(shí)使得多個(gè)靜電放電保護(hù)單元處于導(dǎo)通狀態(tài)，提高靜電放電保護(hù)電路的導(dǎo)通均勻性和靜電放電能力。
【專利說明】靜電放電保護(hù)電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及集成電路靜電保護(hù)電路設(shè)計(jì)領(lǐng)域，尤其涉及一種靜電放電保護(hù)電路。【背景技術(shù)】
[0002]隨著半導(dǎo)體芯片的運(yùn)用越來越廣泛，半導(dǎo)體芯片所涉及到的靜電損傷也越來越廣泛。通常穿尼龍制品的人體靜電可能達(dá)到21000V的高壓，750V左右的靜電放電可以產(chǎn)生火花，而僅IOV左右的靜電電壓就可能損毀沒有靜電放電(electrostatic discharge, ESD)保護(hù)的芯片?，F(xiàn)在有很多種靜電放電保護(hù)電路的設(shè)計(jì)和應(yīng)用，通常包括:柵接地的N型場效應(yīng)晶體管(Gate Grounded NMOS, GGNM0S)保護(hù)電路、二極管保護(hù)電路、可控硅(SiliconControlled Rectifier, SCR)保護(hù)電路等。
[0003]其中，柵接地的N型場效應(yīng)晶體管(Gate Grounded NMOS, GGNMOS)保護(hù)電路的電路圖如圖1所示，所述多個(gè)柵接地的N型場效應(yīng)晶體管10位于外部電路11和芯片內(nèi)部電路12之間且所述柵接地的N型場效應(yīng)晶體管10的漏極分別與外部電路11和芯片內(nèi)部電路12相連接，外部電路11產(chǎn)生的靜電電流通過所述柵接地的N型場效應(yīng)晶體管10流向地，外部電路11的靜電電壓會(huì)立刻降低，不會(huì)使得所述芯片內(nèi)部電路12受到的電壓太高，所述芯片內(nèi)部電路12不會(huì)被高電壓損毀。
[0004]所述柵接地的N型場效應(yīng)晶體管的結(jié)構(gòu)如圖2所示，由于所述晶體管為N型場效應(yīng)晶體管，所述柵接地的N型場效應(yīng)晶體管的源區(qū)22、漏區(qū)21為N型，所述襯底20為P型，所述漏區(qū)21、襯底20、源區(qū)22形成一個(gè)寄生的NPN三極管24，所述源區(qū)22為寄生三極管24的發(fā)射極，所述漏區(qū)21為寄生三極管24的集電極，所述襯底20為寄生三極管24的基區(qū)，其中，所述源區(qū)22、襯底20、柵極23接地。由于外部電路的靜電電壓使得所述柵接地的N型場效應(yīng)晶體管的漏區(qū)電壓不斷上升，當(dāng)所述漏區(qū)電壓高于漏區(qū)21、襯底20兩者之間的PN結(jié)的擊穿電壓時(shí)，從漏區(qū)21到襯底20將產(chǎn)生一個(gè)較大的擊穿電流。由于所述襯底20接地，所述擊穿電流也將流向地，但由于從漏區(qū)21邊緣的襯底到接地的襯底之間會(huì)有部分寄生電阻25，所述擊穿電流在該寄生電阻25上流過會(huì)產(chǎn)生電勢差，使得源區(qū)22與襯底20靠近源漏區(qū)21的部分存在電勢差，從而使得源區(qū)22、襯底20、漏區(qū)21所形成的NPN三極管24開啟，形成漏極電流，將漏區(qū)21的積累的靜電電荷從源區(qū)22流走。且由于三極管具有電流放大作用，可以提高漏極電流的泄放能力，從而使得漏區(qū)電壓可以很快地下降，保護(hù)芯片內(nèi)部電路不被靜電電壓損毀。更多關(guān)于防靜電保護(hù)結(jié)構(gòu)的具體電路請參考專利號為US7288820B2的美國專利文獻(xiàn)。
[0005]由于靜電電流通常很大，現(xiàn)有技術(shù)中通常將多個(gè)GGNMOS晶體管并聯(lián)在一起作為靜電放電保護(hù)電路以提高靜電放電能力。但是現(xiàn)有的靜電放電保護(hù)電路中多個(gè)GGNMOS晶體管的導(dǎo)通均勻性較差，通常所有的GGNMOS晶體管不能同時(shí)導(dǎo)通，當(dāng)其中部分導(dǎo)通后，其他的就不容易導(dǎo)通，會(huì)嚴(yán)重影響靜電放電保護(hù)電路的能力，即如果只有部分GGNMOS晶體管被導(dǎo)通，那么未導(dǎo)通GGNMOS晶體管就無法起到保護(hù)作用，降低了靜電放電保護(hù)的能力。
【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種靜電放電保護(hù)電路，可以有效地提高靜電放電保護(hù)電路的各個(gè)NMOS晶體管的導(dǎo)通均勻性和靜電放電能力。
[0007]為解決上述問題，本發(fā)明技術(shù)方案提供了一種靜電放電保護(hù)電路，包括:靜電放電輸入端、接地端，位于所述靜電放電輸入端、接地端之間的若干靜電放電保護(hù)單元，所述靜電放電保護(hù)單元并聯(lián)設(shè)置，且所述靜電放電保護(hù)單元包括NMOS晶體管、電容、第一電阻、第二電阻，所述電容的第一端與靜電放電輸入端相連接，所述電容的第二端與第二電阻的第一端相連接，所述第一電阻的第一端與靜電放電輸入端相連，所述第二電阻的第二端與所述第一電阻的第二端、NMOS晶體管的漏極相連接，所述NMOS晶體管的源極和襯底與接地端相連接，且每一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
[0008]可選的，NMOS晶體管的柵極與電容的第二端相連接的具體結(jié)構(gòu)包括:第二個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，第三個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第二個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，依次類推，第N個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第N-1個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，并且，第一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第N個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
[0009]可選的，NMOS晶體管的柵極與電容的第二端相連接的具體結(jié)構(gòu)包括:第一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第二個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，第二個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第三個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，依次類推，第N-1個(gè)靜電放電保護(hù)單元中的NMOS晶體管110的柵極與第N個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，并且，第N個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
[0010]可選的，至少兩個(gè)的靜電放電保護(hù)單元作為一個(gè)基本單元，一個(gè)基本單元內(nèi)的一個(gè)靜電放電保護(hù)單元的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，使得一個(gè)基本單元內(nèi)的幾個(gè)靜電放電保護(hù)單元通過NMOS晶體管的柵極和電容的第二端首尾相連接。
[0011]可選的，當(dāng)一個(gè)基本單元內(nèi)的靜電放電保護(hù)單元都沒被導(dǎo)通時(shí)，施加在對應(yīng)基本單元內(nèi)的NMOS晶體管的柵極的電壓大于0V，小于所述NMOS晶體管的閾值電壓，使得所述NMOS晶體管的第一擊穿電壓小于第二擊穿電壓。
[0012]可選的，當(dāng)一個(gè)基本單元內(nèi)的靜電放電保護(hù)單元至少一個(gè)被導(dǎo)通后，施加在對應(yīng)基本單元內(nèi)的NMOS晶體管的柵極的電壓大于所述NMOS晶體管的閾值電壓。
[0013]可選的，所述第一電阻為NMOS晶體管與靜電放電輸入端之間的互連線寄生電阻。
[0014]可選的，所述第一電阻的阻值范圍為10歐姆?10000歐姆。
[0015]可選的，所述第二電阻的阻值范圍為I歐姆?100歐姆。
[0016]可選的，所述電容的電容值范圍為1E-13法拉?1E-15法拉。
[0017]可選的，所述各個(gè)靜電放電保護(hù)單元相同。
[0018]可選的，所述靜電放電保護(hù)電路位于輸入輸出接口與芯片內(nèi)部電路之間，通過所述靜電放電輸入端與輸入輸出接口、芯片內(nèi)部電路相連接。[0019]可選的，在不同的靜電放電保護(hù)單元中，NMOS晶體管的襯底的寄生電阻不同。
[0020]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):
[0021]在本發(fā)明實(shí)施例的靜電放電保護(hù)電路中，每一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。當(dāng)靜電放電保護(hù)單元還未被擊穿時(shí)，通過對應(yīng)的電容會(huì)將很小一部分靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得對應(yīng)的NMOS晶體管的柵極電壓大于0V，可以降低對應(yīng)的NMOS晶體管的第一擊穿電壓，從而可以避免部分NMOS晶體管還未導(dǎo)通時(shí)NMOS晶體管的漏極電壓會(huì)上升至第二擊穿電壓V3，使得部分NMOS晶體管被燒毀，提高了所述靜電放電保護(hù)電路的靜電放電能力；且當(dāng)至少有一個(gè)靜電放電保護(hù)單元被擊穿時(shí)，通過對應(yīng)的電容會(huì)將較高的靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得通過MOS晶體管柵極和電容的第二端相連接的幾個(gè)靜電放電保護(hù)單元同時(shí)導(dǎo)通，同時(shí)有多個(gè)靜電放電保護(hù)單元的NMOS晶體管能順利地進(jìn)行靜電放電保護(hù)，避免單個(gè)NMOS晶體管進(jìn)行導(dǎo)通時(shí)可能因?yàn)殪o電放電電力過大會(huì)被燒毀，提高了靜電放電保護(hù)電路的導(dǎo)通均勻性和靜電放電能力。
[0022]進(jìn)一步的，當(dāng)所有的靜電放電保護(hù)單元通過NMOS晶體管的柵極和電容的第二端首尾相連接，形成環(huán)狀，使得只要一個(gè)靜電放電保護(hù)單元被擊穿時(shí)，通過對應(yīng)的電容會(huì)將較高的靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，以此類推，使得所有的靜電放電保護(hù)單元同時(shí)導(dǎo)通，所有的靜電放電保護(hù)單元的NMOS晶體管同時(shí)進(jìn)行靜電放電保護(hù)，最大程度地提高了靜電放電保護(hù)電路的導(dǎo)通均勻性和靜電放電能力。
【專利附圖】

【附圖說明】
[0023]圖1是現(xiàn)有技術(shù)的柵接地的N型場效應(yīng)晶體管保護(hù)電路的電路圖；
[0024]圖2是現(xiàn)有技術(shù)中的GGNMOS晶體管的結(jié)構(gòu)示意圖；
[0025]圖3是現(xiàn)有技術(shù)中的GGNMOS晶體管的漏極電流和漏極電壓的I/V特性圖；
[0026]圖4至圖6是本發(fā)明實(shí)施例的幾種靜電放電保護(hù)電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0027]請參考圖2和圖3，圖3為現(xiàn)有GGNMOS晶體管的漏極電流和漏極電壓的I/V特性圖。當(dāng)靜電脈沖產(chǎn)生的靜電電壓施加到所述GGNMOS晶體管的漏極21上時(shí)，所述靜電電壓主要加在GGNMOS晶體管的漏極21和襯底20之間反偏的PN結(jié)上，形成耗盡區(qū)，由于所述耗盡區(qū)為高阻區(qū)，當(dāng)漏極電壓繼續(xù)變大時(shí)，漏極電流基本不變，所述漏極電流主要為寄生三極管集電極的反向截止電流；直到漏極電壓達(dá)到第一擊穿電壓V1，所述第一擊穿電壓即為漏極21和襯底20之間PN結(jié)的反偏擊穿電壓，施加在所述耗盡區(qū)上的漏極電壓足夠大，使得耗盡區(qū)發(fā)生雪崩倍增效應(yīng)，激發(fā)出空穴電子對，產(chǎn)生的空穴向襯底漂移，使得流經(jīng)襯底的電流變大，漏極電流達(dá)到I1，施加在襯底的寄生電阻25上的電壓變大，使得源極22和襯底20之間的PN結(jié)正偏，寄生三極管開啟，源漏極導(dǎo)通，靜電電流通過GGNMOS晶體管進(jìn)行放電，漏極電壓立刻下降并進(jìn)入負(fù)阻狀態(tài)，漏極電壓很快被拉低到保持電壓V2，漏極電流增大達(dá)到I2 ;此后GGNMOS晶體管的溝道區(qū)重新進(jìn)入低阻狀態(tài)，直到靜電電荷被釋放完；如果靜電電荷還未釋放完，隨著靜電放電的漏極電流繼續(xù)增加，漏極電壓繼續(xù)增加，直到漏極電壓達(dá)到第二擊穿電壓V3，所述第二擊穿電壓V3為GGNMOS晶體管發(fā)生熱擊穿的電壓，漏極電流達(dá)到I3時(shí)，靜電放電的電流產(chǎn)生的熱會(huì)引發(fā)熱擊穿，GGNMOS晶體管會(huì)進(jìn)入二次擊穿區(qū)域，漏極電流繼續(xù)增大，漏極電壓被拉低，GGNMOS晶體管被燒毀。在現(xiàn)有的GGNMOS晶體管中，所述V3往往小于V1O
[0028]當(dāng)所述漏極電壓上升到V1W，多個(gè)GGNMOS晶體管并聯(lián)進(jìn)行靜電放電。由于在版圖設(shè)計(jì)中，不同GGNMOS晶體管與襯底表面連接接地端之間的間距各不相同，使得不同GGNMOS晶體管襯底的寄生電阻不同，施加在襯底的寄生電阻上的電壓也不同，使得源極和襯底之間的PN結(jié)施加的電壓也不同，可能會(huì)導(dǎo)致部分GGNMOS晶體管先導(dǎo)通時(shí)，部分GGNMOS晶體管尚未導(dǎo)通。由于部分靜電電荷通過導(dǎo)通的GGNMOS晶體管釋放，靜電電壓降低，靜電電壓再也上升不到V1,即使漏極電壓達(dá)到第二擊穿電壓V3,由于所述V3往往小于V1,部分未導(dǎo)通的GGNMOS晶體管也不會(huì)再導(dǎo)通，靜電脈沖只能通過少數(shù)幾個(gè)導(dǎo)通的GGNMOS晶體管釋放，單個(gè)GGNMOS晶體管的放電電流過大，容易燒毀GGNMOS晶體管，導(dǎo)通均勻性不佳，不能有效的進(jìn)行靜電放電保護(hù)。
[0029]發(fā)明人經(jīng)過研究發(fā)現(xiàn)，如果所述第一擊穿電壓V1小于第二擊穿電壓V3，即使不同GGNMOS晶體管襯底的寄生電阻的不同，可能導(dǎo)致部分GGNMOS晶體管先導(dǎo)通時(shí)，部分GGNMOS晶體管尚未導(dǎo)通，但所述導(dǎo)通的GGNMOS晶體管的漏極電壓在靜電放電的過程中最終仍會(huì)上升，直到靜電電荷被釋放完。如果靜電電荷還未釋放完，所述導(dǎo)通的GGNMOS晶體管的漏極電壓會(huì)上升至第二擊穿電壓V3，由于V3大于V1，在所述靜電電壓第二次上升的過程中，其余未導(dǎo)通的部分GGNMOS晶體管導(dǎo)通，使得其他的GGNMOS晶體管導(dǎo)通釋放靜電，且部分先導(dǎo)通的部分GGNMOS晶體管還未發(fā)生二次擊穿，既避免了靜電保護(hù)電路的部分GGNMOS晶體管被燒毀失效，還增加了導(dǎo)通的GGNMOS晶體管的數(shù)量，提高了所述靜電放電保護(hù)電路的靜電放電能力，提高了導(dǎo)通均勻性。但發(fā)明人發(fā)現(xiàn)，利用所述方法雖然可以增加最終導(dǎo)通的GGNMOS晶體管的數(shù)量，提高了所述靜電放電保護(hù)電路的靜電放電能力，但由于不同NMOS晶體管的襯底的寄生電阻不同，使得各個(gè)NMOS晶體管不同時(shí)導(dǎo)通，在靜電放電初始階段往往只有一兩個(gè)NMOS晶體管導(dǎo)通，此時(shí)靜電放電的電流很大，有可能會(huì)將NMOS晶體管燒毀。
[0030]為此，發(fā)明人經(jīng)過研究，提出了一種靜電放電保護(hù)電路，包括若干靜電放電保護(hù)單元，所述靜電放電保護(hù)單元包括NMOS晶體管、電容、第一電阻、第二電阻，所述電容的第一端與靜電放電輸入端相連接，所述電容的第二端與第二電阻的第一端相連接，所述第一電阻的第一端與靜電放電輸入端相連，所述第二電阻的第二端與所述第一電阻的第二端、NMOS晶體管的漏極相連接，所述NMOS晶體管的源極和襯底與接地端相連接，且每一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。當(dāng)靜電放電保護(hù)單元還未被擊穿時(shí)，通過對應(yīng)的電容會(huì)將很小一部分靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得對應(yīng)的NMOS晶體管的柵極電壓大于0V，可以降低對應(yīng)的NMOS晶體管的第一擊穿電壓，從而可以避免部分NMOS晶體管還未導(dǎo)通時(shí)NMOS晶體管的漏極電壓會(huì)上升至第二擊穿電壓V3，使得部分NMOS晶體管被燒毀，提高了所述靜電放電保護(hù)電路的靜電放電能力；且當(dāng)至少有一個(gè)靜電放電保護(hù)單元被擊穿時(shí)，通過對應(yīng)的電容會(huì)將較高的靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得通過MOS晶體管柵極和電容的第二端相連接的幾個(gè)靜電放電保護(hù)單元同時(shí)導(dǎo)通，同時(shí)有多個(gè)靜電放電保護(hù)單元的NMOS晶體管能順利地進(jìn)行靜電放電保護(hù)，避免單個(gè)NMOS晶體管進(jìn)行導(dǎo)通時(shí)可能因?yàn)殪o電放電電力過大會(huì)被燒毀，提高了靜電放電保護(hù)電路的導(dǎo)通均勻性和靜電放電能力。
[0031]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說明。
[0032]本發(fā)明實(shí)施例提供了一種靜電放電保護(hù)電路，請參考圖4，為本發(fā)明實(shí)施例的靜電放電保護(hù)電路的結(jié)構(gòu)示意圖，具體包括:
[0033]靜電放電輸入端ESD、接地端GND，位于所述靜電放電輸入端ESD、接地端GND之間的若干相同的靜電放電保護(hù)單元100，所述靜電放電保護(hù)單元100并聯(lián)設(shè)置，所述靜電放電保護(hù)單元100的一端與靜電放電輸入端ESD相連接，另一端與接地端GND相連接；所述靜電放電保護(hù)單元100包括NMOS晶體管110、電容120、第一電阻130、第二電阻140，所述電容120的第一端與靜電放電輸入端ESD相連接，所述電容120的第二端與第二電阻140的第一端相連接，所述串聯(lián)的電容120和第二電阻140構(gòu)成RC電路，所述第一電阻130的第一端與靜電放電輸入端ESD相連，所述第二電阻140的第二端與所述第一電阻130的第二端、NMOS晶體管110的漏極相連接，所述NMOS晶體管110的源極和襯底與接地端GND相連接，且每一個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接。
[0034]所述靜電放電保護(hù)電路位于輸入輸出接口(未圖示)與芯片內(nèi)部電路(未圖示)之間，通過所述靜電放電輸入端ESD與所述輸入輸出接口、芯片內(nèi)部電路相連接。所述輸入輸出接口通常為芯片的焊盤、引腳等，當(dāng)人體或外界物體接觸芯片的焊盤、引腳，在所述輸入輸出接口產(chǎn)生靜電放電電流時(shí)，由于所述靜電放電保護(hù)電路位于輸入輸出接口與芯片內(nèi)部電路之間，所述靜電放電電流通過靜電放電保護(hù)電路進(jìn)行釋放，使得芯片內(nèi)部電路不會(huì)承受非常大的靜電放電電流，避免靜電放電產(chǎn)生的高壓對芯片內(nèi)部電路造成損傷。
[0035]所述若干個(gè)靜電放電保護(hù)單元100相同，即所述靜電放電保護(hù)單元100的電路相同，且所述靜電放電保護(hù)單元100中的NMOS晶體管110、電容120、第一電阻130、第二電阻140的規(guī)格相同，使得理論上所述NMOS晶體管110、電容120、第一電阻130、第二電阻140相同，即使實(shí)際中不同NMOS晶體管的襯底的寄生電阻不同，差異也不大，有利于提高各個(gè)NMOS晶體管的導(dǎo)通均勻性。
[0036]在本實(shí)施例中，所述第一電阻130為NMOS晶體管110與靜電放電輸入端ESD之間的互連線寄生電阻。在其他實(shí)施例中，所述第一電阻130為多晶硅電阻或金屬電阻。在本實(shí)施例中，所述第一電阻130的阻值范圍為10歐姆?10000歐姆，所述第二電阻140的阻值范圍為I歐姆?100歐姆，所述電容120的電容值范圍為1E-13法拉?1E-15法拉。
[0037]在本實(shí)施例中，請參考圖4，所述若干個(gè)靜電放電保護(hù)單元100并聯(lián)設(shè)置在靜電放電輸入端ESD和接地端GND之間，且第二個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，第三個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第二個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，依次類推，第N個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第N-1個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，并且，第一個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第N個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，使得每一個(gè)NMOS晶體管110的柵極都與對應(yīng)的另一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，所有的靜電放電保護(hù)單元100通過NMOS晶體管110的柵極和電容120的第二端首尾相連接，形成環(huán)狀。
[0038]在其他實(shí)施例中，請參考圖5，所述若干個(gè)靜電放電保護(hù)單元100并聯(lián)設(shè)置在靜電放電輸入端ESD和接地端GND之間，且第一個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第二個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，第二個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第三個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，依次類推，第N-1個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第N個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，并且，第N個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，使得每一個(gè)NMOS晶體管110的柵極都與對應(yīng)的另一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，所有的靜電放電保護(hù)單元100通過NMOS晶體管110的柵極和電容120的第二端首尾相連接，形成環(huán)狀。
[0039]在其他實(shí)施例中，請參考圖6，所述若干個(gè)靜電放電保護(hù)單元100并聯(lián)設(shè)置在靜電放電輸入端ESD和接地端GND之間，且每兩個(gè)相鄰的靜電放電保護(hù)單元100作為一個(gè)基本單元，所述每兩個(gè)相鄰的靜電放電保護(hù)單元100之間，第一個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第二個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，第二個(gè)靜電放電保護(hù)單元100中的NMOS晶體管110的柵極與第一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，使得每一個(gè)NMOS晶體管110的柵極都與對應(yīng)的另一個(gè)靜電放電保護(hù)單元100中的電容120的第二端相連接，形成環(huán)狀。
[0040]在其他實(shí)施例中，還可以以兩個(gè)以上的靜電放電保護(hù)單元作為一個(gè)基本單元，一個(gè)基本單元內(nèi)的一個(gè)靜電放電保護(hù)單元的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，使得一個(gè)基本單元內(nèi)的幾個(gè)靜電放電保護(hù)單元通過NMOS晶體管的柵極和電容的第二端首尾相接，形成環(huán)狀，從而使得每一個(gè)NMOS晶體管的柵極都與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
[0041]請參考圖4或圖5，所有的靜電放電保護(hù)單元100通過NMOS晶體管110的柵極和電容120的第二端首尾相連接，形成環(huán)狀。當(dāng)靜電放電輸入端ESD剛受到靜電放電，NMOS晶體管未導(dǎo)通時(shí)，靜電放電輸入端ESD的靜電電壓基本上施加在所述NMOS晶體管的漏極和襯底之間的耗盡區(qū)上。由于不同NMOS晶體管的襯底的寄生電阻不同，各個(gè)NMOS晶體管不同時(shí)導(dǎo)通，只有一兩個(gè)靜電放電保護(hù)單元100的NMOS晶體管導(dǎo)通。若在現(xiàn)有技術(shù)中，部分靜電電荷通過導(dǎo)通的NMOS晶體管釋放，靜電電壓降低，部分未導(dǎo)通的GGNMOS晶體管也不會(huì)再導(dǎo)通，靜電脈沖只能通過少數(shù)幾個(gè)導(dǎo)通的GGNMOS晶體管釋放，單個(gè)GGNMOS晶體管的放電電流過大，容易燒毀GGNMOS晶體管，導(dǎo)通均勻性不佳，不能有效的進(jìn)行靜電放電保護(hù)。但在本實(shí)施例中，當(dāng)至少一個(gè)NMOS晶體管導(dǎo)通后，由于NMOS晶體管的導(dǎo)通電阻較小，靜電電壓主要施加在對應(yīng)靜電放電保護(hù)單元的電容120兩端，雖然這時(shí)靜電放電輸入端ESD的靜電電壓已經(jīng)大幅下降，但仍高于NMOS晶體管的閾值電壓，所述電容120會(huì)將對應(yīng)較高的靜電電壓耦合到下一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得下一個(gè)靜電放電保護(hù)單元中的NMOS晶體管導(dǎo)通，也可以進(jìn)行靜電放電。隨著下一個(gè)靜電放電保護(hù)單元中的匪OS晶體管的導(dǎo)通，靜電電壓主要施加在對應(yīng)靜電放電保護(hù)單元的電容120兩端，所述電容120會(huì)將對應(yīng)較高的靜電電壓耦合到第三個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得第三個(gè)靜電放電保護(hù)單元中的NMOS晶體管導(dǎo)通，也可以進(jìn)行靜電放電，以此類推，使得所有的靜電放電保護(hù)單元中的NMOS晶體管同時(shí)導(dǎo)通，都可以進(jìn)行靜電放電，從而最大限度的進(jìn)行靜電放電，提高了導(dǎo)通均勻性，避免在在靜電放電初始階段有NMOS晶體管被較大靜電放電電流燒毀。
[0042]在其他實(shí)施例中，如圖6所示，至少兩個(gè)靜電放電保護(hù)單元作為一個(gè)基本單元，一個(gè)基本單元內(nèi)的幾個(gè)靜電放電保護(hù)單元通過NMOS晶體管的柵極和電容的第二端首尾相接，形成環(huán)狀。當(dāng)靜電放電輸入端剛受到靜電放電，NMOS晶體管未導(dǎo)通時(shí)，由于所述NMOS晶體管未導(dǎo)通時(shí)的電阻很大，靜電放電輸入端的靜電電壓基本上施加在所述NMOS晶體管的漏極和襯底之間的耗盡區(qū)上。由于不同NMOS晶體管的襯底的寄生電阻不同，各個(gè)NMOS晶體管不同時(shí)導(dǎo)通，只有一兩個(gè)靜電放電保護(hù)單元100的NMOS晶體管導(dǎo)通。當(dāng)一個(gè)基本單元至少有一個(gè)靜電放電保護(hù)單元被導(dǎo)通后，通過對應(yīng)的電容會(huì)將較高的靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，一個(gè)基本單元內(nèi)的幾個(gè)靜電放電保護(hù)單元同時(shí)導(dǎo)通，使得一個(gè)基本單元內(nèi)所有的靜電放電保護(hù)單元的NMOS晶體管都能順利地進(jìn)行靜電放電保護(hù)，避免在靜電放電初始階段只有一兩個(gè)NMOS晶體管用于靜電放電，避免所述一兩個(gè)NMOS晶體管被較大靜電放電電流燒毀，提高了靜電放電保護(hù)電路的導(dǎo)通均勻性和靜電放電能力。
[0043]請參考圖4、圖5或圖6，對于其他尚未導(dǎo)通的靜電放電保護(hù)單元，靜電放電輸入端的靜電電壓基本上施加在所述NMOS晶體管的漏極和襯底之間的耗盡區(qū)上，使得對應(yīng)靜電放電保護(hù)單元的電容兩端的電壓很小，通過對應(yīng)的電容會(huì)將很小一部分靜電電壓耦合到另一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極，使得每一個(gè)NMOS晶體管的柵極電壓都大于0V。通過調(diào)整所述第一電阻130和第二電阻140的電阻值，使得所述電容120和第二電阻140之間的電壓值大于0V，小于NMOS晶體管的閾值電壓。通過調(diào)整所述第一電阻130和第二電阻140的阻值，使得當(dāng)高壓的靜電電壓施加到所述靜電放電輸入端時(shí)，NMOS晶體管的柵極電壓既小于NMOS晶體管的閾值電壓，又能使得NMOS晶體管的第一擊穿電壓V1小于第二擊穿電壓V3。由于所述電容120和第二電阻140之間的電壓值大于0V，使得NMOS晶體管的柵極電壓大于0V，會(huì)使得漏極和襯底之間的耗盡區(qū)的局部電場會(huì)變大，強(qiáng)的局部電場會(huì)使得漏極和襯底之間的擊穿電壓變小，降低了 NMOS晶體管的第一擊穿電壓，且通過調(diào)整柵極電壓的大小，使得NMOS晶體管的第一擊穿電SV1小于第二擊穿電壓V3。且由于所述柵極電壓小于NMOS晶體管的閾值電壓，所述NMOS晶體管不會(huì)形成溝道區(qū)，不會(huì)影響該NMOS晶體管的靜電保護(hù)能力。由于先導(dǎo)通的NMOS晶體管的漏極電壓在靜電放電的過程中會(huì)再次上升，直到靜電電荷被釋放完，如果靜電電荷還未釋放完，所述導(dǎo)通的NMOS晶體管的漏極電壓會(huì)上升至第二擊穿電壓V3。由于本實(shí)施例中的第二擊穿電壓V3大于第一擊穿電壓V1，在所述靜電電壓第二次上升的過程中，其余未導(dǎo)通的部分NMOS晶體管會(huì)導(dǎo)通，而一個(gè)NMOS晶體管的導(dǎo)通會(huì)同時(shí)引起一個(gè)基本單元內(nèi)的所有NMOS晶體管被導(dǎo)通，會(huì)極大增加導(dǎo)通的NMOS晶體管的數(shù)量，提高了所述靜電放電保護(hù)電路的靜電放電能力，提高了導(dǎo)通均勻性。且由于此時(shí)部分先導(dǎo)通的NMOS晶體還未發(fā)生二次擊穿，不會(huì)有部分靜電放電保護(hù)單元的NMOS晶體管被提前燒毀，有利于提高靜電放電保護(hù)電路的穩(wěn)定性。
[0044]本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【權(quán)利要求】
1.一種靜電放電保護(hù)電路，其特征在于，包括:靜電放電輸入端、接地端，位于所述靜電放電輸入端、接地端之間的若干靜電放電保護(hù)單元，所述靜電放電保護(hù)單元并聯(lián)設(shè)置，且所述靜電放電保護(hù)單元包括NMOS晶體管、電容、第一電阻、第二電阻，所述電容的第一端與靜電放電輸入端相連接，所述電容的第二端與第二電阻的第一端相連接，所述第一電阻的第一端與靜電放電輸入端相連，所述第二電阻的第二端與所述第一電阻的第二端、?OS晶體管的漏極相連接，所述NMOS晶體管的源極和襯底與接地端相連接，且每一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
2.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，NMOS晶體管的柵極與電容的第二端相連接的具體結(jié)構(gòu)包括:第二個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，第三個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第二個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，依次類推，第N個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第N-1個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，并且，第一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第N個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
3.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，NMOS晶體管的柵極與電容的第二端相連接的具體結(jié)構(gòu)包括:第一個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第二個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，第二個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第三個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，依次類推，第N-1個(gè)靜電放電保護(hù)單元中的NMOS晶體管110的柵極與第N個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，并且，第N個(gè)靜電放電保護(hù)單元中的NMOS晶體管的柵極與第一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接。
4.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，至少兩個(gè)靜電放電保護(hù)單元作為一個(gè)基本單元，一個(gè)基本單元內(nèi)的一個(gè)靜電放電保護(hù)單元的NMOS晶體管的柵極與對應(yīng)的另一個(gè)靜電放電保護(hù)單元中的電容的第二端相連接，使得一個(gè)基本單元內(nèi)的幾個(gè)靜電放電保護(hù)單元通過NMOS晶體管的柵極和電容的第二端首尾相連接。
5.如權(quán)利要求4所述的靜電放電保護(hù)電路，其特征在于，當(dāng)一個(gè)基本單元內(nèi)的靜電放電保護(hù)單元都沒被導(dǎo)通時(shí)，施加在對應(yīng)基本單元內(nèi)的NMOS晶體管的柵極的電壓大于0V，且小于所述NMOS晶體管的閾值電壓，使得所述NMOS晶體管的第一擊穿電壓小于第二擊穿電壓。
6.如權(quán)利要求4所述的靜電放電保護(hù)電路，其特征在于，當(dāng)一個(gè)基本單元內(nèi)的靜電放電保護(hù)單元至少一個(gè)被導(dǎo)通后，施加在對應(yīng)基本單元內(nèi)的NMOS晶體管的柵極的電壓大于所述NMOS晶體管的閾值電壓。
7.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述第一電阻為NMOS晶體管與靜電放電輸入端之間的互連線寄生電阻。
8.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述第一電阻的阻值范圍為10歐姆~10000歐姆。
9.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述第二電阻的阻值范圍為I歐姆~100歐姆。
10.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述電容的電容值范圍為1E-13法拉~1E-15法拉。
11.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述各個(gè)靜電放電保護(hù)單元相同。
12.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述靜電放電保護(hù)電路位于輸入輸出接口與芯片內(nèi)部電路之間，通過所述靜電放電輸入端與輸入輸出接口和芯片內(nèi)部電路相連接。
13.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，在不同的靜電放電保護(hù)單元中，NMOS晶體管的襯底的 寄生電阻不同。
【文檔編號】H01L27/02GK103928454SQ201310011745
【公開日】2014年7月16日 申請日期:2013年1月11日 優(yōu)先權(quán)日:2013年1月11日
【發(fā)明者】馮軍宏, 甘正浩 申請人:中芯國際集成電路制造(上海)有限公司