具有第一半導(dǎo)體器件并具有多個(gè)第二半導(dǎo)體器件的半導(dǎo)體器件裝置制造方法
【專利摘要】本發(fā)明公開了一種包括具有負(fù)載通路的第一半導(dǎo)體器件和多個(gè)第二晶體管的半導(dǎo)體器件裝置，每個(gè)第二晶體管具有處于第一和第二負(fù)載端子之間的負(fù)載通路和控制端子。所述第二晶體管使其負(fù)載通路串聯(lián)連接并且串聯(lián)連接至所述第一晶體管的負(fù)載通路，每個(gè)所述第二晶體管使其控制端子連接至其他第二晶體管之一的負(fù)載端子，并且所述第二晶體管之一使其控制端子連接至所述第一半導(dǎo)體器件的負(fù)載端子之一。
【專利說明】具有第一半導(dǎo)體器件并具有多個(gè)第二半導(dǎo)體器件的半導(dǎo)體器件裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例涉及具有諸如晶體管或二極管的第一半導(dǎo)體器件并且具有諸如晶體管的，尤其是低壓晶體管的多個(gè)第二半導(dǎo)體器件的半導(dǎo)體器件裝置。
【背景技術(shù)】
[0002]在諸如功率晶體管或功率二極管的功率半導(dǎo)體器件的開發(fā)中，一個(gè)重要的目標(biāo)是要生產(chǎn)具有高電壓阻塞能力，但是卻具有低接通電阻(Rm)并且具有低切換損耗的器件。
[0003]功率晶體管通常包括布置在主體區(qū)和漏極區(qū)之間并且相比所述漏極區(qū)摻雜較低的漂移區(qū)。常規(guī)功率晶體管的接通電阻取決于所述漂移區(qū)在電流流動(dòng)方向上的長(zhǎng)度以及取決于所述漂移區(qū)的摻雜濃度，其中，在降低漂移區(qū)的長(zhǎng)度時(shí)或者在增加漂移區(qū)中的摻雜濃度時(shí)，接通電阻減少。然而，降低所述區(qū)域的長(zhǎng)度或者增加摻雜濃度降低了電壓阻塞能力。
[0004]降低針對(duì)給定電壓阻塞能力的功率晶體管的接通電阻的一種可能的方式是在漂移區(qū)中提供補(bǔ)償區(qū)域，其中，與所述漂移區(qū)互補(bǔ)地對(duì)所述補(bǔ)償區(qū)域進(jìn)行摻雜。另一種可能的方式是在漂移區(qū)中提供場(chǎng)板(field plate)，所述場(chǎng)板與所述漂移區(qū)介電絕緣，并且例如被連接至所述晶體管的柵極或源極端子。在這些類型的功率晶體管中，在部件處于其關(guān)斷狀態(tài)時(shí)，所述補(bǔ)償區(qū)帶或場(chǎng)板部分地“補(bǔ)償”漂移區(qū)內(nèi)的摻雜電荷。這允許對(duì)漂移區(qū)進(jìn)行更高的摻雜(這降低了接通電阻)而不降低電壓阻塞能力。
[0005]功率二極管(pin 二極管)通常包括處于具有第一摻雜類型的第一發(fā)射區(qū)和具有第二摻雜類型的第二發(fā)射區(qū)之間的低摻雜漂移區(qū)或基極區(qū)。功率二極管被配置為當(dāng)在第一和第二發(fā)射區(qū)之間施加具有第一極性的電壓(阻塞電壓)時(shí)進(jìn)行阻塞，并且被配置為當(dāng)在第一和第二發(fā)射區(qū)之間施加具有第二極性的電壓時(shí)傳導(dǎo)電流。然而，在導(dǎo)通狀態(tài)下，在基極區(qū)中生成具有第一類型和第二類型的電荷載流子(P型和η型電荷載流子)的電荷載流子等離子體。存儲(chǔ)在基極區(qū)中的電荷載流子等離子體的量取決于基極區(qū)的長(zhǎng)度，并因此取決于電壓阻塞能力，其中電荷載流子等離子體的量在電壓阻塞能力增加時(shí)增加。必須在施加阻塞電壓時(shí)可能使二極管阻塞之前去除這種電荷載流子等離子體。
[0006]然而，這些已知的器件具有高輸出電容。因此，需要提供一種具有高電壓阻塞能力、低接通電阻和低輸出電容的功率半導(dǎo)體器件。

【發(fā)明內(nèi)容】

[0007]第一實(shí)施例涉及一種半導(dǎo)體器件裝置，其包括具有負(fù)載通路的第一半導(dǎo)體器件和多個(gè)第二晶體管，每個(gè)第二晶體管具有處于第一和第二負(fù)載端子之間的負(fù)載通路和控制端子。所述第二晶體管使其負(fù)載通路串聯(lián)連接并且串聯(lián)連接至所述第一晶體管的負(fù)載通路。每個(gè)所述第二晶體管使其控制端子連接至其他第二晶體管之一的負(fù)載端子，以及所述第二晶體管之一使其控制端子連接至所述第一半導(dǎo)體器件的負(fù)載端子之一。
[0008]第二實(shí)施例涉及一種晶體管裝置。所述晶體管裝置包括具有漂移區(qū)的第一晶體管，均具有源極區(qū)、漏極區(qū)和柵電極的多個(gè)第二晶體管。所述第二晶體管被串聯(lián)連接以形成串聯(lián)電路，將所述串聯(lián)電路與所述第一晶體管的漂移區(qū)并聯(lián)連接。將所述第二晶體管的源極區(qū)耦合至所述漂移區(qū)，并且將所述第二晶體管的柵電極耦合至所述漂移區(qū)，以便將所述第二晶體管中的每個(gè)的源極區(qū)和柵極區(qū)在不同的位置處耦合至所述漂移區(qū)。
[0009]第三實(shí)施例涉及一種包括晶體管裝置的電路裝置，所述晶體管裝置具有第一晶體管并具有多個(gè)第二晶體管，所述第一晶體管具有負(fù)載通路和控制端子，每個(gè)所述第二晶體管具有處于第一和第二負(fù)載端子之間的負(fù)載通路和控制端子。所述第二晶體管使其負(fù)載通路串聯(lián)連接并且被串聯(lián)連接至所述第一晶體管的負(fù)載通路，以及每個(gè)所述第二晶體管使其控制端子連接至其他第二晶體管之一的負(fù)載端子，以及所述第二晶體管之一使其控制端子連接至所述第一晶體管的負(fù)載端子之一。所述電路裝置進(jìn)一步包括連接至所述第二晶體管之一的負(fù)載端子的電容性存儲(chǔ)元件。
【專利附圖】

【附圖說明】
[0010]現(xiàn)在將參考附圖解釋示例。附圖用于圖示基本原理，以便只圖示出對(duì)于理解基本原理所必要的方面。附圖不是按比例的。在附圖中，相同的參考字符表示同樣的特征。
[0011]圖1圖示出了具有第一晶體管并具有多個(gè)第二晶體管的晶體管裝置，所述第一晶體管具有漂移區(qū)，所述多個(gè)第二晶體管相互串聯(lián)連接并且具有耦合至所述第一晶體管的漂移區(qū)的源極區(qū)和柵電極。
[0012]圖2包括圖2A和2B，其示出了在第一晶體管被接通時(shí)(圖2A)以及第一晶體管被關(guān)斷時(shí)(圖2B)圖1的晶體管裝置的等效電路圖。
[0013]圖3示意性地圖示出了用于在半導(dǎo)體主體中實(shí)現(xiàn)第一和第二晶體管的第一實(shí)施例。
[0014]圖4示意性地圖示出了圖3的裝置的襯底部分的第一實(shí)施例。
[0015]圖5示意性地圖示出了圖3的裝置的襯底部分的第二實(shí)施例。
[0016]圖6包括圖6A和6B，其圖示出了用于實(shí)現(xiàn)第一晶體管的源極區(qū)和主體區(qū)以及柵電極的進(jìn)一步實(shí)施例。
[0017]圖7包括圖7A到7C，其圖示出了用于實(shí)現(xiàn)第二晶體管的第二實(shí)施例。
[0018]圖8包括圖8A到8C，其示意性地圖示出了用于實(shí)現(xiàn)第二晶體管的進(jìn)一步實(shí)施例。
[0019]圖9示意性地圖示出了包括根據(jù)圖8的第二晶體管的晶體管裝置。
[0020]圖10圖示出了關(guān)于一種晶體管裝置的頂視圖，其中第二晶體管包括若干個(gè)并聯(lián)連接的晶體管單元。
[0021]圖11圖示出了關(guān)于根據(jù)進(jìn)一步實(shí)施例的晶體管裝置的頂視圖，其中第二晶體管包括若干個(gè)并聯(lián)連接的晶體管單元。
[0022]圖12圖示出了具有第一晶體管的晶體管裝置的進(jìn)一步實(shí)施例，所述第一晶體管具有漂移區(qū)帶。
[0023]圖13圖示出了具有第一晶體管和多個(gè)第二晶體管的晶體管裝置的另一實(shí)施例。
[0024]圖14包括圖14A和14B，其示出了在第一晶體管被接通時(shí)(圖14A)以及在第一晶體管被關(guān)斷時(shí)(圖14B)圖13的晶體管裝置的等效電路圖。
[0025]圖15圖示出了其中將第二晶體管實(shí)現(xiàn)為JFET的圖13的裝置的實(shí)施例。[0026]圖16圖示出了其中將第二晶體管實(shí)現(xiàn)為納米管器件或HEMT的圖13的裝置的實(shí)施例。
[0027]圖17圖示出了包括根據(jù)圖13的電路裝置的集成電路的第一實(shí)施例。
[0028]圖18圖示出了包括根據(jù)圖13的電路裝置的集成電路的第二實(shí)施例。
[0029]圖19圖示出了包括根據(jù)圖13的電路裝置的集成電路的第三實(shí)施例。
[0030]圖20圖示出半導(dǎo)體主體的頂視圖，其中實(shí)現(xiàn)了第一半導(dǎo)體器件和多個(gè)第二半導(dǎo)體器件，每個(gè)第二半導(dǎo)體器件包括若干個(gè)FINFET單元。
[0031]圖21圖示出了包括若干個(gè)并聯(lián)連接的FINFET單元的一個(gè)第二半導(dǎo)體器件的垂直截面圖。
[0032]圖22包括圖22A到22C，其圖示出了包括若干個(gè)并聯(lián)連接的FINFET單元的一個(gè)第二半導(dǎo)體器件的進(jìn)一步實(shí)施例。
[0033]圖23圖示出了串聯(lián)連接的具有圖21中所圖示的類型的兩個(gè)第二半導(dǎo)體器件。
[0034]圖24圖示出了包括防止少數(shù)電荷載流子的累積的裝置的第二晶體管的實(shí)施例。
[0035]圖25圖示出了具有第一晶體管和第二晶體管的電路裝置的第一實(shí)施例，其包括用于對(duì)跨越第二晶體管的電壓進(jìn)行箝位的裝置。
[0036]圖26圖示出了具有第一晶體管和第二晶體管的電路裝置的第二實(shí)施例，其包括用于對(duì)跨越第二晶體管的電壓進(jìn)行箝位的裝置。
[0037]圖27圖示出了包括集成電壓箝位裝置的第二晶體管的第一實(shí)施例。
[0038]圖28圖示出了包括集成電壓箝位裝置的第二晶體管的第二實(shí)施例。
[0039]圖29圖示出了具有二極管并具有與所述二極管串聯(lián)連接的第二晶體管的電路裝置的實(shí)施例。
[0040]圖30圖示出了具有第一晶體管并具有多個(gè)第二晶體管的電路裝置在電壓轉(zhuǎn)換器中的應(yīng)用。
[0041]圖31詳細(xì)圖示出了電路裝置的第一實(shí)施例和電壓轉(zhuǎn)換器的電源電路。
[0042]圖32詳細(xì)圖示出了電路裝置的第二實(shí)施例和電壓轉(zhuǎn)換器的電源電路。
[0043]圖33詳細(xì)圖示出了電路裝置的第三實(shí)施例和電壓轉(zhuǎn)換器的電源電路。
【具體實(shí)施方式】
[0044]圖1示意性地圖示出了晶體管裝置的第一實(shí)施例。所述晶體管裝置包括被實(shí)現(xiàn)為MOS晶體管的第一晶體管I。第一晶體管I包括與源極區(qū)電接觸的源極端子S、與柵電極電接觸的柵極端子G、以及與漏極區(qū)電接觸的漏極端子D。在圖1中，通過其電路符號(hào)來表示第一晶體管1，以便示出源極S、柵極G和漏極D端子，而不是源極區(qū)、柵電極和漏極區(qū)。
[0045]圖1的第一晶體管I是進(jìn)一步包括漂移區(qū)的功率晶體管。將所述漂移區(qū)布置在所述漏極端子D和源極端子S之間，并且所述漂移區(qū)是主要限定第一晶體管I的電壓阻塞能力的摻雜半導(dǎo)體區(qū)域。MOS晶體管的常規(guī)電路符號(hào)未明確示出或圖示MOS晶體管的漂移區(qū)。然而，由于漂移區(qū)在圖1所圖示的晶體管裝置中具有相關(guān)功能，因而在圖1中除了所述電路符號(hào)之外還圖示了所述第一晶體管I的漂移區(qū)。由具有連接于所述第一晶體管I的漏極端子D和主體區(qū)(圖1中未示出)之間的電阻器的串聯(lián)電路來表示所述漂移區(qū)。由于所述漂移區(qū)是摻雜半導(dǎo)體區(qū)域，因而圖1中所圖示的電阻器的每個(gè)表示所述漂移區(qū)的一個(gè)部分的電阻。
[0046]在解釋圖1的晶體管裝置的其他特征之前，將解釋具有所述漂移區(qū)帶的第一晶體管I的基本操作原理。出于解釋的目的，將假設(shè)第一晶體管I是η型增強(qiáng)MOSFET (如由圖1中的電路符號(hào)所表示的)。然而，也可以使用任何其他類型的MOS晶體管，如η型耗盡型晶體管、P型增強(qiáng)型晶體管、P型耗盡型晶體管或者IGBT。不同類型的晶體管具有相同的操作原理，也就是說分別通過向柵極端子G施加適當(dāng)?shù)尿?qū)動(dòng)電勢(shì)或者在柵極端子G和源極端子S之間施加適當(dāng)?shù)尿?qū)動(dòng)電壓來使晶體管接通和關(guān)斷。差別在于，對(duì)于不同類型的晶體管而言，使各個(gè)晶體管接通和關(guān)斷的控制電壓(柵極一源極電壓)是不同的。
[0047]能夠通過在柵極和源極端子G、S之間施加正電壓來使圖1的η型增強(qiáng)MOSFET I接通。在第一晶體管I的接通狀態(tài)下，漏極端子D和源極端子S之間的又被稱為接通電阻的電阻主要由漂移區(qū)所限定，尤其是，由所述漂移區(qū)的摻雜濃度以及所述漂移區(qū)在電流流動(dòng)方向上的長(zhǎng)度所限定。在第一晶體管I處于其接通狀態(tài)時(shí)，所述晶體管的漏極一源極電壓Vds主要跨越所述漂移區(qū)降低。這一電壓降取決于所述第一晶體管I的接通電阻，并且取決于流經(jīng)所述晶體管的負(fù)載電流。例如，可以將所述第一晶體管I用于切換經(jīng)過負(fù)載Z的負(fù)載電流。為此，可以使第一晶體管I與負(fù)載Z串聯(lián)連接在用于正電源電勢(shì)V+和負(fù)電源電勢(shì)或參考電勢(shì)GND的端子之間。在第一晶體管I被接通時(shí)，存在于所述電源端子之間的電源電壓主要跨越負(fù)載Z降低，其中，跨越所述第一晶體管I的電壓降由負(fù)載電流以及第一晶體管I的接通電阻所限定。在常規(guī)功率晶體管中，例如，這一電壓降通常處于0.1V和3V之間的范圍內(nèi)。
[0048]在第一晶體管I被關(guān)斷時(shí)，跨越第一晶體管I的電壓降增加。在第一晶體管I的關(guān)斷狀態(tài)下，施加在漏極和源極端子D、S之間的電壓Vds主要跨越所述漂移區(qū)降低，所述漂移區(qū)除了限定接通電阻之外，還限定第一晶體管I的電壓阻塞能力。這是因?yàn)樵陉P(guān)斷狀態(tài)下，耗盡了所述漂移區(qū)的電荷載流子。所述電壓阻塞能力以及因此的跨越漂移區(qū)的電壓降Vds能夠處于幾十伏(V)到幾百伏(V)直至IkV或更高的電壓之間的范圍內(nèi)。這一電壓阻塞能力取決于所述漂移區(qū)的具`體實(shí)現(xiàn)方式，并尤其取決于所述漂移區(qū)的摻雜濃度和所述漂移區(qū)在電流流動(dòng)方向上的長(zhǎng)度。
[0049]為了在第一晶體管I被接通時(shí)降低漏極和源極端子D、S之間的電阻，圖1的晶體管裝置進(jìn)一步包括多個(gè)第二晶體管也將這些第二晶體管實(shí)現(xiàn)為MOS晶體管，每個(gè)MOS晶體管包括與柵電極接觸的柵極端子、連接漏極區(qū)的漏極端子和連接源極區(qū)的源極端子。將這些第二晶體管3ρ32、3η串聯(lián)連接，其中，具有所述第二晶體管3ρ32、3η的串聯(lián)電路與所述漂移區(qū)并聯(lián)連接。此外，將每個(gè)第二晶體管的源極端子或源極區(qū)耦合至所述漂移區(qū)。可選地，還將每個(gè)第二晶體管的柵極端子或者柵電極耦合至所述漂移區(qū)。在下文中，在對(duì)第二半導(dǎo)體器件(晶體管)中的任意一個(gè)或者多個(gè)第二半導(dǎo)體器件進(jìn)行參考時(shí)，以及在不要求在各個(gè)第二半導(dǎo)體器件之間進(jìn)行區(qū)分時(shí)，將使用參考數(shù)字3,來表示第二半導(dǎo)體器件及其各個(gè)部分。
[0050]在圖1中所圖示的實(shí)施例中，使每個(gè)第二晶體管31、32、3?與所述漂移區(qū)的一個(gè)部分并聯(lián)連接，其中，由圖1中的電阻器21、22、2?表示所述漂移區(qū)的各個(gè)部分。根據(jù)跨越所述漂移區(qū)的電壓降來接通和關(guān)斷第二晶體管31、32、3n，使得不需要額外的外部端子來控制所述第二晶體管，其中，所述第二晶體管可以影響或者限定跨越所述漂移區(qū)的電壓。可以像常規(guī)晶體管那樣，通過在第一晶體管I的柵極和源極端子G、S之間施加適當(dāng)?shù)目刂齐妷簛斫油ê完P(guān)斷圖1中所圖示的總體晶體管裝置。
[0051]在圖1中，將第二晶體管31、32、3n的柵電極和源極區(qū)耦合至所述漂移區(qū)，以便由跨越所述漂移區(qū)的一個(gè)關(guān)聯(lián)部分的電壓降來控制第二晶體管31、32、3n中的每個(gè)。在圖1中，例如，由跨越所述漂移區(qū)的第一部分4的電壓降?20來控制所述第二晶體管中的第一個(gè)晶體管S1，通過跨越所述漂移區(qū)的第二部分的電壓降V2i來控制所述晶體管中的第二個(gè)晶體管32，等等。為此，將第一漂移區(qū)部分&連接于第二晶體管S1的柵極和源極之間，將第二漂移區(qū)部分連接于晶體管32的柵極和源極之間，等等。任何所述第二晶體管的控制電壓都取決于跨越所述漂移區(qū)的電壓降Vds，并且取決于所述第二晶體管的柵電極和源極區(qū)耦合至所述漂移區(qū)的位置之間的距離。
[0052]為了降低具有漂移區(qū)帶的第一晶體管I的接通電阻，在所述第一晶體管I處于其接通狀態(tài)時(shí)使所述第二晶體管31、32、3n接通，因?yàn)殡妷航嫡缭剿銎茀^(qū)帶變小。在第一晶體管I處于其關(guān)斷狀態(tài)時(shí)，由于具有耗盡的漂移區(qū)帶電荷載流子的漂移區(qū)帶上的高電壓降Vds的原因，使第二晶體管31、32、3n關(guān)斷。在第一晶體管I處于其接通狀態(tài)時(shí)，其漂移區(qū)的電阻較低，使得跨越所述漂移區(qū)的電壓降Vds較低，并因此使的跨越各個(gè)漂移區(qū)部分20,...,2n的電壓降?20,...，V2n較低。在第一晶體管I處于其關(guān)斷狀態(tài)時(shí)，跨越所述漂移區(qū)的電壓降Vds顯著高于接通狀態(tài)下的該電壓降，并且因此跨越各個(gè)漂移區(qū)部分的電壓降V20,...，V2n也顯著高于接通狀態(tài)下的該電壓降。
[0053]根據(jù)一個(gè)實(shí)施例，選擇將各個(gè)晶體管的源極區(qū)和柵電極連接至漂移區(qū)的位置，使得所述柵電極和源極區(qū)之間的驅(qū)動(dòng)電壓的絕對(duì)值在第一晶體管I處于其接通狀態(tài)時(shí)是非常小的，例如，處于0.005V和0.5V之間，以及在第一晶體管處于其關(guān)斷狀態(tài)時(shí)處于例如IV和30V之間。
[0054]在第一晶體管接通時(shí)，第二晶體管3r3n的驅(qū)動(dòng)電壓較低，如處于0.005V和0.5V之間的絕對(duì)范圍內(nèi)，以及在第`一晶體管關(guān)斷時(shí)，第二晶體管S1InI的電壓降較高，如處于IV和30V之間的絕對(duì)范圍內(nèi)。選擇各個(gè)第二晶體管31-3n，使得它們?cè)诘谝痪w管處于其接通狀態(tài)時(shí)能夠被跨越它們相關(guān)聯(lián)的漂移區(qū)部分的低電壓降所接通，并且使得它們?cè)谌绻谝痪w管I處于其關(guān)斷狀態(tài)的情況下，能夠被跨越它們相關(guān)聯(lián)的漂移區(qū)部分的高電壓降所關(guān)斷。在圖1中，將所述第二晶體管連接，使得跨越各個(gè)漂移區(qū)部分的正電壓降導(dǎo)致各個(gè)第二晶體管的負(fù)驅(qū)動(dòng)電壓。例如，Vesi=-V^，其中，Vesi是第一晶體管S1的控制電壓(柵極一源極電壓)。同樣地，Ves2=-VZ1，其中，Vgs2是第二晶體管32的控制電壓。在第一晶體管I是η型晶體管時(shí)，選擇所述第二晶體管，使得它們能夠被低的負(fù)控制電源所接通，并且它們能夠被高的負(fù)控制電壓關(guān)斷。例如，適當(dāng)?shù)木w管是η型耗盡型晶體管。然而，也可以使用P型耗盡型晶體管。在這種情況下，將所述第二晶體管耦合至所述漂移區(qū)，以便在第一晶體管I處于其接通狀態(tài)時(shí)向所述第二晶體管施加低的正控制電壓，以及在第一晶體管I處于其關(guān)斷狀態(tài)時(shí)，向所述第二晶體管施加更高的正控制電壓。在選擇柵電極的功函數(shù)，使得η型晶體管已經(jīng)在低的負(fù)驅(qū)動(dòng)電壓下接通，并且使得P型晶體管在低的正驅(qū)動(dòng)電壓下接通時(shí)，甚至可以將增強(qiáng)型晶體管用于所述第二晶體管。
[0055]在圖1中所圖示的實(shí)施例中，所述漂移區(qū)的作為被布置得離漏極端子D最遠(yuǎn)且離源極端子S最近的部分的第一部分&用來為所述第二晶體管中的第一個(gè)晶體管S1生成控制電壓，但是其不具有并聯(lián)連接的第二晶體管。可選地，第二晶體管\也與這一第一漂移區(qū)部分&并聯(lián)連接，其中，將這一晶體管\的柵極端子連接至第一晶體管I的源極端子。
[0056]圖2A和2B示出了在第一晶體管I處于其接通狀態(tài)時(shí)(參見圖2A)以及在第一晶體管I處于其關(guān)斷狀態(tài)時(shí)(參見圖2B)圖1的晶體管裝置的等效電路圖。參考圖2A，在第一晶體管I處于其接通狀態(tài)時(shí)，第二晶體管31-3n以及可選的第二晶體管^被接通，因此提供與所述漂移區(qū)并聯(lián)的電流通路，其有助于降低所述晶體管裝置的總接通電阻。與所述漂移區(qū)并聯(lián)的這一電流通路在圖2A中由具有電阻器R31、R32、R3n (以及可選的R3J的串聯(lián)電路所表示，其中，這些電阻器中的每個(gè)表示所述第二晶體管31-3n之一的接通電阻。所述第二晶體管是低壓晶體管，根據(jù)一個(gè)實(shí)施例，這些晶體管具有低于漂移區(qū)部分的電阻的接通電阻。
[0057]在隨著電壓VDS在漂移區(qū)帶上降低，使第一晶體管I被關(guān)斷，并因此使第二晶體管也被關(guān)斷時(shí)，具有第二晶體管的柵極一源極電容的串聯(lián)電路支配著第二晶體管
功能。所述漂移區(qū)帶耗盡了電荷載流子，并因此能夠被留置不顧(left away)。在第一晶體管I的關(guān)斷狀態(tài)下，所述第二晶體管中的任何一個(gè)(如晶體管32)的柵極源極電容存儲(chǔ)這些電荷，在第一晶體管的接通狀態(tài)下，在相鄰的晶體管中，例如在晶體管需要這些電荷來在這一相鄰晶體管的主體區(qū)中生成導(dǎo)電溝道。因而，在第一晶體管I從接通狀態(tài)過渡到關(guān)斷狀態(tài)時(shí)，只是在一個(gè)第二晶體管的主體區(qū)和相鄰第二晶體管的柵極一源極電容之間轉(zhuǎn)移對(duì)于導(dǎo)通和關(guān)斷各個(gè)第二晶體管所需的電荷，反之亦然。因而，不必通過第一晶體管I的漏極和源極端子從外部提供這些電荷，從而得到所述晶體管裝置的低輸出電容。
[0058]在圖2B中示出了柵極一源極電容CS1-CSn (以及可選的晶體管3。的C3J。在第二晶體管處于其關(guān)斷狀態(tài)時(shí)，這些柵極一源極電容支配著所述裝置的性能。
[0059]應(yīng)當(dāng)指出，盡管在圖1中，僅分別圖示出了 n=3或者n+l=4個(gè)第二晶體管3^3^。3n，但是基本原理不限于這一數(shù)量的第二晶體管?？梢允谷我鈹?shù)量的第二晶體管StlIn相互串聯(lián)連接并且與所述漂移區(qū)并聯(lián)連接，其中，第二晶體管Stl^n的數(shù)量取決于具有第一晶體管I和第二晶體管Iln的晶體管裝置的期望電壓阻塞能力。由于第二晶體管StlIn是低壓晶體管，因而其電壓阻塞能力顯著低于具有漂移區(qū)帶的第一晶體管I的電壓阻塞能力。例如，如果具有漂移區(qū)帶的第一晶體管的電壓阻塞能力為Vlismax，并且每個(gè)第二晶體管的電壓阻塞能力為V3DSmax，那么由商VDSmax/V3DSmax給出了至少相互串聯(lián)連接并且并聯(lián)連接到所述漂移區(qū)的第二晶體管的數(shù)量。
[0060]圖3圖示出了用于實(shí)現(xiàn)所述晶體管裝置的第一實(shí)施例。在這一實(shí)施例中，所述晶體管裝置包括半導(dǎo)體主體100，其中實(shí)現(xiàn)了第一晶體管I和第二晶體管的有效半導(dǎo)體區(qū)域。這些晶體管的有效半導(dǎo)體區(qū)域是源極區(qū)、漏極區(qū)、主體區(qū)以及就第一晶體管而言的漂移區(qū)。所述半導(dǎo)體主體可以包括諸如硅(Si)的常規(guī)半導(dǎo)體材料。
[0061]參考圖3，所述第一晶體管I包括電連接至所述源極端子S的源極區(qū)11和電連接至所述漏極端子D的漏極區(qū)15。將這一晶體管實(shí)現(xiàn)為橫向晶體管，這意味著將源極區(qū)11和漏極區(qū)15布置為在半導(dǎo)體主體100的橫向或水平方向上相互遠(yuǎn)離。第一晶體管I進(jìn)一步包括與漏極區(qū)15鄰接的漂移區(qū)2以及布置在所述源極區(qū)11和漂移區(qū)2之間的主體區(qū)12。柵電極13用于控制源極區(qū)11和漂移區(qū)2之間的導(dǎo)電溝道，并且將該柵電極13布置為與主體區(qū)12相鄰，并通過柵極電介質(zhì)14與主體區(qū)12介電絕緣。在向柵電極G施加適于在主體區(qū)12中在源極區(qū)11和漂移區(qū)2之間誘發(fā)導(dǎo)電溝道的電勢(shì)時(shí)，第一晶體管I處于其接通狀態(tài)。
[0062]例如，將第一晶體管I實(shí)現(xiàn)為η型M0SFET。在這種情況下，源極區(qū)11、漏極區(qū)15和漂移區(qū)2是η摻雜的。此外，能夠?qū)⒌谝痪w管實(shí)現(xiàn)為增強(qiáng)型晶體管或者耗盡型晶體管。在η型增強(qiáng)型晶體管中，對(duì)主體區(qū)12進(jìn)行P摻雜，即，相對(duì)于源極區(qū)11和漂移區(qū)2對(duì)其進(jìn)行互補(bǔ)摻雜。在耗盡型晶體管中，至少與柵極電介質(zhì)14相鄰的主體區(qū)12包括從源極區(qū)11延伸至漂移區(qū)2的η型溝道區(qū)，并且其能夠通過在柵極端子G處施加適當(dāng)?shù)目刂齐妱?shì)來耗盡電荷載流子。也可以將所述第一晶體管I實(shí)現(xiàn)為P型增強(qiáng)型或耗盡型晶體管。在P型晶體管中，相對(duì)于η型晶體管中的對(duì)應(yīng)半導(dǎo)體區(qū)域?qū)Ω鱾€(gè)半導(dǎo)體區(qū)域進(jìn)行互補(bǔ)摻雜。
[0063]參考圖3，在漂移區(qū)2中實(shí)現(xiàn)所述第二晶體管的有效半導(dǎo)體區(qū)域，或者將其實(shí)現(xiàn)在漂移區(qū)2和半導(dǎo)體主體100的表面101之間。在這一表面101處，將源極區(qū)11和漏極區(qū)15連接至源極端子S和漏極端子D。在圖3中，僅示出了三個(gè)第二晶體管31、32、3n。然而，這只是一個(gè)示例，第二晶體管的數(shù)量η當(dāng)然不限于n=3。
[0064]各個(gè)第二晶體管是按照等同的方式被實(shí)現(xiàn)的，使得在圖3中，只對(duì)這些第二晶體管中的第一個(gè)晶體管S1指示了參考字符。這些第二晶體管31-3n均包括源極區(qū)41和被布置為在半導(dǎo)體主體100的橫向方向上遠(yuǎn)離源極區(qū)41的漏極區(qū)42。將主體區(qū)43布置在源極區(qū)41和漏極區(qū)42之間。使柵電極44與主體區(qū)43相鄰布置，并且通過柵極電介質(zhì)45與主體區(qū)43介電絕緣，所述柵電極44用來控制源極區(qū)41和漏極區(qū)42之間的導(dǎo)電溝道。將源極區(qū)41電連接至源電極51，在圖3的實(shí)施例中，所述源電極51還與主體區(qū)43電接觸。將漏極區(qū)42電連接至漏電極52。
[0065]在圖3的晶體管裝置中，將第二晶體管S1In布置為在第一晶體管I的電流流動(dòng)方向上相互緊接。“電流流動(dòng)方向”是將第一晶體管的源極區(qū)11和漏極區(qū)15布置為相互遠(yuǎn)離所處的方向。
`[0066]使一個(gè)第二晶體管的源電極與一個(gè)相鄰第二晶體管的漏電極連接，使得第二晶體管31、32、3?相互串聯(lián)連接。此外，將各個(gè)第二晶體管31、32、3n的源極端子耦合至漂移區(qū)2。出于解釋的目的，假設(shè)第一晶體管為η型晶體管，以及第二晶體管31、32、3n也是η型晶體管。在這種情況下，將第二晶體管31-3n中的每個(gè)的漏極區(qū)42或漏電極52布置為比所述晶體管的對(duì)應(yīng)源極區(qū)41更靠近漏極區(qū)15。此外，將漏極區(qū)42或漏電極52連接至相鄰晶體管的源極區(qū)41或漏電極52，在圖3的實(shí)施例中，所述相鄰晶體管是在漏電極15的方向上的相鄰晶體管。例如，將第二晶體管S1的漏極區(qū)42電連接至相鄰晶體管32的源極區(qū)，其中，晶體管32是在漏極區(qū)15的方向上與晶體管S1相鄰的晶體管。
[0067]在圖3中，第二晶體管3r3n是使其柵電極44布置在半導(dǎo)體主體100的表面101之上的平面晶體管。在這些晶體管中，主體區(qū)43相對(duì)于源極區(qū)41和漏極區(qū)42而被互補(bǔ)摻雜，并且主體區(qū)43可以包括摻雜溝道區(qū)(以虛線所圖示)，其具有與源極區(qū)41和漏極區(qū)42相同的摻雜類型，并且被布置在源極區(qū)41和漏極區(qū)42之間且與柵極電介質(zhì)44相鄰。通過這些源電極，串聯(lián)的各個(gè)第二晶體管還與漂移區(qū)2并聯(lián)連接。例如，第二晶體管S1通過其源電極51以及相鄰第二晶體管32的源電極與漂移區(qū)2的第一部分(在圖3中由電阻器表示)并聯(lián)連接。多個(gè)第二晶體管31、3n中的被布置為最接近漏極區(qū)15的第二晶體管3n使其漏電極在具有漂移區(qū)帶2的第一晶體管的漂移區(qū)帶的末端處連接至漏極區(qū)15。[0068]此外，第二晶體管31、32、3n使其柵電極耦合至漂移區(qū)2。參考圖3，除了被布置為最接近第一晶體管的主體區(qū)12的第二晶體管S1之外，第二晶體管32、3n使其柵電極耦合至相鄰第二晶體管的源電極。在這種情況下，第二晶體管之一的相鄰晶體管是被布置為在所述主體區(qū)的方向上與該晶體管緊接的晶體管。例如，如果3i表示第二晶體管之一，且3η表示被布置為在主體區(qū)12的方向上與晶體管3i緊接的晶體管，那么晶體管3i使其柵極端子連接至晶體管3η的源極端子。然而，這只是一個(gè)示例。一個(gè)第二晶體管3,也可以使其柵極端子連接至晶體管3卜2或3卜3的源極端子，在從晶體管3i的位置來看時(shí)，晶體管3卜2或3卜3是在主體區(qū)12的方向上的第二個(gè)或第三個(gè)晶體管。
[0069]在將第二晶體管3r3n的源極區(qū)和柵電極耦合至漂移區(qū)2所處的那些位置之間，由跨越漂移區(qū)2的電壓降控制第二晶體管3^3#這一電壓降在第一晶體管I處于其接通狀態(tài)時(shí)通常較低，并且在第一晶體管處于其關(guān)斷狀態(tài)時(shí)通常較高。選擇將各個(gè)第二晶體管3r3n的柵電極44和源極區(qū)41耦合至漂移區(qū)2所處的位置，使得在第一晶體管處于接通狀態(tài)時(shí)，第二晶體管31-3n中的每個(gè)的源極區(qū)41和柵電極44之間的電壓降適于接通第二晶體管31-3n，而在第一晶體管I處于其關(guān)斷狀態(tài)時(shí)，所述(更高的)電壓降適于關(guān)斷第二晶體管3r3n0在圖3中所圖示的實(shí)施例中，第一晶體管可以是η型晶體管1，并且第二晶體管31-3n也可以是η型晶體管。在這種情況下，第二晶體管3r3n的柵電極44和源極區(qū)41之間的電壓降是負(fù)電壓，在第一晶體管接通時(shí)，該負(fù)電壓較低，并且在第一晶體管關(guān)斷時(shí)，該負(fù)電壓較高。選擇第二晶體管，使得其閾值電壓足夠低以使得這些晶體管31-3n在低的負(fù)驅(qū)動(dòng)電壓下被接通。
[0070]在η型第一晶體管中，也可以將第二晶體管3r3n實(shí)現(xiàn)為P型晶體管。在這種情況下，將必須將各個(gè)第二晶體管的柵電極連接至在漏極區(qū)15的方向上布置的第二晶體管的源極端子。將這些P型晶體管如此實(shí)現(xiàn)，使得它們?cè)诘偷恼妷合卤唤油?，并且在更高的正電壓下被關(guān)斷。
[0071]在圖3中，僅圖示 出了圖示第一和第二晶體管Id1^n的有效半導(dǎo)體區(qū)域的半導(dǎo)體層?？梢詫⑦@一半導(dǎo)體層布置在任何適當(dāng)?shù)囊r底上。參考僅示出了具有有效區(qū)的半導(dǎo)體層的下部的圖4，可以將圖3的具有有效區(qū)的層布置在相對(duì)于漂移區(qū)2互補(bǔ)摻雜的半導(dǎo)體襯底110上。所述襯底也可以延伸到區(qū)域2，即，不存在漂移區(qū)摻雜。
[0072]參考圖5，也可以將具有有效區(qū)的半導(dǎo)體層布置在SOI襯底上。這一 SOI襯底包括半導(dǎo)體襯底110以及布置在襯底110和具有有效區(qū)的半導(dǎo)體層之間的絕緣層120。
[0073]在圖3中，第一晶體管具有平面柵電極13，該柵電極13是布置在半導(dǎo)體主體100的表面101之上的柵電極。但是，這只是一個(gè)示例。也可以利用任何其他已知的柵極拓?fù)浣Y(jié)構(gòu)來實(shí)現(xiàn)第一晶體管I。圖6A和6B圖示出了第一晶體管的柵極拓?fù)浣Y(jié)構(gòu)的進(jìn)一步實(shí)施例。圖6A示出了在布置源極區(qū)11、主體區(qū)12和柵電極的區(qū)域中的半導(dǎo)體主體100的垂直截面，以及圖6B圖示出了沿圖6A中所示的剖面A-A的水平截面。在圖6A和6B中未示出漏極區(qū)或漏極端子。參考圖6A和6B，將柵電極13布置在從第一表面101在半導(dǎo)體主體100的垂直方向上延伸的溝槽中。這些溝槽在水平方向上從源極區(qū)11延伸至漂移區(qū)2，其中，主體區(qū)12被布置在這些溝槽之間，并將源極區(qū)11與漂移區(qū)2分離。柵電極13按照常規(guī)的方式通過柵極電介質(zhì)14與主體區(qū)12 (以及源極區(qū)和漂移區(qū)11、2)介電絕緣。
[0074]應(yīng)當(dāng)指出，也可以利用圖3中所圖示的幾何結(jié)構(gòu)或拓?fù)浣Y(jié)構(gòu)以外的其他幾何結(jié)構(gòu)或拓?fù)浣Y(jié)構(gòu)來實(shí)現(xiàn)第二晶體管3i_3n。在圖7A到7C以及圖8A到8B中圖示出了用于實(shí)現(xiàn)這些第二晶體管的另外的說明性實(shí)施例。
[0075]圖7A示出了被實(shí)現(xiàn)為FINFET的第二晶體管SiUi表示之前解釋的第二晶體管中的任何一個(gè))的透視圖。圖7B示出了這一第二晶體管的垂直截面圖，以及圖7C示出了這一第二晶體管的水平截面圖。圖7A、7B、7C僅示出了所述半導(dǎo)體主體的部分，其中實(shí)現(xiàn)了一個(gè)第二晶體管。未示出第一晶體管的有效區(qū)(除了漂移區(qū)2的部分之外)和相鄰第二晶體管的有效區(qū)。
[0076]參考圖7A，將這一晶體管的源極區(qū)、漏極區(qū)和主體區(qū)41、42、43布置在漂移區(qū)2之上的鰭狀半導(dǎo)體部分130 (在下文中，又將其稱為“半導(dǎo)體鰭”)中。所述源極區(qū)和漏極區(qū)41、42在一個(gè)水平方向上從這一鰭狀半導(dǎo)體區(qū)域130的側(cè)壁131延伸至其側(cè)壁132。在垂直于所述第一方向的第二方向上，將所述源極區(qū)和漏極區(qū)41、42布置為相互遠(yuǎn)離，并且通過主體區(qū)43分離。通過柵極電介質(zhì)45使柵電極44 (圖7A中以虛線圖示)與所述鰭狀半導(dǎo)體區(qū)域130介電絕緣，并且將柵電極44布置為與主體區(qū)44、這一鰭狀半導(dǎo)體區(qū)域的側(cè)壁131、132之一以及其頂表面133相鄰。在圖7A到7C中所圖示的實(shí)施例中，將柵電極44和柵極電介質(zhì)45形成在半導(dǎo)體鰭130的頂表面133以及側(cè)壁131、132的每個(gè)上。但是，這只是一個(gè)不例，根據(jù)進(jìn)一步實(shí)施例(未不出)，柵電極44和柵極電介質(zhì)45僅被形成在頂表面133上，或者僅形成在半導(dǎo)體鰭130的至少一個(gè)側(cè)壁131、132上。
[0077]圖8A到8B圖示出了被實(shí)現(xiàn)為具有半導(dǎo)體鰭130的FINFET的一個(gè)第二晶體管3i的進(jìn)一步實(shí)施例。將根據(jù)圖8A到8C的晶體管3i實(shí)現(xiàn)為U形圍繞柵極FINFET。圖8A示出了第二晶體管3,沿第一垂直剖面E-E的垂直截面圖，圖SB示出了第二晶體管3,沿水平剖面D-D的水平截面圖，以及圖8C示出了沿圖8B中所示的第二垂直剖面F-F的垂直截面圖。第一垂直剖面E-E垂直于半導(dǎo)體鰭130的頂表面133并在半導(dǎo)體鰭130的縱向方向上延伸，水平剖面D-D平行于頂表面133延伸，以及第二垂直剖面F-F垂直于所述第一垂直剖面E-E延伸。在這一晶體管中，所述源極區(qū)41和漏極區(qū)42也在所述第一方向上從所述鰭狀半導(dǎo)體區(qū)域130的側(cè)壁131延伸至側(cè)壁132，并且被布置為在垂直于所述第一方向的第二方向上相互遠(yuǎn)離。在圖8A到8C中所圖示的實(shí)施例中，所述第二方向?qū)?yīng)于所述半導(dǎo)體鰭的縱向方向。
[0078]參考圖8A，使源極區(qū)41和漏極區(qū)42由從頂表面133延伸至主體區(qū)43中的溝槽所分離。將主體區(qū)43布置在半導(dǎo)體鰭130中的源極區(qū)41和漏極區(qū)42的下面。將柵電極44布置為在所述溝槽中且沿半導(dǎo)體鰭130的側(cè)壁131、132與主體區(qū)43相鄰，并且通過柵極電介質(zhì)45與所述主體區(qū)43介電絕緣。在作為將柵電極44布置為不與主體區(qū)43相鄰的區(qū)域的上部區(qū)域中,可以用電介質(zhì)材料46來填充所述溝槽。
[0079]例如，將圖8A到SC的第二晶體管實(shí)現(xiàn)為耗盡型晶體管，例如，η型耗盡型晶體管。在這種情況下，源極區(qū)和漏極區(qū)41、42以及主體區(qū)43具有相同的摻雜類型，其中，主體區(qū)43通常具有比源極區(qū)和漏極區(qū)41、42更低的摻雜濃度。為了能夠完全中斷源極區(qū)41和漏極區(qū)42之間的處于主體區(qū)43中的導(dǎo)電溝道，沿所述鰭狀半導(dǎo)體區(qū)域130的側(cè)壁131、132的柵電極44完全在所述第二方向上沿這一半導(dǎo)體區(qū)域130延伸。在垂直方向上，沿側(cè)壁131、132的柵電極44從源極區(qū)和漏極區(qū)41、42至少延伸到所述溝槽下面。根據(jù)一個(gè)實(shí)施例(未示出)，柵電極44延伸到漂移區(qū)2。[0080]將圖7A到7C以及圖8A到8C中所圖示的FINFET實(shí)現(xiàn)為U形圍繞柵極FINFET只是一個(gè)示例，其中柵電極44具有U形并且被布置在側(cè)壁131、132上以及半導(dǎo)體鰭130的頂表面133上。也可以對(duì)這些FINFET進(jìn)行修改(未圖示出)，以使該柵電極44用布置在側(cè)壁131、132上而非半導(dǎo)體鰭130的頂表面133上的兩個(gè)柵電極部分來實(shí)現(xiàn)。也可以將這一類型的FINFET稱為雙柵極FINFET?？梢詫⑸衔暮拖挛慕忉尩腇INFET中的每個(gè)實(shí)現(xiàn)為U形圍繞柵極FINFET或者雙柵極FINFET。甚至有可能在一個(gè)集成電路中實(shí)現(xiàn)不同類型的FINFET。
[0081]圖9圖示出了貫穿晶體管裝置的垂直截面，在所述晶體管裝置中，將第二晶體管實(shí)現(xiàn)為具有圖8A和8B中所圖示的拓?fù)浣Y(jié)構(gòu)的FINFET。圖9圖示出了貫穿布置了各個(gè)第二晶體管Stl^n的源極區(qū)和漏極區(qū)的鰭狀半導(dǎo)體區(qū)域的截面。所述源極區(qū)和漏極區(qū)以及相鄰第二晶體管的主體區(qū)通過電介質(zhì)層47相互絕緣，所述電介質(zhì)層47在實(shí)現(xiàn)第二晶體管的源極區(qū)和漏極區(qū)的所述鰭的垂直方向上延伸。
[0082]在圖9的實(shí)施例中，所述第一晶體管也被實(shí)現(xiàn)為FINFET。在這一晶體管中，源極區(qū)11和漂移區(qū)2通過主體區(qū)12分離。被布置在所述溝槽中和通過虛線圖示出其在半導(dǎo)體鰭的側(cè)壁上所處的位置的柵電極13，從源極區(qū)11跨越主體區(qū)12延伸至漂移區(qū)2。源極端子S與第一晶體管6的半導(dǎo)體鰭的頂表面處的源極區(qū)11和主體區(qū)12電接觸。將第一晶體管的源極區(qū)11和主體區(qū)12通過電介質(zhì)層48與第二晶體管中的第一個(gè)晶體管％的有效半導(dǎo)體區(qū)域絕緣。
[0083]在圖9所圖示的實(shí)施例中，能夠?qū)⑺銎茀^(qū)實(shí)現(xiàn)為在其上布置所述第一晶體管I和第二晶體管Stl^n的半導(dǎo)體鰭的襯底。根據(jù)圖9中的短劃線和點(diǎn)線所示的另一實(shí)施例，所述漂移區(qū)2在橫向方向上從第一晶體管I的主體區(qū)12下面延伸至漏極區(qū)帶15，并與互補(bǔ)摻雜的半導(dǎo)體層2’鄰接。這一層2’可以延伸至與漂移區(qū)2相鄰的第一晶體管的主體區(qū)12，或者可以被連接至源極電勢(shì)，該源極電勢(shì)是處于圖9中未圖示出的位置處的源極區(qū)11的電勢(shì)。
[0084]在圖9中所圖示的實(shí)`施例中，將第一晶體管I和第二晶體管StlIn實(shí)現(xiàn)在一個(gè)半導(dǎo)體鰭中，其中，各個(gè)晶體管在所述半導(dǎo)體鰭的縱向方向上成一條線。第一晶體管I和串聯(lián)連接的第二晶體管Iin可以均包括多個(gè)并聯(lián)連接的晶體管單元。將參考圖10對(duì)此進(jìn)行解釋。
[0085]圖10示出了具有第二晶體管的裝置的頂視圖，其中，這些晶體管中的每個(gè)都具有多個(gè)晶體管單元，在圖10中，針對(duì)晶體管3η_3將所述晶體管單元表示為31；η-3,...，3m，n_3。將這些晶體管單元中的每個(gè)，例如，晶體管單元31;n_3，被實(shí)現(xiàn)為具有之前解釋的拓?fù)浣Y(jié)構(gòu)之一的FINFET。一個(gè)晶體管(例如，晶體管3n_3)的各個(gè)晶體管單元具有公共的柵電極44，該柵電極44以未圖示出的方式被電連接至相鄰第二晶體管的源極端子。在圖10中，除具有多個(gè)第二晶體管的裝置外，僅示意性地圖示出了漏極區(qū)15和源極區(qū)11。圖10中所圖示的第二晶體管3n_3-3n是靠近漏極區(qū)15布置的晶體管，其中，第二晶體管3n是使其漏極區(qū)電連接至第一晶體管的漏極區(qū)15的第二晶體管。在圖10中通過粗線圖示出了各個(gè)第二晶體管的源極區(qū)和漏極區(qū)之間的電連接?？梢允褂糜糜趯?duì)集成電路中的半導(dǎo)體器件進(jìn)行電連接的常規(guī)技術(shù)，例如，常規(guī)接線布置，來實(shí)現(xiàn)這些電連接。
[0086]在圖10中所圖示的實(shí)施例中，將各個(gè)晶體管單元的源極區(qū)和漏極區(qū)布置為在第一晶體管的電流流動(dòng)方向上相互遠(yuǎn)離。所述電流流動(dòng)方向是從漏極區(qū)15到源極區(qū)11的方向。
[0087]圖11圖示出了第二晶體管裝置的進(jìn)一步實(shí)施例的頂視圖。在這一實(shí)施例中，將一個(gè)第二晶體管的晶體管單元的源極區(qū)和漏極區(qū)41、42布置為在垂直于電流流動(dòng)方向的方向上遠(yuǎn)離。在垂直于所述電流流動(dòng)方向的這一方向上交替布置各個(gè)晶體管單元的源極區(qū)和漏極區(qū)，使得在垂直于所述電流流動(dòng)方向的方向上相鄰的兩個(gè)晶體管單元具有公共的源極區(qū)41，并且使得在垂直于所述電流流動(dòng)方向的方向上相鄰的兩個(gè)晶體管單元具有公共的漏極區(qū)42。使諸如晶體管3n_2的一個(gè)第二晶體管的源極區(qū)41與諸如晶體管的相鄰晶體管的漏極區(qū)42電連接。一個(gè)晶體管的各個(gè)晶體管單元具有公共的柵電極44。將一個(gè)第二晶體管的柵電極按照上文詳細(xì)解釋的方式電連接至相鄰第二晶體管的源極區(qū)。
[0088]在示出了具有第二晶體管的裝置的部分的頂視圖的圖10和11中，各個(gè)晶體管單元的半導(dǎo)體鰭處于視野之外。分別針對(duì)兩個(gè)晶體管單元和針對(duì)兩組晶體管單元以虛線圖示出半導(dǎo)體鰭130的位置。在圖9中所圖示的實(shí)施例中，縱向方向?qū)?yīng)于電流流動(dòng)方向，而在圖10的實(shí)施例中，半導(dǎo)體鰭的縱向方向垂直于電流流動(dòng)方向行進(jìn)?？梢杂脰烹姌O材料填充所述半導(dǎo)體鰭之間的空間，以便為每個(gè)第二晶體管3n_2、3n_1、3n形成一個(gè)鄰接的柵電極44。
[0089]第一晶體管的有效區(qū)和第二晶體管的有效區(qū)可以具有常規(guī)的摻雜濃度。在第一晶體管I中，源極區(qū)和漏極區(qū)11、15的摻雜濃度處于例如IO19CnT3和IO21CnT3之間的范圍內(nèi)，主體區(qū)12的摻雜濃度處于例如IO15CnT3和IO19CnT3之間的范圍內(nèi)，以及漂移區(qū)2的摻雜濃度處于例如IO13CnT3和IO18CnT3之間的范圍內(nèi)。在第二晶體管S1In*，源極區(qū)和漏極區(qū)41、42的摻雜濃度例如處于IO19CnT3和IO21CnT3之間的范圍內(nèi)，以及主體區(qū)12的摻雜濃度處于例如IO17cnT3和IO20cnT3之間的范圍內(nèi)。
[0090]圖12圖示出了將第二晶體管3r3n實(shí)現(xiàn)為M0SFET，尤其是實(shí)現(xiàn)為耗盡型MOSFET的晶體管裝置的進(jìn)一步實(shí)施例。與圖1中所圖示的裝置不同，將圖12的裝置的第二晶體管通過其塊/體(bulk/body)端子而不是通過其源極端子耦合至第一晶體管I的漂移區(qū)。但是，第二晶體管31-3?使其負(fù)載通 路串聯(lián)連接，并且將一個(gè)第二晶體管的柵極端子連接至相鄰第二晶體管的源極端子，其中，第二晶體管S1使其負(fù)載通路直接連接至第一晶體管的負(fù)載通路，使其柵極端子連接至第一晶體管I的源極端子。
[0091]圖13圖示出了晶體管裝置的進(jìn)一步實(shí)施例。這一晶體管裝置包括第一晶體管6和具有多個(gè)第二晶體管Stl^n的裝置(第二晶體管裝置)3。第一晶體管6具有處于第一和第二負(fù)載端子與控制端子之間的負(fù)載通路，以及第二晶體管中的每個(gè)具有處于第一和第二負(fù)載端子與控制端子之間的負(fù)載通路。第二晶體管Ijn使其負(fù)載通路串聯(lián)連接于第一和第二端子31、32之間，其中，使具有第二晶體管1-Sn的負(fù)載通路的串聯(lián)電路與第一晶體管I的負(fù)載通路串聯(lián)連接。第一晶體管6可以是具有漂移區(qū)帶(未圖示出)的功率晶體管，但是其也可以是沒有漂移區(qū)的低壓晶體管。
[0092]第二晶體管中的每個(gè)使其控制端子連接至所述第二晶體管StlIn中的另一個(gè)的負(fù)載端子，或者連接至第一晶體管6的負(fù)載端子之一。在圖13中所圖示的實(shí)施例中，第二晶體管中的第一個(gè)晶體管％使其控制端子連接至第一晶體管6的第一負(fù)載端子，所述第一個(gè)晶體管\與第一晶體管6相鄰，使得所述第一個(gè)晶體管\使其負(fù)載通路直接連接至第一晶體管6的負(fù)載通路。在圖13中所圖示的實(shí)施例中為晶體管31-3n的其他第二晶體管使其控制端子連接至相鄰第二晶體管的第一負(fù)載端子。第二晶體管的控制端子與第一晶體管1的負(fù)載端子或者與另一個(gè)第二晶體管的負(fù)載端子的連接是這樣的，使得所述第二晶體管中的第一個(gè)晶體管％具有對(duì)應(yīng)于跨越第一晶體管6的負(fù)載通路的電壓的驅(qū)動(dòng)電壓，并且使得另一第二晶體管的驅(qū)動(dòng)電壓對(duì)應(yīng)于跨越相鄰第二晶體管的負(fù)載通路的電壓。
[0093]在圖13中所圖示的實(shí)施例中，第一晶體管6和第二晶體管StlIn為MOSFET，其均具有形成控制端子的柵極端子以及漏極和源極端子，其中，所述漏極和源極端子形成負(fù)載通路端子。第二晶體管中的第一個(gè)晶體管％使其柵極端子連接至第一晶體管的源極端子，以及其他第二晶體管31-3n使其柵極端子連接至所述第二晶體管中的相鄰晶體管的源極端子。在這一實(shí)施例中，第一晶體管I是諸如η型增強(qiáng)型MOSFET的增強(qiáng)型M0SFET，以及第二晶體管StlIn是諸如η型耗盡型MOSFET的耗盡型M0SFET。然而，所述電路不限于利用η型晶體管來實(shí)現(xiàn)，而是也可以利用P形晶體管來實(shí)現(xiàn)。
[0094]可以像常規(guī)晶體管那樣，通過向第一晶體管6施加適當(dāng)?shù)尿?qū)動(dòng)電壓而接通或關(guān)斷具有第一晶體管I和第二晶體管Stl^n的晶體管裝置?，F(xiàn)在將對(duì)操作原理進(jìn)行簡(jiǎn)短解釋:假設(shè)所述裝置首先處于其接通狀態(tài)，使得第一晶體管I和第二晶體管導(dǎo)通，并且使第一晶體管I關(guān)斷。在這種情況下，跨越第一晶體管I的負(fù)載通路的電壓降增加，由此使第二晶體管中的第一個(gè)晶體管3。關(guān)斷。在使這一第二晶體管關(guān)斷時(shí)，跨越其負(fù)載通路的電壓降增加，使得第二晶體管中的第二個(gè)晶體管S1關(guān)斷，其轉(zhuǎn)而使第二晶體管中的第三個(gè)晶體管32關(guān)斷，等等。這將繼續(xù)直到所有的第二晶體管Ijn都關(guān)斷為止。
[0095]在所述裝置處于其關(guān)斷狀態(tài)，并使第一晶體管接通時(shí)，減少跨越第一晶體管I的負(fù)載通路的電壓降使第二晶體管中的第一個(gè)晶體管\接通，其轉(zhuǎn)而使第二晶體管中的第二個(gè)晶體管S1接通，等等。這將繼續(xù)直到所有的第二晶體管Iln都接通為止。
[0096]與第一晶體管6串聯(lián)連接的第二晶體管Stl^n的開關(guān)狀態(tài)取決于第一晶體管6的開關(guān)狀態(tài)，其中，在第一晶體管被關(guān)斷時(shí)，具有第二晶體管1-Sn的裝置具有高電阻，以及在第一晶體管6被接通時(shí)，具有第二晶體管1-Sn的裝置具有低電阻。在下文中，將具有第二晶體管的裝置稱為有效漂移區(qū)，其中，將與第二晶體管3n的漏極端子相對(duì)應(yīng)的端子31稱為有效漂移區(qū)3的漏極端子D3。
[0097]然而，整個(gè)晶體管裝置的電壓阻塞能力高于僅第一晶體管6的電壓阻塞能力。所述晶體管裝置在其接通狀態(tài)下表現(xiàn)得像電阻器的串聯(lián)電路，其在圖14A中被圖示。各個(gè)電阻器Rl以及RSc1-RSn均表示串聯(lián)連接的各個(gè)晶體管的接通電阻。在關(guān)斷狀態(tài)下，所述晶體管裝置表現(xiàn)得像具有電容器CStl^n的串聯(lián)電路，其中，所述電容器中的每個(gè)都表示串聯(lián)連接的晶體管之一的柵極一源極電容。與第二晶體管中的第一個(gè)晶體管的柵極一源極電容C3。并聯(lián)連接的電容器CIds表示第一晶體管I的漏極一源極電容。與第二晶體管3?的柵極一源極電容C3n連接的電容器C3-表示第二晶體管3n的漏極一源極電容。在圖14B中未明確示出其他第二晶體管的漏極一源極電容。
[0098]在圖13中所圖示的實(shí)施例中，第一晶體管6是常斷(增強(qiáng)型)晶體管，而第二晶體管StlIn是常通(耗盡型)晶體管。但是，這只是一個(gè)示例。能夠?qū)⒌谝痪w管和第二晶體管中的每個(gè)實(shí)現(xiàn)為常通晶體管或者常斷晶體管。此外，可以將各個(gè)晶體管實(shí)現(xiàn)為η型晶體管或者P型晶體管。
[0099]此外，可以使用任何類型的晶體管來實(shí)現(xiàn)第一晶體管I和第二晶體管StlIn，如MOSFET、MISFET、MESFET、IGBT、JFET、FINFET、納米管器件或 HEMT 等。圖 15 圖示出了第一晶體管6是(η型)增強(qiáng)型晶體管，而第二晶體管是η型JFET的實(shí)施例。當(dāng)然，也可以利用P形晶體管將所述裝置實(shí)現(xiàn)為第一晶體管6和第二晶體管3^3#圖16圖示出了第一晶體管6是(η型)增強(qiáng)型晶體管，而第二晶體管是納米管器件或HEMT的實(shí)施例。
[0100]在下文中解釋所述半導(dǎo)體裝置的操作原理。僅出于解釋目的，假設(shè)第一半導(dǎo)體器件6被實(shí)現(xiàn)為η型增強(qiáng)型M0SFET，第二晶體管3Q-3n被實(shí)現(xiàn)為η型耗盡型MOSFET或η型JFET，并使各個(gè)器件2、3i如圖1中所圖示的那樣互連。然而，所述基本操作原理還適用于利用其他類型的第一和第二半導(dǎo)體器件所實(shí)現(xiàn)的半導(dǎo)體器件裝置。
[0101]公知的是，可以被用于實(shí)現(xiàn)第二晶體管3i的耗盡型MOSFET或JFET是在施加大約為零的驅(qū)動(dòng)電壓(柵極一源極電壓)時(shí)處于接通狀態(tài)的半導(dǎo)體器件，而MOSFET或JFET在驅(qū)動(dòng)電壓的絕對(duì)值高于器件的夾斷電壓時(shí)處于關(guān)斷狀態(tài)?！膀?qū)動(dòng)電壓”是處于器件的柵極端子和源極端子之間的電壓。在η型MOSFET或JFET中，夾斷電壓是負(fù)電壓，而在P型MOSFET或JFET中，夾斷電壓是正電壓。
[0102]當(dāng)在第二晶體管裝置3的第一端子31和第一半導(dǎo)體器件6的第一負(fù)載端子(源極端子)S (可以將其稱為第一和第二外部端子)之間施加(正)電壓時(shí)，以及在通過向控制端子G施加適當(dāng)?shù)尿?qū)動(dòng)電勢(shì)而使第一半導(dǎo)體器件6接通時(shí)，第一個(gè)第二晶體管\導(dǎo)通(處于接通狀態(tài))，跨越第一半導(dǎo)體器件6的負(fù)載通路(漏極一源極通路)D-S的電壓的絕對(duì)值過低，以便夾斷第一個(gè)第二晶體管因此，由第一個(gè)第二晶體管\的負(fù)載通路電壓所控制的第二個(gè)第二晶體管S1也開始導(dǎo)通，等等。換言之，所述第一半導(dǎo)體器件6和每個(gè)第二晶體管3i最終導(dǎo)通，使得所述半導(dǎo)體裝置處于接通狀態(tài)。在半導(dǎo)體裝置I處于接通狀態(tài)時(shí)以及在第一半導(dǎo)體器件6被關(guān)斷時(shí)，跨越第一半導(dǎo)體器件6的負(fù)載通路的電壓降增加，使得第一個(gè)第二晶體管\在第一半導(dǎo)體器件6的負(fù)載通路電壓的絕對(duì)值達(dá)到第一個(gè)第二晶體管\的夾斷電壓時(shí)開始關(guān)斷。當(dāng)在第一和第二外部端子31、S之間施加正電壓時(shí)，第一半導(dǎo)體器件6的第二負(fù)載端子(漏極端子)D和第一負(fù)載端子S之間的電壓在第一半導(dǎo)體器件6關(guān)斷時(shí)也為正電壓。在這種情況下，第一個(gè)第二晶體管\的柵極一源極電壓是適于夾斷這一晶體管30的負(fù)電壓。`
[0103]在第一個(gè)第二晶體管％被關(guān)斷時(shí)，跨越其負(fù)載通路的電壓降增加，使得第二個(gè)第二晶體管S1被關(guān)斷，其轉(zhuǎn)而使第三個(gè)第二晶體管32關(guān)斷，等等，直到每個(gè)第二晶體管3i都被關(guān)斷并使所述半導(dǎo)體器件裝置最終處于穩(wěn)定的關(guān)斷狀態(tài)。施加在第一和第二外部端子31、S之間的外部電壓將如需要使所述外部電壓分布在所述第一半導(dǎo)體器件6和第二半導(dǎo)體3i上那樣多的第二晶體管從接通狀態(tài)切換至關(guān)斷狀態(tài)。在施加低外部電壓時(shí)，一些第二晶體管仍然處于接通狀態(tài)，而其他第二晶體管處于關(guān)斷狀態(tài)。在外部電壓增加時(shí)，處于關(guān)斷狀態(tài)的第二晶體管3i的數(shù)量增加。因而，在施加高外部電壓時(shí)，即，施加處于整個(gè)半導(dǎo)體器件裝置的電壓阻塞能力范圍內(nèi)的電壓時(shí)，第一半導(dǎo)體器件和每個(gè)第二晶體管都處于關(guān)斷狀態(tài)。
[0104]在具有第一半導(dǎo)體器件6和第二晶體管3i的半導(dǎo)體器件裝置處于關(guān)斷狀態(tài)時(shí)，以及在第一半導(dǎo)體器件6被接通時(shí)，跨越第一半導(dǎo)體器件6的負(fù)載通路的電壓降減少，使得其接通第一個(gè)第二晶體管\，其轉(zhuǎn)而接通第二個(gè)第二晶體管S1，等等。這繼續(xù)直到每個(gè)第二晶體管3i都再次被接通為止。
[0105]與第一半導(dǎo)體器件6串聯(lián)連接的第二晶體管3i的開關(guān)狀態(tài)取決于第一半導(dǎo)體器件6的開關(guān)狀態(tài)，并且遵循所述第一半導(dǎo)體器件6的開關(guān)狀態(tài)。因而，整個(gè)半導(dǎo)體器件裝置的開關(guān)狀態(tài)是由第一半導(dǎo)體器件6的開關(guān)狀態(tài)所限定的。在第一半導(dǎo)體器件6處于接通狀態(tài)時(shí)，所述半導(dǎo)體器件裝置處于接通狀態(tài)，以及在第一半導(dǎo)體器件6處于關(guān)斷狀態(tài)時(shí)，所述半導(dǎo)體器件裝置處于關(guān)斷狀態(tài)。
[0106]所述半導(dǎo)體器件裝置在第一和第二外部端子31、S之間具有低電阻，并且當(dāng)其處于關(guān)斷狀態(tài)時(shí)，在第一和第二外部端子31、S之間具有高電阻。在接通狀態(tài)下，第一和第二外部端子31、S之間的歐姆電阻對(duì)應(yīng)于第一半導(dǎo)體器件6和第二晶體管3i的接通電阻Rm的和。電壓阻塞能力(其為在雪崩擊穿開始之前在所述半導(dǎo)體裝置處于關(guān)斷狀態(tài)時(shí)能夠施加在第一和第二外部端子31、S之間的最大電壓)對(duì)應(yīng)于第一半導(dǎo)體器件6和第二晶體管3i的電壓阻塞能力的和。第一半導(dǎo)體器件6和各個(gè)第二晶體管31可以具有相對(duì)低的電壓阻塞能力，例如，處于3V和50V之間的電壓阻塞能力。但是，根據(jù)第二晶體管3的數(shù)量n，能夠獲得高達(dá)幾百伏(例如600V)的高總體電壓阻塞能力。
[0107]所述半導(dǎo)體器件裝置的電壓阻塞能力和接通電阻分別由第一半導(dǎo)體器件6和第二晶體管3i的電壓阻塞能力以及由第一半導(dǎo)體器件6和第二晶體管3i的接通電阻所限定。在實(shí)現(xiàn)顯著多于2個(gè)第二晶體管3i (n?2)時(shí)，例如，實(shí)現(xiàn)5個(gè)以上、10個(gè)以上、或甚至20個(gè)以上第二晶體管3i，那么所述半導(dǎo)體裝置的電壓阻塞能力和接通電阻主要由具有第二晶體管3i的裝置3所限定。整個(gè)半導(dǎo)體器件裝置I可以像常規(guī)功率晶體管那樣操作，在常規(guī)功率晶體管中的情況下，集成的漂移區(qū)主要限定接通電阻和電壓阻塞能力。因而，具有第二晶體管3i的裝置3具有等價(jià)于常規(guī)功率晶體管中的漂移區(qū)的功能。因此，能夠?qū)⒕哂械诙w管3i的裝置3稱為有效漂移區(qū)(ADR)。在將第一半導(dǎo)體器件實(shí)現(xiàn)為MOSFET時(shí)，可以將圖13的整個(gè)半導(dǎo)體器件裝置以及還將具有與功率晶體管I的漂移區(qū)并聯(lián)連接的有效漂移區(qū)的圖1的半導(dǎo)體器件裝置稱為ADR晶體管或者ADRFET。
[0108]像具有與功率晶體管I的漂移區(qū)并聯(lián)連接的第二晶體管的圖1中所圖示的電路裝置那樣，能夠?qū)D13中所圖示的具有與第一晶體管6的負(fù)載通路D-S串聯(lián)連接的第二晶體管Stl^n的電路裝置 實(shí)現(xiàn)在一個(gè)半導(dǎo)體主體中。圖17圖示出了半導(dǎo)體主體100的第一實(shí)施例，其中集成了具有第一晶體管6和多個(gè)第二晶體管Stl^n的電路裝置。具體而言，圖17圖示出其中布置了第一半導(dǎo)體器件6和n+1個(gè)第二晶體管StlIn的有效區(qū)(源極區(qū)、漏極區(qū)和主體區(qū))的半導(dǎo)體鰭的垂直截面圖。
[0109]圖17中所圖示的實(shí)施例是以圖9中所圖示的實(shí)施例為基礎(chǔ)的。在圖17中所圖示的電路裝置或集成電路中，將第一晶體管6和每個(gè)第二晶體管Stl^n實(shí)現(xiàn)為FINFET，具體實(shí)現(xiàn)為U溝槽圍繞柵極FINFET。圖17圖示出了半導(dǎo)體主體100在垂直剖面中的垂直截面圖，該垂直剖面在各個(gè)半導(dǎo)體鰭的縱向方向上貫穿各個(gè)FINFET的半導(dǎo)體鰭。如之前在本文中參考圖8A到SC解釋的那樣來實(shí)現(xiàn)第二晶體管Iln,區(qū)別在于各個(gè)FINFET的主體區(qū)43未被布置在功率晶體管的漂移區(qū)(圖8A到SC中的2)之上，而是布置在襯底7上?？梢园凑蘸芏喾N不同的方式實(shí)現(xiàn)這一襯底7，如將在下文中參考圖18和19所解釋的那樣。各個(gè)第二晶體管Ijn可以是等同的；在圖17中僅指示了針對(duì)多個(gè)第二晶體管中的一個(gè)，即針對(duì)晶體管S1的參考字符。
[0110]像第二晶體管StlIn那樣，在圖17所圖示的實(shí)施例中，將第一晶體管6也實(shí)現(xiàn)為U溝槽圍繞柵極FINFET。然而，也可以將第一晶體管6以及第二晶體管StlIn實(shí)現(xiàn)為雙柵極FINFET。甚至有可能將第一晶體管6和第二晶體管StlIn實(shí)現(xiàn)為不同類型的晶體管。[0111]參照?qǐng)D17，將第一晶體管6的源極區(qū)61和漏極區(qū)62布置為在半導(dǎo)體鰭的縱向方向上相互遠(yuǎn)離，其中，所述源極區(qū)和漏極區(qū)61、62由從第一晶體管6的半導(dǎo)體鰭的頂表面延伸到所述半導(dǎo)體鰭中的U型溝槽所分離。在所述U形溝槽中并沿所述半導(dǎo)體鰭的側(cè)壁(圖17中未不出)布置柵電極64和柵極電介質(zhì)65,使得柵電極65與第一晶體管6的主體區(qū)63相鄰，其中，將主體區(qū)63布置在源極區(qū)和漏極區(qū)61、62下面以及也在所述U形溝槽下面。在圖17中針對(duì)第一晶體管6以及針對(duì)第二晶體管由虛線指示了柵電極64和柵極電介質(zhì)65沿所述半導(dǎo)體鰭的一個(gè)側(cè)壁的位置。
[0112]例如，將第一晶體管6實(shí)現(xiàn)為增強(qiáng)型晶體管。在這種情況下，源極區(qū)61和漏極區(qū)62具有第一摻雜類型，例如，η型，以及主體區(qū)63具有第二摻雜類型，例如，P型。源極區(qū)61和主體區(qū)63兩者都被連接至源極端子S，在圖17中僅示意性圖示了該源極端子S。在根據(jù)圖17的集成電路中，將第一晶體管6和第二晶體管Stl^n如此布置，使得各個(gè)晶體管的半導(dǎo)體鰭的縱向方向處于一條直線內(nèi)，從而使得第二晶體管中的第一個(gè)晶體管3。在與第一晶體管I的半導(dǎo)體鰭的縱向方向相對(duì)應(yīng)的方向上鄰接第一晶體管6，使得第二晶體管中的第二個(gè)晶體管S1在與第二晶體管中的第一個(gè)晶體管3。的半導(dǎo)體鰭的縱向方向相對(duì)應(yīng)的方向上與第二晶體管中的第一個(gè)晶體管\鄰接，等等。使各個(gè)第二晶體管的半導(dǎo)體鰭由從半導(dǎo)體鰭的頂表面貫穿所述半導(dǎo)體鰭向下延伸至襯底7的絕緣層47所相互絕緣。使包括第一晶體管6的有效晶體管區(qū)域的半導(dǎo)體鰭由從半導(dǎo)體鰭的頂表面向下延伸至襯底7的另外的絕緣層48與包括第二晶體管中的第一個(gè)晶體管3。的有效晶體管區(qū)域的半導(dǎo)體鰭絕緣。第一晶體管6的漏極區(qū)位于第一晶體管6的半導(dǎo)體鰭的第一縱向末端處，其中，所述第一縱向末端是面向第二晶體管中的第一個(gè)晶體管3。的半導(dǎo)體鰭的縱向末端。將第一晶體管6的源極區(qū)61布置在第一晶體管6的半導(dǎo)體鰭的第二縱向末端處，其中，所述第二縱向末端背向第二晶體管中的第一個(gè)晶體管3。的半導(dǎo)體鰭。在這一縱向末端處，主體區(qū)63延伸至半導(dǎo)體鰭的頂表面并被連接至處于這一頂表面處的源極端子S。然而，這只是一個(gè)示例。所述源極端子也可以包括貫穿所述源極區(qū)61延伸到主體區(qū)63中并連接源極區(qū)61和主體區(qū)63兩者的接觸電極。
[0113]像圖13中那樣，圖17中的隊(duì)表示所述電路裝置的漏極端子，其由第二晶體管在第二晶體管1-Sn的鏈中的最后一個(gè)晶體管3n的漏極端子所形成。在圖17中所圖示的實(shí)施例中，具有與第二晶體管3n的漏極區(qū)42相同的摻雜類型的第一半導(dǎo)體區(qū)域33與第二晶體管3n的漏極區(qū)42鄰接，并被連接至漏極端子D3。這一漏極端子D3是有效漂移區(qū)的漏極端子。
[0114]根據(jù)一個(gè)實(shí)施例，將第一晶體管6實(shí)現(xiàn)為η型增強(qiáng)型晶體管，而將第二晶體管實(shí)現(xiàn)為η型耗盡型晶體管。將第二晶體管中的第一個(gè)晶體管\的柵電極電連接至第一晶體管6的源極端子S，以及將這一第一個(gè)晶體管\的源極區(qū)電連接至所述第一晶體管6的漏極區(qū)62。來自其他第二晶體管31-3n的每個(gè)晶體管使其柵極端子連接至在第一晶體管6的方向上布置的相鄰第二晶體管的源極端子，并使其源極端子連接至這一相鄰第二晶體管的漏極端子。例如，所述第二晶體管32使其柵極端子連接至第二晶體管S1的源極端子，并使其源極端子連接至第二晶體管S1的漏極端子或漏極區(qū)。
[0115]第二晶體管StlIn中的每個(gè)可以按照與參考圖10和11所解釋的相同方式包括多個(gè)并聯(lián)連接的晶體管單元。如圖10中所圖示的，可以將兩個(gè)相鄰第二晶體管的各個(gè)晶體管單元的半導(dǎo)體鰭的縱向方向布置為處于一條直線上。然而，也有可能的是，兩個(gè)相鄰第二晶體管(例如，圖11的晶體管3m和3n)的半導(dǎo)體鰭的縱向方向被相互并聯(lián)布置。
[0116]參照?qǐng)D17，能夠?qū)⒁r底7實(shí)現(xiàn)為具有與第二晶體管主體區(qū)43的摻雜類型互補(bǔ)的摻雜類型的半導(dǎo)體襯底。將襯底7布置在第一晶體管6和每個(gè)第二晶體管Stl^n的下面，并且襯底7可以與第一晶體管6的主體區(qū)63以及第二晶體管3Q-3n的主體區(qū)43鄰接。
[0117]圖18圖示出了包括第一晶體管6和多個(gè)第二晶體管Iln的集成電路的進(jìn)一步實(shí)施例。圖18的集成電路是圖17的集成電路的修改，其中，在根據(jù)圖18的集成電路中，襯底7包括具有與第二晶體管Iln的主體區(qū)43的摻雜類型互補(bǔ)的摻雜類型的第一部分71。將這一第一部分71布置在第二晶體管3Q-3n的主體區(qū)43下面以及也在絕緣層47下面，以便形成在半導(dǎo)體主體100的橫向或水平方向上延伸的連續(xù)半導(dǎo)體區(qū)域71。襯底7的第一部分71不在第一晶體管6下面延伸，其中，另外的絕緣層48比絕緣層47更深地延伸到半導(dǎo)體主體100中，以便將所述第一部分71與半導(dǎo)體主體100的其中實(shí)現(xiàn)第一晶體管6的那些區(qū)域分離。襯底7還包括與第一部分71互補(bǔ)地被摻雜的第二部分72，其中，這一第二部分72與第一晶體管6的主體區(qū)63鄰接，并且在第一晶體管6和每個(gè)第二晶體管StlIn下面在半導(dǎo)體主體100的橫向或水平方向上延伸。
[0118]襯底7的第一和第二部分71、72在第二晶體管StlIn和第一晶體管6之間提供結(jié)式隔離。此外，襯底7的第一部分71和主體區(qū)43在第二晶體管StlIn之間提供了結(jié)式絕緣。在圖18中所圖示的實(shí)施例中，將第一晶體管6與第二晶體管Stl^n中的第一個(gè)晶體管30分離的絕緣層48從半導(dǎo)體主體100的第一表面延伸到半導(dǎo)體主體100中并且延伸到第二襯底部分72中。這一絕緣層48可以比將各個(gè)第二晶體管3Q-3n分離的絕緣層47更深地延伸到半導(dǎo)體主體100中。
[0119]根據(jù)進(jìn)一步實(shí)施例(未圖示出)，絕緣層48在半導(dǎo)體主體100的垂直方向上貫穿第二襯底部分72延伸至所述半導(dǎo)體主體100的與所述第一表面相對(duì)的第二表面。
`[0120]絕緣層47、48可以完全由電介質(zhì)材料構(gòu)成。然而，根據(jù)進(jìn)一步實(shí)施例，所述絕緣層包括沿其中形成所述絕緣層的溝槽的側(cè)壁和底部的電介質(zhì)材料以及填充所述溝槽的諸如金屬或多晶硅的導(dǎo)電材料。
[0121]根據(jù)進(jìn)一步實(shí)施例，圖18的第一襯底部分71具有與第二晶體管的主體區(qū)43相同的摻雜類型，并相對(duì)于所述第一襯底部分71和所述主體區(qū)對(duì)所述第二襯底部分72進(jìn)行互補(bǔ)摻雜。
[0122]圖19圖示出了集成電路的進(jìn)一步實(shí)施例。在這一實(shí)施例中，將襯底7實(shí)現(xiàn)為SOI襯底，并且襯底7包括與第二晶體管StlIn的主體區(qū)43和第一晶體管6的主體區(qū)63鄰接并在半導(dǎo)體主體100的橫向或水平方向上延伸的絕緣層73。將絕緣層73布置在具有第一或第二摻雜類型的半導(dǎo)體襯底74上。
[0123]第一半導(dǎo)體器件6和第二晶體管3 (下文中稱為器件)中的每個(gè)可以包括并聯(lián)連接的多個(gè)等同的單元(晶體管單元)?？梢詫⑦@些單元中的每個(gè)實(shí)現(xiàn)為FINFET。在一個(gè)器件中提供并聯(lián)連接的多個(gè)單元能夠有助于增加電流承受能力，以及降低各個(gè)器件的接通電阻。
[0124]圖20圖示出了根據(jù)第一實(shí)施例的半導(dǎo)體裝置的頂視圖，其包括第一半導(dǎo)體器件6和多個(gè)第二晶體管3i，其中這些器件中的每個(gè)具有并聯(lián)連接的多個(gè)(從其中圖示出了 3個(gè))單元。將一個(gè)器件中的各個(gè)單元實(shí)現(xiàn)在不同的半導(dǎo)體鰭13(^130^130^中。這些單元中的每個(gè)具有在圖19中額外用“S”標(biāo)記的源極區(qū)61、41i以及在圖20中額外用“D”表示的漏極區(qū)62、42”通過使一個(gè)器件的源極區(qū)連接在一起，以及通過將一個(gè)器件的漏極區(qū)連接在一起來使一個(gè)器件的單元并聯(lián)連接。在圖20中以粗線示意性地圖示出了這些連接以及不同器件的負(fù)載端子之間的連接。在圖20中未圖示出不同器件的控制端子(柵極端子)和負(fù)載端子之間的連接?？梢允褂貌贾迷谒霭雽?dǎo)體主體之上且通過通孔與各個(gè)有效區(qū)(源極區(qū)和漏極區(qū))接觸的常規(guī)接線布置來實(shí)現(xiàn)所述單元和不同器件之間的連接。那些接線布置是公知的，使得在這點(diǎn)上不需要進(jìn)一步的解釋。一個(gè)器件的各個(gè)單元具有布置在各個(gè)半導(dǎo)體鰭的U形溝槽中以及在各個(gè)鰭之間的溝槽中的公共柵電極64.44^44^442、44n。這些“鰭之間的溝槽”是沿鰭13(^13(^13(^的縱向溝槽。
[0125]圖21圖示出了用于實(shí)現(xiàn)具有多個(gè)晶體管單元的一個(gè)第二晶體管3i的進(jìn)一步實(shí)施例。在這一實(shí)施例中，將第二晶體管3i的多個(gè)晶體管單元實(shí)現(xiàn)在一個(gè)半導(dǎo)體鰭130中。在半導(dǎo)體鰭130的縱向方向上，使源極區(qū)和漏極區(qū)411、42i交替布置，其中，源極區(qū)Mi和相鄰的漏極區(qū)42,由容納柵電極41的一個(gè)(U形)溝槽所分離。將源極區(qū)41i連接至第二晶體管3,的第一負(fù)載端子(源極端子)S，以及將漏極區(qū)42,連接至第二晶體管3,的第二負(fù)載端子(漏極端子)D，使得各個(gè)晶體管單元被并聯(lián)連接。柵電極44是對(duì)于各個(gè)晶體管單元所共有的，并且其在縱向方向上沿半導(dǎo)體鰭130的側(cè)壁延伸。每個(gè)源極區(qū)41和每個(gè)漏極區(qū)42(除了布置在半導(dǎo)體鰭130的縱向末端處的源極區(qū)和漏極區(qū)外)是對(duì)于兩個(gè)相鄰晶體管單元所共有的。
[0126]參考圖21所解釋的在一個(gè)半導(dǎo)體鰭中提供若干個(gè)晶體管單元的概念當(dāng)然也可適用于第一半導(dǎo)體器件6的實(shí)現(xiàn)方式。
[0127]參考圖22A到22C，一個(gè)第二晶體管3i可以包括多個(gè)半導(dǎo)體鰭130IV、130v、130V1、130νπ，其中每個(gè)半導(dǎo)體鰭130IV-130VII包括多個(gè)晶體管單元(在圖22Α中由劃線和點(diǎn)線框?qū)@些單元之一進(jìn)行加亮)。圖22Α示出了一個(gè)第二晶體管頂視圖，圖22Β示出了穿過不同鰭130IV-130VII中的源極區(qū) 所截取的剖面F-F中的垂直截面圖，以及圖22C示出了穿過不同鰭中的具有柵電極44的溝槽所截取的剖面G-G中的垂直截面圖。參考圖22Α，將各個(gè)晶體管單元的源極區(qū)Mi連接至第一負(fù)載端子S，以及將各個(gè)晶體管單元的漏極區(qū)連接至第二晶體管3i的第二負(fù)載端子D，使得各個(gè)晶體管單元被并聯(lián)連接。在圖22k中示意性地圖示出了這些連接。
[0128]參考圖22A到22C所解釋的提供其中每個(gè)半導(dǎo)體鰭都包括多個(gè)晶體管單元的多個(gè)半導(dǎo)體鰭的概念當(dāng)然還可適用于第一半導(dǎo)體器件6的實(shí)現(xiàn)方式。
[0129]盡管在圖22A中僅圖示出了 20個(gè)晶體管單元，即四個(gè)半導(dǎo)體鰭130IV-130VII中的每個(gè)中具有五個(gè)單元，但是一個(gè)第二晶體管3i或者第一半導(dǎo)體器件6可以包括多達(dá)幾千個(gè)，乃至多達(dá)幾千萬或者幾億個(gè)并聯(lián)連接的晶體管單元。各個(gè)晶體管單元形成了并聯(lián)連接的晶體管單元的矩陣。在下文中將具有以矩陣布置的多個(gè)晶體管單元的器件(第一半導(dǎo)體器件6或第二晶體管3P稱為矩陣器件。
[0130]圖22圖示出了可以如何將被實(shí)現(xiàn)為矩陣器件的第二晶體管串聯(lián)連接。出于說明的目的，在圖23中僅示出了兩個(gè)第二晶體管31、3i+1。為了將這兩個(gè)晶體管串聯(lián)，將第二晶體管3,的源極區(qū)連接至晶體管3i+1的漏極區(qū)。將第二晶體管3,的漏極區(qū)連接至第二晶體管3η (未圖示出)的源極區(qū)，以及將第二晶體管3i+1的源極區(qū)連接至第二晶體管3i+2 (未圖示出)的漏極區(qū)。
[0131]參照之前在本文中所提供的解釋，可以將第二晶體管Sc1-Sn實(shí)現(xiàn)為耗盡型晶體管。這些耗盡型晶體管是在接通狀態(tài)下少數(shù)電荷載流子流動(dòng)的單極晶體管。在η型耗盡型晶體管中，多數(shù)電荷載流子是電子，而在P型電荷載流子方面，多數(shù)電荷載流子為空穴。
[0132]然而，可能存在所述電路裝置的其中在第二晶體管ScrSn中生成少數(shù)電荷載流子的操作模式或操作情況?？梢岳缤ㄟ^熱生成、通過雪崩生成或者在所述電路裝置以反轉(zhuǎn)模式操作時(shí)生成這些少數(shù)電荷載流子。在施加于第一晶體管6的源極端子S和漏極端子D3之間的電壓使第一晶體管6反向偏置時(shí)，如圖13到19所圖示的電路裝置以反轉(zhuǎn)模式操作，使得第一晶體管6的源極區(qū)61和主體區(qū)63之間的ρη結(jié)被正向偏置。在將第一晶體管6被實(shí)現(xiàn)為η型增強(qiáng)型晶體管并將第二晶體管Stl^n實(shí)現(xiàn)為η型耗盡型晶體管的電路裝置中，使第一晶體管6反向偏置的電壓是處于源極端子S和漏極端子D3之間的正電壓，而在具有P型晶體管的電路裝置中，源極端子和漏極端子之間的負(fù)電壓使第一晶體管反向偏置。在這種情況下，第一晶體管6被操作為二極管(體二極管),其中，經(jīng)過第一晶體管6的電流進(jìn)一步流經(jīng)第二晶體管StlIn至漏極端子D3。在相對(duì)于第一晶體管6的主體區(qū)63對(duì)襯底進(jìn)行互補(bǔ)摻雜時(shí)，在使第一晶體管6反向偏置時(shí)，來自第一晶體管6的少數(shù)電荷載流子將穿過襯底7行進(jìn)至各個(gè)第二晶體管4-3#在襯底7具有與主體區(qū)63相同的摻雜類型，并被連接至主體區(qū)63的裝置中，襯底7將少數(shù)電荷載流子注入到第二晶體管3Q-3n的主體區(qū)43中。然而，這取決于襯底的類型。在使用例如如圖19中所圖示的SOI襯底時(shí)，能夠防止少數(shù)電荷載流子從第一晶體管6行進(jìn)至第二晶體管
[0133]在第二晶體管SciIn*生成的或者以某種方式注入到第二晶體管StlIn中的少數(shù)電荷載流子可能對(duì)第二晶體管1-Sn的操作造成負(fù)面影響。這些少數(shù)電荷載流子可能沿柵極電介質(zhì)45累積，并可能因此將柵電極44屏蔽，使得在更壞的情況下，無法再使第二晶體管30_3η關(guān)斷。
[0134]為了防止可能與第二晶體管中的少數(shù)電荷載流子的累積相關(guān)發(fā)生的問題，第二晶體管StlIn可以包括相對(duì)于第二晶體管Stl^n的源極區(qū)、漏極區(qū)和主體區(qū)互補(bǔ)摻雜并且被連接于相應(yīng)的第二晶體管1-Sn的所述主體區(qū)和源極端子或漏極端子之間的半導(dǎo)體區(qū)域。
[0135]圖24Α和24Β圖示出了包括這樣的額外半導(dǎo)體區(qū)域的第二晶體管3i的一個(gè)實(shí)施例。
[0136]圖24A和24B中所圖示的第二晶體管3i被實(shí)現(xiàn)為U形溝槽圍繞柵極FINFET，然而可以將提供相對(duì)于晶體管3i的有效區(qū)互補(bǔ)摻雜的額外半導(dǎo)體區(qū)域的基本原理相應(yīng)地應(yīng)用于任何類型的第二晶體管。圖24A圖示出了在垂直剖面中的第二晶體管3i的垂直截面圖，該垂直剖面在晶體管3i的半導(dǎo)體鰭的縱向方向上貫穿所述半導(dǎo)體鰭。圖24B圖示出了晶體管3,的水平截面圖。
[0137]參照?qǐng)D24A和24B，晶體管3i包括相對(duì)于晶體管3i的源極區(qū)41、漏極區(qū)42和主體區(qū)43互補(bǔ)摻雜的第一半導(dǎo)體區(qū)域49。將這一第一半導(dǎo)體區(qū)域49布置在晶體管3i的主體區(qū)43和源電極81之間，其中，進(jìn)一步將所述源電極81連接至所述源極區(qū)41。應(yīng)當(dāng)注意到，之前解釋的第二晶體管StlIn中的每個(gè)具有對(duì)應(yīng)于圖24A中所圖示的源電極81的源電極。然而，為了易于說明，在之前解釋的附圖中沒有明確示出這些源電極。[0138]參照?qǐng)D24B，將第一半導(dǎo)體區(qū)域49布置為與源極區(qū)41相鄰，其中，將源極區(qū)41和第一半導(dǎo)體區(qū)域49兩者布置在主體區(qū)43和源電極81之間。第一半導(dǎo)體區(qū)域49允許可能存在于主體區(qū)43中的少數(shù)電荷載流子流向源電極81，以便將其從主體區(qū)43去除。因此，第一半導(dǎo)體區(qū)域49有助于防止少數(shù)電荷載流子在第二晶體管Stl^n中累積。
[0139]圖25圖示出了包括第一晶體管6和與第一晶體管6串聯(lián)連接的多個(gè)第二晶體管的電路裝置的進(jìn)一步實(shí)施例。圖21中所圖示的電路裝置以圖13到23中所圖示的電路
裝置之一為基礎(chǔ)。在這一實(shí)施例中，將第一晶體管6實(shí)現(xiàn)為增強(qiáng)M0SFET，具體實(shí)現(xiàn)為η型增強(qiáng)型M0SFET，而將第二晶體管3Q-3n實(shí)現(xiàn)為耗盡型M0SFET，具體實(shí)現(xiàn)為η型耗盡型M0SFET，然而這只是一個(gè)示例。也可以按照之前本文中所解釋的任何其他方式來實(shí)現(xiàn)所述第一和第二晶體管3Q-3n。
[0140]在根據(jù)圖25的電路裝置中，使第一晶體管6關(guān)斷時(shí)，以及在有效漂移區(qū)3的漏極端子D3和具有反向偏置狀況的第一晶體管6的源極端子S之間施加電壓時(shí)，使所述電壓如此分布，使得這一電壓的一部分跨越第一晶體管6的負(fù)載通路降低，而這一電壓的其他部分則跨越第二晶體管1-Sn的負(fù)載通路降低。然而，模擬已經(jīng)表明，這一電壓對(duì)于第二晶體管Ijn可能不具有均等的分布。而是，被布置為更靠近第一晶體管6的那些第二晶體管具有比被布置為遠(yuǎn)離第一晶體管6的那些第二晶體管更高的電壓負(fù)荷。
[0141]為了使所述電壓相對(duì)于第二晶體管更加均等地分布，圖25的電路裝置包括被配置為限制或者箝定跨越第二晶體管StlIn的電壓的電壓限制裝置9。可選地，還將箝位元件9n+1與第一晶體管6的(在源極端子和漏極端子之間的)負(fù)載通路并聯(lián)連接?？梢园凑蘸芏嗖煌姆绞絹韺?shí)現(xiàn)這些電壓箝位裝置9。只是出于說明的目的，圖25中所圖示的箝位裝置9包括齊納二極管乂-先…其中，每個(gè)齊納二極管W與第二晶體管Sc1-Sn之一的負(fù)載通路并聯(lián)連接，并可選地與第一晶體管6并聯(lián)連接。
[0142]作為對(duì)齊納二極管的`替代，也可以使用隧道二極管、PIN 二極管、雪崩二極管等。根據(jù)圖26中所圖示的進(jìn)一步實(shí)施例，將各個(gè)箝位元件乂-先爿實(shí)現(xiàn)為晶體管，例如，P型MOSFET0這些MOSFET中的每個(gè)使其柵極端子連接至其漏極端子，并使每個(gè)MOSFET的負(fù)載通路(漏極一源極通路)與一個(gè)第二晶體管的負(fù)載通路并聯(lián)連接。
[0143]可以將圖25所圖示的諸如齊納二極管的各個(gè)箝位元件或者圖26中所圖示的MOSFET %-先集成在與第二晶體管同的半導(dǎo)體主體中。然而，也可以將這些箝位元件實(shí)現(xiàn)為布置在所述半導(dǎo)體主體外側(cè)的外部器件。
[0144]使箝位元件與第二晶體管4-3^并聯(lián)不限于其中將第二晶體管與第一晶體管6串聯(lián)連接的電路裝置。還可以將箝位元件與如圖1中所圖示的電路裝置中的第二晶體管并聯(lián)連接，其中所述第二晶體管Ijn與第一晶體管I的漂移區(qū)2 (的部分)并聯(lián)連接。
[0145]盡管在圖25中所圖示的實(shí)施例中，每個(gè)第二晶體管Stl^n具有與之相關(guān)聯(lián)的一個(gè)箝位元件，但可能存在不具有與之相關(guān)聯(lián)的箝位元件的第一和第二晶體管。根據(jù)一個(gè)實(shí)施例，只有在具有第一晶體管6和第二晶體管的晶體管鏈中靠近第一晶體管6布置的晶體管具有與之相關(guān)聯(lián)的箝位元件，而被布置為更加遠(yuǎn)離第一晶體管6的晶體管不具有與之相關(guān)聯(lián)的箝位元件。此外，一個(gè)箝位元件可以與串聯(lián)連接的兩個(gè)或更多個(gè)第二晶體管相關(guān)聯(lián)。在這種情況下，一個(gè)箝位元件與兩個(gè)或更多個(gè)第二晶體管的串聯(lián)電路并聯(lián)連接。
[0146]對(duì)提供諸如齊納二極管的箝位元件替代或除此之外，可以將用于限制或鉗定跨越一個(gè)第二晶體管的電壓降的措施集成在所述第一和第二晶體管本身中。
[0147]圖27A和27B圖示出了一個(gè)第二晶體管3i的實(shí)施例。將這一晶體管實(shí)現(xiàn)為U形溝槽圍繞柵極FINFET，其中，圖27A示出了晶體管3i的垂直截面圖，以及圖27B圖示出了晶體管水平截面圖。這一晶體管具有源極區(qū)41和漏極區(qū)42，其中，將源極區(qū)41電連接至源電極81，以及將漏極區(qū)42電連接至漏電極82。這一晶體管3,進(jìn)一步包括至少一個(gè)半導(dǎo)體區(qū)域91，其相對(duì)于漏極區(qū)42互補(bǔ)摻雜，與主體區(qū)43鄰接，并被連接至漏電極82。可選地，相對(duì)于源極區(qū)41互補(bǔ)摻雜的第二半導(dǎo)體區(qū)域92與主體區(qū)43鄰接并被連接至源電極81。第一和第二半導(dǎo)體區(qū)域91、92在其被柵電極44所覆蓋的區(qū)域中與柵極電介質(zhì)45鄰接。第一和第二半導(dǎo)體區(qū)域91、92連同主體區(qū)43 —起形成了具有與第二晶體管3i的導(dǎo)通類型互補(bǔ)的導(dǎo)通類型的增強(qiáng)M0SFET。在柵電極44和源極區(qū)41處的電壓之間的電壓達(dá)到這一MOSFET的閾值電壓時(shí)，所述增強(qiáng)MOSFET被接通，以便將跨越晶體管3i的電壓降鉗定至接近與第二晶體管3i互補(bǔ)的這一增強(qiáng)型晶體管的閾值電壓的值。
[0148]圖28圖示出了包括集成箝位裝置的第二晶體管3i的進(jìn)一步實(shí)施例。圖28示出了這一晶體管3i的垂直截面圖。這一晶體管3i包括布置在主體區(qū)43中并與源極區(qū)41鄰接的具有與所述源極區(qū)41相同的摻雜類型的雪崩區(qū)93。這一雪崩區(qū)93的摻雜濃度高于主體區(qū)43的摻雜濃度，并且其可以對(duì)應(yīng)于源極區(qū)41的摻雜濃度。在源極區(qū)和漏極區(qū)41、42之間的電壓達(dá)到由雪崩區(qū)93所限定的雪崩電壓時(shí)，從這一雪崩區(qū)93開始發(fā)生雪崩擊穿，以便鉗定跨越晶體管電壓。
[0149]在之前所解釋的實(shí)施例中，通過控制第一晶體管1、6(其意味著接通或關(guān)斷第一晶體管1、6)來控制具有所述第一晶體管1、6和第二晶體管的電路裝置。作為對(duì)用于控制所述電路裝置的狀態(tài)的晶體管的替代，也可以使用二極管。圖29圖示出了以圖13的電路裝置為基礎(chǔ)并包括二極管60而不是晶體管的電路裝置。在圖29中所圖示的實(shí)施例中，將這一二極管60如此連接，以便在使二極管60反向偏置時(shí)，即在有效漂移區(qū)的漏極端子D3和二極管60的陽極端子之間施加正電壓時(shí)，使所述電路裝置阻塞(被關(guān)斷)?？梢詫⑦@一二極管實(shí)現(xiàn)為具有浮動(dòng)?xùn)哦俗踊蛘呔?有連接至固定參考電勢(shì)(諸如接地)的柵極端子的增強(qiáng)型MOSFET0在這種情況下，由增強(qiáng)型MOSFET的體二極管形成所述二極管。之前本文中已經(jīng)解釋的與具有第二晶體管Stl^n的有效漂移區(qū)的實(shí)現(xiàn)方式相關(guān)的所有內(nèi)容相應(yīng)地適用于圖29的有效漂移區(qū)3的實(shí)現(xiàn)方式。
[0150]可以像常規(guī)晶體管那樣，尤其是像常規(guī)MOSFET那樣使用如之前解釋的具有第一晶體管I以及并聯(lián)連接至第一晶體管的漂移區(qū)的第二晶體管串聯(lián)電路的電路裝置或者具有第一晶體管6和與第一晶體管6的負(fù)載通路串聯(lián)連接的第二晶體管的串聯(lián)電路的電路裝置。
[0151]圖30圖示出了這樣的電路裝置的一種可能的應(yīng)用。圖30中的參考字符10表示之前解釋的分別具有第一晶體管I或6以及具有第二晶體管的串聯(lián)電路的電路裝置之一。在下文中將具有有效漂移區(qū)(ADR)或有效漂移區(qū)帶(ADZ)的這一晶體管10稱為ADR晶體管10。ADR晶體管10具有由第一晶體管的柵極端子所形成的柵極端子G、由第一晶體管的源極端子所形成的源極端子S以及由第一晶體管的漏極端子和/或由在具有第二晶體管Stl^n的串聯(lián)電路中被布置為與第一晶體管相距最遠(yuǎn)的第二晶體管3n的漏極端子所形成的漏極端子D3。[0152]圖30圖示出了 ADR晶體管10在電壓轉(zhuǎn)換器中的使用，尤其是在具有回掃轉(zhuǎn)換器拓?fù)浣Y(jié)構(gòu)的開關(guān)模式電壓轉(zhuǎn)換器中的使用。這一電壓轉(zhuǎn)換器包括用于施加輸入電壓Vin的輸入端子201、202和用于提供輸出電壓Vout的輸出端子203、204。所述電壓轉(zhuǎn)換器用于將輸入電壓Vin轉(zhuǎn)換成輸出電壓Vout。所述轉(zhuǎn)換器包括具有初級(jí)繞組211和次級(jí)繞組212的變壓器210。使ADR晶體管10與初級(jí)繞組211串聯(lián)連接，其中，將具有初級(jí)繞組211和ADZ晶體管10的串聯(lián)電路連接于輸入端子211、212之間。將控制電路230連接至ADR晶體管10的柵極端子，并且將控制電路230配置為，在所述電壓轉(zhuǎn)換器處于操作中時(shí)，向ADR晶體管10的柵極端子G提供使ADR晶體管10周期性地接通和關(guān)斷的脈寬調(diào)制(PWM)驅(qū)動(dòng)信號(hào)S230。在使ADR晶體管10周期性地接通和關(guān)斷時(shí)，在變壓器210的次級(jí)繞組212處生成PWM方形電壓，其中，由連接于次級(jí)繞組212和輸出端子203、204之間的整流器裝置220對(duì)這一 PWM方形電壓進(jìn)行整流。例如，整流器裝置220可以包括至少一個(gè)諸如二極管的整流器兀件和電容器。
[0153]可以通過控制由控制電路230提供的PWM驅(qū)動(dòng)信號(hào)S230的占空因數(shù)來控制輸出電壓Vout。為此，控制電路230可以接收表示輸出電壓Vout的輸出電壓信號(hào)SVwt。對(duì)這一輸出電壓Svrat的生成和向控制電路230的發(fā)送是公知的，使得在這點(diǎn)上不需要進(jìn)一步的解釋。此外，控制電路230可以接收表示經(jīng)過ADR晶體管10的負(fù)載電流的電流信號(hào)S”對(duì)這樣的電流信號(hào)S1的生成也是公知的，使得在這點(diǎn)上不需要進(jìn)一步的解釋。控制電路230基于輸出電壓信號(hào)Svrat和電流信號(hào)S1生成PWM驅(qū)動(dòng)信號(hào)S230。從輸出電壓信號(hào)和電流信號(hào)生成PWM驅(qū)動(dòng)信號(hào)的PWM控制電路是公知的，使得在這點(diǎn)上不需要進(jìn)一步的解釋。
[0154]控制電路230包括電源端子，其中，電源電容231連接于這些電源端子之間。為了使控制電路230生成PWM驅(qū)動(dòng)信號(hào)S230，需要處于電源端子之間的電源電壓，這意味著必須在第一次對(duì)ADR晶體管10接通之前對(duì)電源電容器231進(jìn)行充電。在所述電壓變換器的操作中，即在對(duì)ADR晶體管進(jìn)行周期性接通和關(guān)斷時(shí)，能夠通過變壓器210的輔助繞組213對(duì)電源電容器231進(jìn)行充電，其中，這一輔助繞組213被感應(yīng)耦合至初級(jí)繞組211和次級(jí)繞組212，并且通過諸如二極管的整流器元件232被連接至電源電容器231。
[0155]在所述電壓轉(zhuǎn)換器起動(dòng)時(shí)，即第一次在輸入端子201、202之間施加輸入電壓Vin時(shí)，使ADR晶體管10關(guān)斷。因此，輸入電壓Vin主要在ADR晶體管10的漏極端子D3和源極端子S之間下降。參照?qǐng)D26，ADR晶體管10具有通過整流器元件232連接至電源電容器231的輸出端子IO115將這一輸出端子IO1連接至第二晶體管的串聯(lián)電路的接頭，并且輸出端子IO1提供低于輸入電壓Vin的適于對(duì)電源電容器231進(jìn)行充電的輸出電壓。
[0156]圖31詳細(xì)圖示出了 ADR晶體管10的實(shí)施例。為了更好的理解，在圖27中還圖示出了整流器元件232和電源電容器231。參照?qǐng)D31，將輸出端子IO1連接至第二晶體管中的兩個(gè)之間的接頭，其中，在根據(jù)圖30的實(shí)施例中，將輸出端子IO1連接至第二晶體管31和32之間的接頭。在ADR晶體管10處于關(guān)斷狀態(tài)時(shí)，其像分壓器那樣起作用，使得輸出端子IO1處的電壓低于漏極端子D3和源極端子S之間的總電壓?？梢酝ㄟ^適當(dāng)?shù)剡x擇接頭來調(diào)整輸出端子IO1處的期望輸出電壓，其中，與在被布置得離第一晶體管6更遠(yuǎn)的接頭處相比，輸出電壓在被布置得更靠近第一晶體管6的接頭處更低。
[0157]參照?qǐng)D31，可選地將電阻器233連接于輸出端子IO1和電源電容器231之間。這一電阻器可以有助于限制對(duì)電源電容器231的充電電流。此外，可以將開關(guān)234連接于輸出端子IO1和電容器231之間。通過這一開關(guān)234，能夠在電壓轉(zhuǎn)換器處于操作中時(shí)，即在輔助繞組213向電容器231提供充電電流時(shí)禁用經(jīng)由輸出端子IO1對(duì)電源電容器231進(jìn)行充電的充電機(jī)構(gòu)。
[0158]圖32和33圖示出了使用ADR晶體管10以便對(duì)諸如電源電容器的電容器231進(jìn)行充電的充電電路的兩個(gè)附加實(shí)施例。在圖32中所圖示的實(shí)施例中，將整流器元件232連接至ADR晶體管10的第一接頭，并將諸如齊納二極管或雪崩二極管或者齊納二極管或雪崩二極管的串聯(lián)電路的電壓限制元件235連接至ADR晶體管10的第二接頭。將第一接頭布置為比第二晶體管串聯(lián)電路中的第二接頭更靠近第一晶體管6。將電壓限制元件235連接于電容器231和第二接頭之間。在這一電路中，只要在跨越電容器231的電壓高于第二接頭處的電勢(shì)加上電壓限制元件的限制電壓時(shí)，就使電容器231經(jīng)由所述電壓限制元件進(jìn)行放電。根據(jù)圖32的電路的操作原理如下:在使ADR晶體管關(guān)斷，使得各個(gè)接頭處的電勢(shì)增加時(shí)，將所述電容器充電至第一接頭的電勢(shì)減去二極管232的正向電壓。在跨越具有第二晶體管串聯(lián)電路的電壓進(jìn)一步增加，使得第二接頭處的電勢(shì)變得高于第一接頭處的電勢(shì)時(shí)，對(duì)所述電容器進(jìn)一步充電，即充電至第二接頭處的電勢(shì)減去齊納二極管235的正向電壓。在每種情況下，只有在將第一晶體管6接通時(shí)以及在第二接頭處的電勢(shì)減少至所述電容器的電壓V231減去齊納二極管235的擊穿電壓時(shí)，對(duì)所述電容器231進(jìn)行放電。因而，所述電容器的電壓V231與滯后曲線一致。
[0159]在圖33所圖示的實(shí)施例中，將諸如二極管的另外的整流器元件236連接于電容器231和第二接頭之間。在這一電路中，在使ADR晶體管關(guān)斷和接通時(shí)，跨越所述電容器生成具有滯后的電壓V231。在使ADR晶體管10關(guān)斷，并且第一接頭處的電勢(shì)增加時(shí)，將電容器231充電至大約對(duì)應(yīng)于所述接頭處的電勢(shì)的電勢(shì)(二極管232的正向電壓相對(duì)于第一接頭處的電壓通常是可忽略的)。在使ADR晶體管接通，使得第二接頭處的電勢(shì)減少時(shí)，電壓V231大約對(duì)應(yīng)于第二接頭處的電勢(shì)(所述另外的二極管236的正向電壓相對(duì)于第二接頭處的電壓通常是可忽略的)，其中，在ADR晶體管被完全接通時(shí)，第二接頭處的電勢(shì)大約對(duì)應(yīng)于源極電勢(shì)。
[0160]作為對(duì)使用輸出端子IO1以便對(duì)電源電容器231進(jìn)行充電的替代，也可以使用輸出端子IO1以便僅測(cè)量ADR晶體管10內(nèi)的電壓降。
[0161]盡管已經(jīng)公開了本發(fā)明的各種示范性實(shí)施例，但是對(duì)于本領(lǐng)域技術(shù)人員而言將明顯的是，在不背離本發(fā)明的精神和范圍的情況下可以做出將實(shí)現(xiàn)本發(fā)明的一些優(yōu)點(diǎn)的各種改變和修改。對(duì)于本領(lǐng)域技術(shù)人員而言將顯而易見的是，可以適當(dāng)?shù)靥娲鷪?zhí)行相同功能的其他部件。應(yīng)當(dāng)提到的是，可以使參考具體附圖所解釋的特征與其他附圖的特征相結(jié)合，即使是在尚未明確提到這種結(jié)合的那些情況下。此外，可以按照完全的軟件實(shí)現(xiàn)方式、使用適當(dāng)?shù)奶幚砥髦噶?、或者按照利用硬件邏輯和軟件邏輯的組合來實(shí)現(xiàn)相同結(jié)果的混合實(shí)現(xiàn)方式來實(shí)現(xiàn)本發(fā)明的方法。旨在由所附權(quán)利要求來覆蓋對(duì)本發(fā)明構(gòu)思的這種修改。
【權(quán)利要求】
1.一種半導(dǎo)體器件裝置，包括: 具有負(fù)載通路的第一半導(dǎo)體器件； 多個(gè)第二晶體管，均具有處于第一負(fù)載端子和第二負(fù)載端子之間的負(fù)載通路以及控制端子； 其中，所述第二晶體管使其負(fù)載通路串聯(lián)連接，并且串聯(lián)連接至第一晶體管的負(fù)載通路，并且 其中，所述第二晶體管中的每個(gè)使其控制端子連接至其他第二晶體管之一的負(fù)載端子，并且其中，所述第二晶體管之一使其控制端子連接至所述第一半導(dǎo)體器件的負(fù)載端子之一 O
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件裝置，其中，將所述第一半導(dǎo)體器件實(shí)現(xiàn)為晶體管。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件裝置，其中，將所述第一半導(dǎo)體器件實(shí)現(xiàn)為二極管。
4.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置， 其中，所述第二晶體管之一使其負(fù)載通路直接連接至所述第一晶體管的負(fù)載通路，并使其控制端子連接至所述第一晶體管的第一負(fù)載端子； 并且其中，其他第二晶體管中的每個(gè)使其控制端子連接至相鄰第二晶體管的第一負(fù)載端子。
5.根據(jù)前述權(quán)利要求之一所述的晶體管裝置，其中，所述第一半導(dǎo)體器件和/或第二晶體管是 MOSFET、MISFET、MESFET、IGBT、JFET、HEMT、FINFET、納米管器件之一。
6.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，其中，所述第一晶體管和/或第二晶體管包括下述材料或其合成物之一:S1、SiO、SiN、Ge、Ga、Al、GaAs、GaN、碳、In、InP、SiC。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件裝置，其中，將所述二極管實(shí)現(xiàn)為具有浮動(dòng)?xùn)烹姌O或者具有連接至固定參考電勢(shì)的柵電極的MOSFET。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件裝置，其中，所述第一晶體管是常斷晶體管。
9.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，其中，所述第二晶體管是常通晶體管。
10.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件裝置，其中，所述第一晶體管是η溝道或P溝道晶體管之一。
11.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，其中，所述第二晶體管是η溝道或P溝道晶體管之一。
12.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，其中，將所述第一半導(dǎo)體器件和第二晶體管實(shí)現(xiàn)在共同的半導(dǎo)體主體中。
13.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，其中，將所述第二晶體管實(shí)現(xiàn)為FINFET，均包括: 至少一個(gè)半導(dǎo)體鰭； 布置在所述至少一個(gè)半導(dǎo)體鰭中的源極區(qū)、主體區(qū)和漏極區(qū)，其中所述主體區(qū)被布置于所述源極區(qū)和所述漏極區(qū)之間； 與所述主體區(qū)相鄰布置并且由柵極電介質(zhì)與所述主體區(qū)介電絕緣的柵電極。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件裝置，其中，將所述源極區(qū)和漏極區(qū)布置為在所述半導(dǎo)體鰭的縱向方向上遠(yuǎn)離。
15.根據(jù)權(quán)利要求13或14所述的半導(dǎo)體器件裝置，其中，所述至少一個(gè)半導(dǎo)體鰭包括側(cè)壁，并且其中，將所述柵電極至少布置在所述半導(dǎo)體鰭的側(cè)壁之一上。
16.根據(jù)權(quán)利要求13到15之一所述的半導(dǎo)體器件裝置，其中，將所述至少一個(gè)半導(dǎo)體鰭布置在襯底上面。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件裝置，其中，所述襯底包括與所述第二晶體管的主體區(qū)鄰接的至少一個(gè)半導(dǎo)體層。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件裝置，其中，所述襯底包括與所述第二晶體管的主體區(qū)鄰接的電介質(zhì)層。
19.根據(jù)權(quán)利要求13到18之一所述的半導(dǎo)體器件裝置，其中，兩個(gè)相鄰第二晶體管的半導(dǎo)體鰭由絕緣層所分離。
20.根據(jù)權(quán)利要求13到19之一所述的半導(dǎo)體器件裝置，其中，一個(gè)FINFET進(jìn)一步包括: 連接至所述源極區(qū)的源電極； 相對(duì)于所述源極區(qū)互補(bǔ)摻雜并且連接至所述源電極的半導(dǎo)體區(qū)域。
21.根據(jù)權(quán)利要求13到20之一所述的半導(dǎo)體裝置，其中，將所述第一晶體管實(shí)現(xiàn)為FINFET，其包括: 至少一個(gè)半導(dǎo)體鰭； 布置在所述至少一個(gè)半導(dǎo)體鰭中的源極區(qū)、主體區(qū)和漏極區(qū)，其中所述主體區(qū)被布置于所述源極區(qū)和所述漏極區(qū)之間； 與所述主體區(qū)相鄰布置并且由柵極電介質(zhì)與所述主體區(qū)介電絕緣的柵電極。
22.根據(jù)前述權(quán)利要求之一所述的半導(dǎo)體器件裝置，進(jìn)一步包括: 與至少一個(gè)第二晶體管并聯(lián)連接和/或與所述第一半導(dǎo)體器件并聯(lián)連接的至少一個(gè)電壓限制元件。
23.一種晶體管裝置，包括: 具有漂移區(qū)的第一晶體管； 多個(gè)第二晶體管，均具有源極區(qū)、漏極區(qū)和柵電極， 其中，使所述第二晶體管串聯(lián)連接，以形成串聯(lián)電路，所述串聯(lián)電路與所述第一晶體管的漂移區(qū)并聯(lián)連接， 其中，將所述第二晶體管的源極區(qū)耦合至所述漂移區(qū)，并且其中，將所述第二晶體管的柵電極耦合至所述漂移區(qū)，使得所述第二晶體管中的每個(gè)的源極區(qū)和柵極區(qū)在不同位置處耦合至所述漂移區(qū)。
24.根據(jù)權(quán)利要求23所述的晶體管裝置，其中，所述漂移區(qū)具有電流流動(dòng)方向，并且其中，使所述第二晶體管中的每個(gè)的柵電極和源極端子在所述電流流動(dòng)方向上的不同位置處耦合至所述漂移區(qū)。
25.根據(jù)權(quán)利要求24所述的晶體管裝置，其中，將所述第二晶體管的源極區(qū)和漏極區(qū)布置為在所述電流流動(dòng)方向上相互遠(yuǎn)離。
26.根據(jù)權(quán)利要求24所述的晶體管裝置，其中，將所述第二晶體管的源極區(qū)和漏極區(qū)布置為在垂直于所述電流流動(dòng)方向的方向上相互遠(yuǎn)離。
27.根據(jù)權(quán)利要求23到26之一所述的晶體管裝置，其中，所述第二晶體管均包括多個(gè)晶體管單元，其中，一個(gè)第二晶體管的晶體管單元具有公共柵電極。
28.根據(jù)權(quán)利要求23到27之一所述的晶體管裝置，其中，所述第二晶體管為耗盡型晶體管。
29.根據(jù)權(quán)利要求23到27之一所述的晶體管裝置，其中，所述第二晶體管為增強(qiáng)型晶體管。
30.根據(jù)權(quán)利要求23到39之一所述的晶體管裝置，其中，所述第一晶體管進(jìn)一步包括: 源極區(qū)； 與所述源極區(qū)鄰接的主體區(qū)； 漏極區(qū)； 其中，將所述漂移區(qū)布置在所述主體區(qū)和所述漏極區(qū)之間。
31.根據(jù)權(quán)利要求30所述的晶體管， 其中，所述第一晶體管是η型晶體管，并且 其中，將所述第二晶體管中的每個(gè)的柵極端子在比將所述源極區(qū)耦合至所述漂移區(qū)的位置更靠近所述主體區(qū)的位置處耦合至所述漂移區(qū)。
32.根據(jù)權(quán)利要求23到31之一所述的晶體管裝置， 其中，所述第二晶體管進(jìn)一步包括漏極端子，并且 其中，將一個(gè)第二晶體管的源極端子和漏極端子布置為在電流流動(dòng)方向上相互遠(yuǎn)離。
33.根據(jù)權(quán)利要求23到31之一所述的晶體管裝置， 其中，所述第二晶體管進(jìn)一步包括漏極端子，并且 其中，將一個(gè)第二晶體管的源極端子和漏極端子布置為在垂直于所述電流流動(dòng)方向的方向上相互遠(yuǎn)離。
34.一種電路裝置，包括: 晶體管裝置，其具有第一晶體管并且具有多個(gè)第二晶體管，所述第一晶體管具有負(fù)載通路和控制端子，每個(gè)第二晶體管具有處于第一和第二負(fù)載端子之間的負(fù)載通路和控制端子，其中，所述第二晶體管使其負(fù)載通路串聯(lián)連接并且串聯(lián)連接至所述第一晶體管的負(fù)載通路，并且其中，所述第二晶體管中的每個(gè)使其控制端子連接至其他第二晶體管之一的負(fù)載端子，并且其中，所述第二晶體管之一使其控制端子連接至所述第一晶體管的負(fù)載端子之一， 電容性存儲(chǔ)元件，其被連接至所述第二晶體管之一的負(fù)載端子。
35.根據(jù)權(quán)利要求34所述的電路裝置，進(jìn)一步包括: 控制電路，其具有耦合至所述第一晶體管的控制端子的輸出端子并且具有電源端子， 其中，將所述電容性存儲(chǔ)元件連接至所述控制電路的電源端子。
36.根據(jù)權(quán)利要求34或35所述的電路裝置，進(jìn)一步包括: 與所述晶體管裝置串聯(lián)連接的負(fù)載，將具有所述晶體管裝置和所述負(fù)載的串聯(lián)電路連接于輸入端子之間，所述輸入端子被配置為具有對(duì)其施加的輸入電壓。
37.根據(jù)權(quán)利要求36所述的電路裝置，其中，所述負(fù)載包括:變壓器，其具有與所述晶體管裝置串聯(lián)連接的第一繞組并且具有與所述第一繞組感應(yīng)耦合的第二繞組； 整流器裝置，其被耦合至所述第二繞組并且包括被配置為提供輸出電壓的輸出端子。
38.根據(jù)權(quán)利要求34到37之一所述的電路裝置，其中，將所述控制電路配置為向所述第一晶體管提供脈寬 調(diào)制驅(qū)動(dòng)信號(hào)。
【文檔編號(hào)】H01L27/07GK103503138SQ201280012047
【公開日】2014年1月8日 申請(qǐng)日期:2012年1月9日 優(yōu)先權(quán)日:2011年1月7日
【發(fā)明者】R.維斯, F.希勒, M.菲爾德科勒, G.德博伊, M.斯特徹爾, A.維爾梅洛斯 申請(qǐng)人:英飛凌科技奧地利有限公司