一種掩埋pn結勢壘肖特基二極管的制作方法
【專利摘要】本發(fā)明公開一種掩埋PN結勢壘肖特基二極管，其通過在原有硅外延層的上方增設一層附加硅外延層，這樣有多個掩埋體掩埋在附加外延表面以下，形成多個隔離的PN結，在反向電壓的情況下，這些PN結形成的空泛層會防護肖特基勢壘介面而減低反向電壓的電場影響，因而減少反向電壓增加對反向漏電變大的負面效應，并且肖特基勢壘介面也保持其原先的面積，在正向電壓情況下，可以保持其正向電流導通的功能及效率。
【專利說明】一種掩埋PN結勢壘肖特基二極管
【技術領域】
[0001]本發(fā)明設計半導體領域，具體涉及一種掩埋PN結勢壘肖特基二極管。
【背景技術】
[0002]傳統(tǒng)的肖特基二極管(Schottky diode)的結構如圖1所示，其中肖特基勢壘(圖1中的“A”區(qū)域)為位于表層金屬與硅外延層之間形成的一個肖特基勢壘介面。此介面在正向電壓時可以導通大正向電流；而在反向電壓的情況下阻止電流流通，只有少量的反向漏電發(fā)生。當反向偏壓加大，反向漏電會隨著加大，這是肖特基勢壘的自然物理特性。
[0003]為了克服此反向漏電隨著反向電壓增加而增大的問題，而設計出的一種結勢壘肖特基二極管(Junction Barrier Schottky Diode),其結構如圖2所示。該結勢魚肖特基二極管在傳統(tǒng)肖特基二極管的肖特基勢壘介面中加入多個隔離的“P”型小區(qū)域，這些“P”型區(qū)域與“N”型的外延區(qū)形成多個PN結。當反向偏壓加大時，這些PN結在肖特基勢壘介面下形成一層空泛層，此空泛層的厚度會隨著反向電壓增加而擴大，因而減小了反向電壓的電場對肖特基勢壘介面的影響，達到反向漏電會大幅度降低的目的。然而這種結構的結勢壘肖特基二極管所存在的缺點是:由于加入的“P”型區(qū)域占用了一部分原有肖特基勢壘介面的面積(圖2中“B”所示)；所以在正向電壓的情況下，可以導通電流的面積變小，所以正向電流也會相對的減小，因而降低了正向?qū)娏鞯墓δ芗靶省?br>
【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術問題結勢壘肖特基二極管的正向電流減少的不足，提供一種掩埋PN結勢壘肖特基二極管。
[0005]為解決上述問題，本發(fā)明所設計的一種掩埋PN結勢壘肖特基二極管，包括背面金屬層、襯底基片、基礎硅外延層、掩埋體、肖特基勢壘、氧化硅外環(huán)層和表面金屬層；背面金屬層置于襯底基片的下方；基礎娃外延層覆蓋于襯底基片上方；掩埋體與基礎娃外延層互為異型半導體，即掩埋體與基礎硅外延層各采用N型半導體和P型半導體中的一種；多個掩埋體各自獨立且相互隔離地掩埋在基礎硅外延層的上部，這些掩埋體與基礎硅外延層形成多個PN結；環(huán)狀的氧化硅外環(huán)層位于基礎硅外延層的上表面邊沿；肖特基勢壘位于氧化硅外環(huán)層內(nèi)側的基礎硅外延層之上；表面金屬層置于肖特基勢壘和氧化硅外環(huán)層之上；其不同之處是，所述基礎硅外延層的上方以及肖特基勢壘和氧化硅外環(huán)層的下方還增設有一層附加娃外延層，且該附加娃外延層與基礎娃外延層為同型半導體，即基礎娃外延層與附加硅外延層同為N型半導體或同為P型半導體。
[0006]上述方案中，所述掩埋體最好呈塊狀。
[0007]上述方案中，多個掩埋體在基礎硅外延層的上部最好呈矩陣陣列分布或環(huán)形陣列分布。
[0008]上述方案中，所述掩埋PN結勢壘肖特基二極管最好還進一步包括有一環(huán)狀的基礎終止環(huán)；該基礎終止環(huán)環(huán)繞地掩埋在基礎硅外延層的上部邊沿處，并將多個掩埋圈設在基礎終止環(huán)的內(nèi)側；基礎終止環(huán)與基礎硅外延層互為異型半導體，基礎終止環(huán)與基礎硅外延層之間形成PN結。
[0009]上述方案中，所述掩埋PN結勢壘肖特基二極管最好還進一步包括有一環(huán)狀的附加終止環(huán)；該附加終止環(huán)環(huán)繞掩埋在附加硅外延層的邊沿處；附加終止環(huán)與附加硅外延層互為異型半導體，附加終止環(huán)與附加硅外延層之間形成PN結。
[0010]上述方案中，附加硅外延層的厚度最好小于或等于基礎硅外延層的厚度。
[0011]上述方案中，附加硅外延層的厚度最好小于或等于基礎硅外延層中掩埋體的掩埋厚度。
[0012]與現(xiàn)有技術相比，本發(fā)明通過在原有硅外延層的上方增設一層附加硅外延層，這樣有多個掩埋體掩埋在附加外延表面以下，形成多個隔離的PN結，在反向電壓的情況下，這些PN結形成的空泛層會防護肖特基勢壘介面而減低反向電壓的電場影響，因而減少反向電壓增加對反向漏電變大的負面效應，并且肖特基勢壘介面也保持其原先的面積，在正向電壓情況下，可以保持其正向電流導通的功能及效率。
【專利附圖】

【附圖說明】
[0013]圖1為傳統(tǒng)肖特基二極管的結構示意圖；
[0014]圖2為結勢壘肖特基二極管的結構示意圖；
[0015]圖3為一種掩埋PN結勢壘肖特基二極管的結構示意圖；
[0016]圖4為一種改進終止環(huán)掩埋PN結勢壘肖特基二極管的結構示意圖；
[0017]圖5為另一種類型掩埋PN結勢壘肖特基二極管的結構示意圖；
[0018]圖6為另一種類型改進終止環(huán)掩埋PN結勢壘肖特基二極管的結構示意圖。
【具體實施方式】
[0019]實施例1:
[0020]一種掩埋PN結勢壘肖特基二極管如圖3所示，其主要由背面金屬層、襯底基片、基礎硅外延層、掩埋體、附加硅外延層、肖特基勢壘、氧化硅外環(huán)層和表面金屬層組成。背面金屬層置于襯底基片的下方?；A硅外延層覆蓋于襯底基片上方。多個掩埋體各自獨立且相互隔離地掩埋在基礎硅外延層的上部。掩埋體與基礎硅外延層互為異型半導體，即掩埋體與基礎硅外延層各采用N型半導體和P型半導體中的一種。如在本實施例中，掩埋體為P型半導體，基礎硅外延層為N型半導體。這些掩埋體與基礎硅外延層形成多個PN結。附加娃外延層設置在基礎娃外延層的上方。該附加娃外延層與基礎娃外延層為同型半導體，即基礎硅外延層與附加硅外延層同為N型半導體或同為P型半導體。如本實施例中，所述附加娃外延層為N型半導體。環(huán)狀的氧化娃外環(huán)層位于附加娃外延層的上表面邊沿。在本實施例中，氧化硅外環(huán)層的材質(zhì)為二氧化硅。
[0021 ]肖特基勢壘位于氧化硅外環(huán)層內(nèi)側的附加硅外延層之上。表面金屬層置于肖特基勢壘和氧化硅外環(huán)層之上。所述背面金屬層為陰極金屬層，表面金屬層為陽極金屬層。
[0022]為了便于掩埋體的掩埋，在本實施中，所述掩埋體呈塊狀。對于掩埋PN結勢壘肖特基二極管而言，掩埋體在基礎娃外延層的分布形式?jīng)Q定了勢魚肖特基二極管的性能。在本發(fā)明中，多個掩埋體可以隨意分布在基礎硅外延層的上部。但為了能夠在生產(chǎn)過程中，對勢壘肖特基二極管的性能進行控制，所述掩埋體最好在基礎硅外延層的上部呈矩陣陣列、環(huán)形陣列、或其他規(guī)則形式分布掩埋。在本發(fā)明中，所述掩埋體掩埋在基礎硅外延層上部1/3?2/3處。在基礎娃外延層的上表面,基礎娃外延層與掩埋體的面積比為介于1/3?2/3之間。在本實施例中，所述掩埋體掩埋在基礎硅外延層上部1/3處，硅外延層與掩埋體的面積比為近似為1:1。另外，為了進一步提升掩埋PN結勢壘肖特基二極管的性能，所述基礎硅外延層的上部還掩埋有一環(huán)狀的基礎終止環(huán)。該基礎終止環(huán)環(huán)繞地掩埋在基礎硅外延層的上部邊沿處，并將多個掩埋圈設在基礎終止環(huán)的內(nèi)側?；A終止環(huán)與基礎硅外延層互為異型半導體，基礎終止環(huán)與基礎硅外延層之間形成PN結。在本實施例中，所述基礎終止環(huán)與掩埋體所選用的材料相同，均為P型半導體?；A終止環(huán)的掩埋深度也與掩埋體的掩埋深度相一致。
[0023]由于附加硅外延層的厚度較大時，會使得肖特基勢壘界面的空泛層厚度加大，而降低在原有硅外延層上部掩埋掩埋體所達到的、減小反向電流的效果，因此本發(fā)明所述附加硅外延層的厚度應設定在一個合理的范圍內(nèi)。在本發(fā)明中，附加硅外延層的厚度小于或等于基礎硅外延層的厚度。更進一步地，在本實施例中，附加硅外延層的厚度甚至小于或等于基礎硅外延層中掩埋體的掩埋厚度。為了進一步避免附加硅外延層的加入而導致的反向電流減小，在本發(fā)明中，所述附加硅外延層的內(nèi)部還掩埋有環(huán)狀的附加終止環(huán)。該附加終止環(huán)環(huán)繞掩埋在附加硅外延層的邊沿處；附加終止環(huán)與附加硅外延層互為異型半導體，附加終止環(huán)與附加硅外延層之間形成PN結。在本實施例中，所述基礎終止環(huán)、掩埋體和附加終止環(huán)所選用的材料相同，均為P型半導體。為了簡化生產(chǎn)工藝，增設的附加終止環(huán)與基礎終止環(huán)的形狀和大小相同、位置上下相對應一致。參見圖4。
[0024]實施例2:
[0025]本實施例2的結構與實施例1的結構大體相同，不同之處僅是將實施例中的N型及P型互換。如在圖3和圖4所示的實施例1中，襯底基片采用N+型硅基片；基礎硅外延層和附加硅外延層均采用N型半導體形成N-型硅外延層；掩埋體、基礎終止環(huán)和附加終止環(huán)均采用P型半導體。而在圖5和圖6所示的實施例2中，襯底基片采用P+型硅基片；基礎娃外延層和附加娃外延層均采用P型半導體形成P-型娃外延層；掩埋體、基礎終止環(huán)和附加終止環(huán)均采用N型半導體。
【權利要求】
1.一種掩埋PN結勢壘肖特基二極管，包括背面金屬層、襯底基片、基礎硅外延層、掩埋體、肖特基勢魚、氧化娃外環(huán)層和表面金屬層；背面金屬層置于襯底基片的下方；基礎娃外延層覆蓋于襯底基片上方；掩埋體與基礎硅外延層互為異型半導體，即掩埋體與基礎硅外延層各采用N型半導體和P型半導體中的一種；多個掩埋體各自獨立且相互隔離地掩埋在基礎硅外延層的上部，這些掩埋體與基礎硅外延層形成多個PN結；環(huán)狀的氧化硅外環(huán)層位于基礎娃外延層的上表面邊沿；肖特基勢魚位于氧化娃外環(huán)層內(nèi)側的基礎娃外延層之上；表面金屬層置于肖特基勢壘和氧化硅外環(huán)層之上；其特征在于:所述基礎硅外延層的上方以及肖特基勢壘和氧化硅外環(huán)層的下方還增設有一層附加硅外延層，且該附加硅外延層與基礎娃外延層為同型半導體，即基礎娃外延層與附加娃外延層同為N型半導體或同為P型半導體。
2.根據(jù)權利要求1所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:所述掩埋體呈塊狀。
3.根據(jù)權利要求1或2所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:多個掩埋體在基礎硅外延層的上部呈矩陣陣列分布或環(huán)形陣列分布。
4.根據(jù)權利要求1所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:還進一步包括有一環(huán)狀的基礎終止環(huán)；該基礎終止環(huán)環(huán)繞地掩埋在基礎硅外延層的上部邊沿處，并將多個掩埋圈設在基礎終止環(huán)的內(nèi)側；基礎終止環(huán)與基礎硅外延層互為異型半導體，基礎終止環(huán)與基礎硅外延層之間形成PN結。
5.根據(jù)權利要求1所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:還進一步包括有一環(huán)狀的附加終止環(huán)；該附加終止環(huán)環(huán)繞掩埋在附加硅外延層的邊沿處；附加終止環(huán)與附加硅外延層互為異型半導體，附加終止環(huán)與附加硅外延層之間形成PN結。
6.根據(jù)權利要求1所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:所述附加硅外延層的厚度小于或等于基礎硅外延層的厚度。
7.根據(jù)權利要求6所述的一種掩埋PN結勢壘肖特基二極管，其特征在于:附加硅外延層的厚度小于或等于基礎硅外延層中掩埋體的掩埋厚度。
【文檔編號】H01L29/06GK103681781SQ201210346537
【公開日】2014年3月26日 申請日期:2012年9月18日 優(yōu)先權日:2012年9月18日
【發(fā)明者】關仕漢, 李勇昌, 彭順剛, 鄒鋒, 王常毅 申請人:桂林斯壯微電子有限責任公司