一種用于制造半導(dǎo)體器件的方法
【專利摘要】本發(fā)明提供一種用于制造半導(dǎo)體器件的方法，包括：提供襯底，所述襯底上形成有第一層間介電層以及位于所述第一層間介電層中的柵極結(jié)構(gòu)；對(duì)所述柵極結(jié)構(gòu)執(zhí)行回蝕刻處理，以使其上表面低于所述第一層間介電層的上表面；在所述襯底上方形成柵極結(jié)構(gòu)覆蓋層；以及對(duì)所述柵極結(jié)構(gòu)覆蓋層執(zhí)行平坦化處理，以使所述柵極結(jié)構(gòu)覆蓋層的上表面與所述第一層間介電層的上表面齊平。根據(jù)本發(fā)明的方法能夠增大接觸插塞與金屬柵極之間的間距，從而改善兩者之間的橋接問題，進(jìn)而能夠制作具有改進(jìn)的電學(xué)性能的半導(dǎo)體器件。
【專利說明】—種用于制造半導(dǎo)體器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種用于制造半導(dǎo)體器件的方法，該方法能夠改善接觸插塞(contact plug)與金屬柵極之間的橋接問題。
【背景技術(shù)】
[0002]隨著柵極尺寸縮短至幾十納米，柵極介電層的厚度降至3nm以下，引發(fā)了柵極電阻過大、柵漏電增大以及多晶硅柵極出現(xiàn)空乏現(xiàn)象等問題。因此，人們又將目光重新投向金屬柵極技術(shù)，其中，采用具有較低電阻的金屬作為柵極，并且采用具有高介電常數(shù)(高k)的材料作為柵極介電層。
[0003]然而，在金屬柵極制造工藝中，接觸插塞與金屬柵極之間容易發(fā)生橋接，這對(duì)于良率損失來說存在較高風(fēng)險(xiǎn)。發(fā)生橋接的根本原因在于，接觸插塞與金屬柵極之間的間距比光刻和蝕刻工藝的工藝窗口(例如，套刻控制和⑶均一性)的裕量(即20nm)小。
[0004]因此，需要一種用于制造半導(dǎo)體器件的方法，以解決現(xiàn)有技術(shù)中存在的問題。

【發(fā)明內(nèi)容】

[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0006]為解決上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種用于制造半導(dǎo)體器件的方法，包括:提供襯底，所述襯底上形成有第一層間介電層以及位于所述第一層間介電層中的柵極結(jié)構(gòu)；對(duì)所述柵極結(jié)構(gòu)執(zhí)行回蝕刻處理，以使其上表面低于所述第一層間介電層的上表面；在所述襯底上方形成柵極結(jié)構(gòu)覆蓋層；以及對(duì)所述柵極結(jié)構(gòu)覆蓋層執(zhí)行平坦化處理，以使所述柵極結(jié)構(gòu)覆蓋層的上表面與所述第一層間介電層的上表面齊平。
[0007]優(yōu)選地，所述回蝕刻處理采用干法蝕刻處理。
[0008]優(yōu)選地，所述干法蝕刻處理所使用的處理氣體包含Cl2。
[0009]優(yōu)選地，所述干法蝕刻處理所使用的處理氣體還包含N2、CH4, CHF3和Ar中的至少一種。
[0010]優(yōu)選地，所述回蝕刻處理采用濕法蝕刻處理。
[0011]優(yōu)選地，所濕法蝕刻處理的蝕刻速率不大于5nm/分鐘。
[0012]優(yōu)選地，所述回蝕刻處理的蝕刻深度為所述柵極結(jié)構(gòu)的高度的1/5?1/2。
[0013]優(yōu)選地，所述回蝕刻處理的蝕刻深度為l(T40nm。
[0014]優(yōu)選地，所述柵極結(jié)構(gòu)覆蓋層的構(gòu)成材料為氧化硅、氮化硅、摻硅的碳化物和氮氧化硅中的至少一種。
[0015]優(yōu)選地，所述柵極結(jié)構(gòu)覆蓋層通過化學(xué)氣相沉積法或原子層沉積法形成。
[0016]優(yōu)選地，所述柵極結(jié)構(gòu)覆蓋層的厚度為2(T60nm。
[0017]優(yōu)選地，所述平坦化處理為時(shí)間控制工藝。[0018]優(yōu)選地，在所述平坦化處理之后進(jìn)一步包括:去除所述第一層間介電層。[0019]優(yōu)選地，在所述平坦化處理之后進(jìn)一步包括:在所述襯底上方形成第二層間介電層；以及在所述第二層間介電層中形成接觸孔。
[0020]優(yōu)選地，在形成所述接觸孔時(shí)，通過調(diào)節(jié)套刻位移調(diào)節(jié)所述接觸孔與所述柵極結(jié)構(gòu)之間的間距。
[0021]優(yōu)選地，所述柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻。
[0022]優(yōu)選地，所述柵極結(jié)構(gòu)包括柵極介電層和位于所述柵極介電層上的金屬柵極。
[0023]優(yōu)選地，還包括在整個(gè)所述半導(dǎo)體襯底上沉積接觸孔蝕刻停止層的步驟。
[0024]優(yōu)選地，采用濕法蝕刻去除所述第一層間介電層。
[0025]優(yōu)選地，所述第一層間介電層為氧化物。
[0026]綜上所述，根據(jù)本發(fā)明的方法具有以下優(yōu)點(diǎn):首先，能夠增大接觸插塞與金屬柵極之間的間距，從而改善兩者之間的橋接問題；其次，對(duì)于光學(xué)鄰近修正(Optical ProximityCorrection, 0PC)、光刻或蝕刻工藝而言，可以獲得較佳的工藝窗口。因此，根據(jù)本發(fā)明的方法能夠最終實(shí)現(xiàn)對(duì)半導(dǎo)體器件的整體電學(xué)性能的提高。此外，該方法容易與傳統(tǒng)CMOS工藝兼容、無需增加額外的掩模版以及曝光顯影步驟且簡單易行，因而能夠降低制造成本并實(shí)現(xiàn)可靠的在線工藝控制。
【專利附圖】

【附圖說明】
[0027]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。附圖中:
[0028]圖1為根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件的工藝流程圖；
[0029]圖2A-2F為根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件工藝流程中各個(gè)步驟所獲得的器件的示意性剖面圖；以及
[0030]圖3A和圖3B分別為根據(jù)本發(fā)明和現(xiàn)有技術(shù)制作的半導(dǎo)體器件結(jié)構(gòu)的示意性剖面圖。
【具體實(shí)施方式】
[0031]接下來，將結(jié)合附圖更加完整地描述本發(fā)明，附圖中示出了本發(fā)明的實(shí)施例。但是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。附圖中，為了清楚起見，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0032]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地位于其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)印Ｏ喾?，?dāng)元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)印?br> [0033]圖1示出了根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件的工藝流程圖，圖2A-2F示出了根據(jù)本發(fā)明示例性實(shí)施例制造半導(dǎo)體器件工藝流程中各個(gè)步驟所獲得的器件的示意性剖面圖。應(yīng)當(dāng)注意的是，半導(dǎo)體器件中的部分器件結(jié)構(gòu)可以由多晶硅柵互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)制作流程來制造，因此在本發(fā)明的方法之前、之中或之后可以提供額外的工藝，且其中某些工藝在此僅作簡單的描述。下面將結(jié)合附圖來詳細(xì)說明本發(fā)明的示例性實(shí)施例。
[0034]首先，執(zhí)行步驟SlOl:提供襯底，所述襯底上形成有第一層間介電層以及位于所述第一層間介電層中的柵極結(jié)構(gòu)。
[0035]如圖2A所示，提供襯底210，在襯底210上形成有第一層間介電層230以及位于第一層間介電層230中的柵極結(jié)構(gòu)。
[0036]如圖所示，在襯底210中形成有源/漏區(qū)216以及隔離槽212 (例如，淺槽隔離(STI))等。在襯底210上形成有柵極結(jié)構(gòu)。作為示例，在本實(shí)施例中，柵極結(jié)構(gòu)包括柵極介電層222和位于柵極介電層222上的金屬柵極(即構(gòu)成柵極結(jié)構(gòu)的柵極材料層)224。優(yōu)選地，在該柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻226，其主要用于在通過等離子體注入工藝形成源/漏區(qū)時(shí)保護(hù)柵極結(jié)構(gòu)不受損傷，并且有效地控制源/漏區(qū)與柵極結(jié)構(gòu)之間的相對(duì)位置關(guān)系。這里，應(yīng)認(rèn)識(shí)到，本示例中的柵極結(jié)構(gòu)是針對(duì)高k金屬柵后柵工藝的，但本發(fā)明并不限于此，而是還可以采用其他的柵極結(jié)構(gòu)，例如目前普遍采用的由多晶硅柵極和柵極介電層構(gòu)成的多晶硅柵極結(jié)構(gòu)。
[0037]作為示例，襯底210的構(gòu)成材料可以是未摻雜單晶硅、摻雜有N型或P型雜質(zhì)的單晶硅、多晶硅、鍺硅或者絕緣體上硅(SOI)等。柵極介電層222的構(gòu)成材料可以是諸如氧化鉿、娃酸鉿、氧化鑭、氧化鋅、娃酸鋅、氧化鉭、氧化鈦、鈦酸銀鋇、鈦酸鋇、鈦酸銀、氧化釔、氧化鋁、鐵電薄膜、鈮鋅酸、鉛鈦酸鉛這樣的高k材料中的一種。金屬柵極224的構(gòu)成材料例如可以包含鉿、鈦、鉭、鋁、鋯、釕、鈀、鉬、鈷、鎳及其氧化物和碳化物中的一種或多種。側(cè)墻226的構(gòu)成材料可以是氮化物、氧化物或其組合。
[0038]作為示例，第一層間介電層230的構(gòu)成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化學(xué)氣相沉積法、高密度等離子體化學(xué)氣相沉積法、旋轉(zhuǎn)涂布法、濺鍍等方法形成。此外，在形成之后還可以對(duì)第一層間介電層230進(jìn)行平坦化處理，以露出所述柵極結(jié)構(gòu)的上表面。平坦化處理的非限制性實(shí)例包括機(jī)械平坦化方法和化學(xué)機(jī)械拋光平坦化方法。
[0039]此外，如圖所示，在源/漏區(qū)216表面附近還可以形成有金屬硅化物層214。作為不例，金屬娃化物214的構(gòu)成材料為鎳-娃金屬。金屬娃化物層在半導(dǎo)體器件結(jié)構(gòu)中的作用及其形成工藝參數(shù)和條件已為本領(lǐng)域技術(shù)人員所知，在此不再詳述。
[0040]如圖所示，在第一層間介電層230和襯底210之間還可以形成有接觸孔蝕刻停止層(簡稱為CESL層)220。應(yīng)理解的是，該CESL 220是優(yōu)選的而非必需的，技術(shù)人員可以根據(jù)實(shí)際需要加以取舍。
[0041]接著，執(zhí)行步驟S102:對(duì)所述柵極結(jié)構(gòu)執(zhí)行回蝕刻處理，以使其表面低于所述第一層間介電層的上表面。
[0042]如圖2B所示，對(duì)柵極結(jié)構(gòu)執(zhí)行回蝕刻處理，以使其上表面低于第一層間介電層230的上表面。具體地，所述回蝕刻處理可以采用干法蝕刻處理或濕法蝕刻處理。當(dāng)采用干法蝕刻處理時(shí)，所使用的處理氣體可以包含Cl2。除此以外，處理氣體中還可以包含N2、CH4、CHF3和Ar中的至少一種作為稀釋氣體。當(dāng)采用濕法蝕刻處理時(shí)，蝕刻速率優(yōu)選為5nm/分鐘這樣的低速率，以便較好地控制金屬柵極層224中被蝕刻的厚度。應(yīng)理解的是，不論是采用干法蝕刻還是濕法蝕刻處理，上述回蝕刻處理的蝕刻深度都優(yōu)選為金屬柵極層224的高度的1/5?1/2，且更優(yōu)選為l(T40nm。
[0043]接著，執(zhí)行步驟S103:在所述襯底上方形成柵極結(jié)構(gòu)覆蓋層。
[0044]如圖2C所示，在襯底210上方形成柵極結(jié)構(gòu)覆蓋層240，其也可以作為后續(xù)蝕刻接觸孔時(shí)的接觸孔蝕刻停止層。柵極結(jié)構(gòu)覆蓋層240的構(gòu)成材料可以與接觸孔蝕刻停止層220的構(gòu)成材料相同，例如可以是氧化硅、氮化硅、摻硅的碳化物和氮氧化硅中的至少一種。柵極結(jié)構(gòu)覆蓋層240同樣也可以通過常規(guī)的化學(xué)氣相沉積(CVD)法或原子層沉積(ALD)法形成。此外，優(yōu)選地，柵極結(jié)構(gòu)覆蓋層240可以為2(T60nm。在本實(shí)施例中，作為示例，柵極結(jié)構(gòu)覆蓋層240為氮化硅。更多的柵極結(jié)構(gòu)覆蓋層的構(gòu)成材料以及相應(yīng)的形成工藝方法和條件均為本領(lǐng)域技術(shù)人員所熟知，在此不再贅述。
[0045]然后，執(zhí)行步驟S104:對(duì)所述柵極結(jié)構(gòu)覆蓋層執(zhí)行平坦化處理，以使所述柵極結(jié)構(gòu)覆蓋層與所述第一層間介電層的表面齊平。
[0046]如圖2D所示，通過化學(xué)機(jī)械拋光(CMP)等平坦化工藝對(duì)柵極結(jié)構(gòu)覆蓋層240的上表面執(zhí)行平坦化處理，以使其上表面與第一層間介電層230的上表面齊平。所述平坦化處理為時(shí)間控制工藝(time controlled process平坦化處理的更多工藝參數(shù)和條件已為本領(lǐng)域技術(shù)人員所知，在此不再詳述。
[0047]這里，在平坦化處理之后，可以去除第一層間介電層230，如圖2E所示。去除第一層間介電層230例如可以采用濕法蝕刻處理。本領(lǐng)域技術(shù)人員可根據(jù)第一層間介電層230的構(gòu)成材料對(duì)現(xiàn)有的濕法處理溶液的組成和配比加以調(diào)整，以獲得最佳的工藝結(jié)果。
[0048]然后，進(jìn)一步地，如圖2F所示，在襯底210上方形成CESL層250，其構(gòu)成材料和形成工藝均可以與CESL層220所采用的相同，在此不再贅述。該層也是優(yōu)選的而非必需的，用于在過蝕刻時(shí)保護(hù)下層膜層不受損傷。
[0049]然后，在CESL層250上形成第二層間介電層(未示出)，其形成材料和方法可以與所述第一層間介電層完全相同。且之后，通過等離子體干法蝕刻等蝕刻工藝在第二層間介電層中形成接觸孔(未示出)。形成接觸孔的步驟具體可以如下:在層間介電層上形成具有圖案的光刻膠層；然后，以該光刻膠層為掩膜，蝕刻層間介電層和CESL層，從而形成所述接觸孔。當(dāng)然，蝕刻所采用的掩膜不限于本實(shí)施例中的光刻膠，而是還可以采用其他的掩膜技術(shù)，例如金屬硬掩膜等。在形成接觸孔的光刻和蝕刻工藝中，可以通過調(diào)節(jié)套刻位移(overlay shift)來增大接觸孔與柵極結(jié)構(gòu)之間的間距。
[0050]通過如上所述的方法步驟最終獲得如圖3A所示的半導(dǎo)體器件結(jié)構(gòu)，其中附圖標(biāo)記360表示第二層間介電層，附圖標(biāo)記352表示接觸孔。圖3B所示為根據(jù)現(xiàn)有技術(shù)制作的半導(dǎo)體器件結(jié)構(gòu)的示意性剖面圖。與圖3B中所示半導(dǎo)體器件結(jié)構(gòu)相比，圖3A中接觸孔352與金屬柵極324之間的間距(圖中雙向箭頭所示)增大，這相當(dāng)于增大了將形成在接觸孔352中的接觸插塞與金屬柵極324之間的間距，從而能夠有效地防止兩者之間的橋接。
[0051]此外，需予以理解的是，雖然本實(shí)施例中在平坦化處理之后將第一層間介電層去除然后再形成接觸孔蝕刻停止層、第二層間介電層等，但也可以不去除第一層間介電層而直接在其上形成接觸孔蝕刻停止層、第二層間介電層等緊接著繼續(xù)執(zhí)行后續(xù)工藝步驟。
[0052]此外，還需予以理解的是，出于成本控制的目的，上述每道工序優(yōu)先選用現(xiàn)有技術(shù)中的常規(guī)單項(xiàng)工藝。另外，出于成本控制的目的，可以使用傳統(tǒng)設(shè)備來實(shí)施上述每道工序，以便降低制造成本。并且，根據(jù)本發(fā)明的方法由于簡單易行，因而可以實(shí)現(xiàn)可靠的在線工藝控制。
[0053]這里，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到，盡管上面的描述是圍繞高k金屬柵后柵工藝而展開的，但本發(fā)明并不僅僅適用于這類工藝，而是還可以適用于其他的半導(dǎo)體制造工藝，例如常規(guī)的CMOS工藝。
[0054]綜上所述，根據(jù)本發(fā)明的方法具有以下優(yōu)點(diǎn):首先，能夠增大接觸插塞與金屬柵極之間的間距，從而改善兩者之間的橋接問題；其次，對(duì)于光學(xué)鄰近修正(Optical ProximityCorrection, 0PC)、光刻或蝕刻工藝而言，可以獲得較佳的工藝窗口。因此，根據(jù)本發(fā)明的方法能夠最終實(shí)現(xiàn)對(duì)半導(dǎo)體器件的整體電學(xué)性能的提高。此外，該方法容易與傳統(tǒng)CMOS工藝兼容、無需增加額外的掩模版以及曝光顯影步驟且簡單易行，因而能夠降低制造成本并實(shí)現(xiàn)可靠的在線工藝控制。
[0055]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外，本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種用于制造半導(dǎo)體器件的方法，包括: 提供襯底，所述襯底上形成有第一層間介電層以及位于所述第一層間介電層中的柵極結(jié)構(gòu)； 對(duì)所述柵極結(jié)構(gòu)執(zhí)行回蝕刻處理，以使其上表面低于所述第一層間介電層的上表面； 在所述襯底上方形成柵極結(jié)構(gòu)覆蓋層；以及 對(duì)所述柵極結(jié)構(gòu)覆蓋層執(zhí)行平坦化處理，以使所述柵極結(jié)構(gòu)覆蓋層的上表面與所述第一層間介電層的上表面齊平。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述回蝕刻處理采用干法蝕刻處理。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述干法蝕刻處理所使用的處理氣體包含Cl2。
4.根據(jù)權(quán)利要求3所述的方法，其中，所述干法蝕刻處理所使用的處理氣體還包含N2、CH4> CHF3和Ar中的至少一種。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述回蝕刻處理采用濕法蝕刻處理。
6.根據(jù)權(quán)利要求5所述的方法，其中，所濕法蝕刻處理的蝕刻速率不大于5nm/分鐘。
7.根據(jù)權(quán)利要求1所述的方法，其中，所述回蝕刻處理的蝕刻深度為所述柵極結(jié)構(gòu)的高度的1/5?1/2。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述回蝕刻處理的蝕刻深度為l(T40nm。
9.根據(jù)權(quán)利要求1所述的方法，其中，所述柵極結(jié)構(gòu)覆蓋層的構(gòu)成材料為氧化硅、氮化硅、摻硅的碳化物和氮氧化硅中的至少一種。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述柵極結(jié)構(gòu)覆蓋層通過化學(xué)氣相沉積法或原子層沉積法形成。
11.根據(jù)權(quán)利要求9所述的方法，其中，所述柵極結(jié)構(gòu)覆蓋層的厚度為2(T60nm。
12.根據(jù)權(quán)利要求1所述的方法，其中，所述平坦化處理為時(shí)間控制工藝。
13.根據(jù)權(quán)利要求1所述的方法，其中，在所述平坦化處理之后進(jìn)一步包括: 去除所述第一層間介電層。
14.根據(jù)權(quán)利要求1所述的方法，其中，在所述平坦化處理之后進(jìn)一步包括: 在所述襯底上方形成第二層間介電層；以及 在所述第二層間介電層中形成接觸孔。
15.根據(jù)權(quán)利要求14所述的方法，其中，在形成所述接觸孔時(shí)，通過調(diào)節(jié)套刻位移調(diào)節(jié)所述接觸孔與所述柵極結(jié)構(gòu)之間的間距。
16.根據(jù)權(quán)利要求1所述的方法，其中，所述柵極結(jié)構(gòu)兩側(cè)形成有側(cè)墻。
17.根據(jù)權(quán)利要求1所述的方法，其中，所述柵極結(jié)構(gòu)包括柵極介電層和位于所述柵極介電層上的金屬柵極。
18.根據(jù)權(quán)利要求13所述的方法，其中，還包括在整個(gè)所述半導(dǎo)體襯底上沉積接觸孔蝕刻停止層的步驟。
19.根據(jù)權(quán)利要求13所述的方法，其中，采用濕法蝕刻去除所述第一層間介電層。
20.根據(jù)權(quán)利要求1所述的方法，其中，所述第一層間介電層為氧化物。
【文檔編號(hào)】H01L21/28GK103578945SQ201210258449
【公開日】2014年2月12日 申請日期:2012年7月24日 優(yōu)先權(quán)日:2012年7月24日
【發(fā)明者】王新鵬, 周俊卿, 張城龍 申請人:中芯國際集成電路制造(上海)有限公司