專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉以及一種半導體裝置，更具體而言，涉以及一種使用穿通通孔的3D(三維)半導體裝置。
背景技術：
為了改善半導體裝置的集成度，已開發(fā)出3D(三維)半導體裝置。3D半導體裝置通常包括層疊并封裝的多個芯片以增加集成度。在3D半導體裝置中，因為垂直地層疊了兩個或多個芯片，所以可以在相同的面積上實現(xiàn)最大的集成度?？梢詰酶鞣N方 法來實現(xiàn)3D半導體裝置。方法之一是，層疊具有相同結構的多個芯片，然后使用諸如金屬線的導線將多個芯片彼此連接，使得所述多個芯片如同一個半導體裝置來操作。近年來，在本領域中已公開了 TSV(穿通硅通孔)式半導體裝置，其中穿通硅通孔被形成為貫穿多個層疊的芯片，使得所有的芯片彼此電連接。在TSV式半導體裝置中，因為穿通硅通孔垂直地貫穿各個芯片以將各個芯片彼此電連接，所以相比于經(jīng)由外圍弓I線將各個芯片彼此連接的半導體裝置而言可以有效地降低封裝的面積。TSV是通過在由電介質(zhì)物質(zhì)所定義的通孔洞中填充導電材料而形成的。因為半導體裝置僅可在TSV正確形成時正常操作，所以在制造過程中要執(zhí)行掃描測試以判斷TSV是否正確地連接多個芯片。

圖1是示出半導體裝置的現(xiàn)有掃描測試方法的圖。在圖1中，半導體裝置包括第一至第三芯片CHIPl、CHIP2和CHIP3。第一至第三芯片CHIPl、CHIP2和CHIP3經(jīng)由第一 TSVTSVl至第八TSV TSV8彼此電連接。第一芯片CHIPl和第二芯片CHIP2經(jīng)由第一 TSV TSVl至第四TSV TSV4彼此連接，而第二芯片CHIP2和第三芯片CHIP3經(jīng)由第五TSV TSV5至第八TSV TSV8彼此連接。TSV的測試如下所述來執(zhí)行。首先，將測試數(shù)據(jù)TD ATA施加至第一 TSV TSVl0測試數(shù)據(jù)TDATA可以是預定的電壓或電流。施加給第一 TSV TSVl的測試數(shù)據(jù)TDATA順序地經(jīng)由第一 TSV TSVl至第八TSV TSV8傳送，如圖1所示，最終，可以經(jīng)由第四TSV TSV4輸出測試輸出信號TOU T0因此，通過測量經(jīng)由第四TSV TSV4輸出的輸出信號的電流或電壓，可以判斷半導體裝置中所包括的TSV是否正確地彼此連接。

發(fā)明內(nèi)容
本文說明一種能夠以多種方式形成掃描測試路徑的半導體裝置。在本發(fā)明的一個實施例中，一種半導體裝置包括第一通孔和第二通孔，所述第一通孔和所述第二通孔將第一芯片和第二芯片彼此電連接；第一電路單元，所述第一電路單元被設置在所述第一芯片中，被配置為接收測試數(shù)據(jù)，且與所述第一通孔連接；第二電路單元，所述第二電路單元被設置在所述第一芯片中，且與所述第二通孔和所述第一電路單元連接；第三電路單元，所述第三電路單元設置在所述第二芯片中，且與所述第一通孔連接，其中，所述第一電路單元響應于第一控制信號而將所述第一電路單元的輸出信號輸出至所述第一通孔和所述第二電路單元中的一個。在本發(fā)明的另一個實施例中，一種半導體裝置包括掃描電路模塊，所述掃描電路模塊包括接收部，所述接收部被配置為響應于第二控制信號而從設置在第一芯片中的另一電路單元的輸出信號和設置在第二芯片中的電路單元的輸出信號中的一個來產(chǎn)生輸出信號；以及輸出部，所述輸出部被配置為響應于第一控制信號而將所述接收部的輸出信號輸出至設置在所述第一芯片中的又一電路單元和設置在第三芯片中的電路單元中的一個，其中，所述掃描電路模塊被設置在所述第一芯片中。一種半導體裝置，包括第一通孔，所述第一通孔將第一芯片和第二芯片電連接；第一電路單元，所述第一電路單元被設置在所述第一芯片中，且與所述第一通孔連接；第二電路單元，所述第二電路單元被設置在所述第一芯片中，其中，所述第一電路單元響應于第一控制信號而將輸出信號輸出至所述第一通孔和所述第二電路單元中的一個。
以下結合附圖描述本發(fā)明的特征、方面以及實施例，其中圖1是示意性地示出根據(jù)現(xiàn)有技術的半導體裝置的配置和掃描測試方法的圖；圖2是示意性地示出根據(jù)本發(fā)明的一個實施例的半導體裝置的配置的圖；圖3是示意性地示出圖2所示的第四電路單元的一個示例性實施例的配置的框圖；圖4是示意性地示出根據(jù)本發(fā)明的另一個實施例的半導體裝置的圖，其中說明了多種測試路徑；圖5是示意性地說明根據(jù)本發(fā)明的另一個實施例的系統(tǒng)級封裝(system-1n-package)的配置的圖；以及圖6是示意性地說明根據(jù)本發(fā)明的另一個實施例的系統(tǒng)級封裝的配置的圖。
具體實施例方式以下將參考附圖通過示例性實施例來說明根據(jù)本發(fā)明實施例的半導體裝置。圖2是示意性地示出根據(jù)本發(fā)明的一個實施例的半導體裝置的配置的圖。在圖2中，雖然半導體裝置1被示例為包括兩個芯片，但應注意，并非具體限制層疊的芯片數(shù)目。第一芯片CHIPl和第二芯片CHIP2層疊且構成單個半導體裝置I。第一芯片CHIPl和第二芯片CHIP2可以通過第一穿通通孔VIAl和第二穿通通孔VIA2彼此電連接。半導體裝置I包括第一至第四電路單元110、120、130和140。第一電路單元110和第二電路單元120被設置在第一芯片CHIPl中，且第三電路單元130和第四電路單元140被設置在第二芯片CHIP2中。第一電路單元110和第二電路單元120可以接收測試數(shù)據(jù)。第一電路單元110和第二電路單元120可以從層疊在第一芯片CHIPl之下的芯片(例如，邏輯裸片)(未示出)接收測試數(shù)據(jù)，或者第一電路單元110和第二電路單元120可以從測試控制單元接收測試數(shù)據(jù)。以下將詳細說明。第一電路單元110經(jīng)由第一穿通通孔VIAl與第三電路單元130連接。第二電路單元120與第一電路單元110連接，且第二電路單元120還經(jīng)由第二穿通通孔VIA2與第四電路單元140連接。第三電路單元130經(jīng)由第一穿通通孔VIAl與第一電路單元110連接，且第三電路單元130還與第四電路單元140連接。同時，第三電路單元130可以經(jīng)由第三穿通通孔VIA3與設置于層疊在第二芯片CHIP2上的另一個芯片(未示出)中的電路單元連接。第四電路單元140與第三電路單元130連接，且第四電路單元140還經(jīng)由第二穿通通孔VIA2與第二電路單元120連接。同時，第四電路單元140可以經(jīng)由第四穿通通孔VIA4與設置于層疊在第二芯片CHIP2上的芯片中的另一個電路單元連接。第一電路單兀110被配置為接收輸入信號112并產(chǎn)生輸出信號114。輸入信號112可以是測試數(shù)據(jù)。第一電路單元110響應于第一控制信號而將第一電路單元110的輸出信號114輸出至第二電路單元120和第一穿通通孔VIAl中的一個。第二電路單元120被配置為接收第一電路單元110的輸出信號114，并產(chǎn)生輸出信號124。第二電路單兀120響應于第一控制信號而將第二電路單兀120的輸出信號124輸出至第二穿通通孔VIA2和設置在第一芯片CHIPl中的另一個電路單元(未示出)中的一個。此外，第二電路單元120可以響應于輸出使能信號而將第二電路單元120的輸出信號124輸出至測試控制單元。第二電路單元120可以響應于第二控制信號而接收第一電路單兀110的輸出信號114和輸入信號122中的一個。輸入信號122可以是測試數(shù)據(jù)。第三電路單元130被配置為經(jīng)由第一穿通通孔VIAl接收第一電路單元110的輸出信號114，并產(chǎn)生輸出信號134。第三電路單元130響應于第一控制信號而將第三電路單元130的輸出信號134輸出至第四電路單元140和第三穿通通孔VIA3中的一個。第三電路單元130可以響應于第三控制信號而接收輸入信號132，而不是經(jīng)由第一穿通通孔VIAl接收第一電路單元110的輸出信號114。輸入信號132可以是測試數(shù)據(jù)。半導體裝置I還可以包括第五穿通通孔VIA5 ，第五穿通通孔VIA5將第一芯片CHIPl和第二芯片CHIP2彼此電連接。第三電路單元130可以經(jīng)由第五穿通通孔VIA5接收輸入信號132?；蛘?，第三電路單元130可以經(jīng)由設置在第二芯片CHIP2中的測試控制單元來接收輸入信號132。以下將詳細說明。第四電路單元140被配置為響應于第二控制信號而經(jīng)由第二穿通通孔VIA2接收第二電路單元120的輸出信號124或第三電路單元130的輸出信號134，并產(chǎn)生輸出信號144。第四電路單兀140響應于第一控制信號而將第四電路單兀140的輸出信號144輸出至第四穿通通孔VIA4或設置在第二芯片CHIP2中的另一個電路單元中的一個。另外，第四電路單元140可以響應于輸出使能信號而將其輸出信號144輸出至測試控制單元。測試控制單元可以設置在相對于第一芯片CHIPl和第二芯片CHIP2所層疊的另一個芯片中。在此情況下，測試控制單元可以經(jīng)由穿通通孔將測試所需的測試數(shù)據(jù)和/或控制信號傳送至第一至第四電路單元110、120、130和140。另外，測試控制單元可以分別設置在第一芯片CHIPl和第二芯片CHIP2中。當測試控制單元分別設置在第一芯片CHIPl和第二芯片CHIP2中時，半導體裝置I可以被配置為不包括第五穿通通孔VIA5。第二電路單元120和第四電路單元140可以將其各自的輸出信號124和144輸出至測試控制單元。也就是說，第二電路單元120和第四電路單元140可以將其各自的輸出信號124和144輸出至與其連接的電路單元或輸出至測試控制單元。經(jīng)由前述的配置，根據(jù)本發(fā)明的一個實施例的半導體裝置可以具有各種掃描測試路徑。圖3是示意性地示出圖2所示的第四電路單元的一個示例性實施例的配置的框圖。在圖3中，第四電路單元140包括接收部310和輸出部320。接收部310可以接收輸出信號Precell或接收輸出信號PreVIA,所述輸出信號Precell是從設置在與第四電路單兀140同一個芯片中的前一級的電路單兀輸出的,所述輸出信號PreVIA是從設置在與第四電路單元140的芯片不同的另一個芯片中的電路單元輸出的，其中所述另一個芯片經(jīng)由穿通通孔與第四電路單元140的芯片連接。接收部310可以接收響應于第二控制信號C0N2所傳送的輸出。接收部310被配置為接收前一級的電路單元的輸出信號Precell和另一個芯片的電路單兀的輸出信號PreVIA中的一個,并產(chǎn)生輸出信號144。換言之,如從圖2可以看出，接收部310接收第三電路單元130的輸出信號134或經(jīng)由第二穿通通孔VIA2接收第二電路單元120的輸出信號124，并產(chǎn)生第四電路單元140的輸出信號144。另外，接收部310接收響應于第三控制信號C0N3所傳送的測試數(shù)據(jù)TDATA，并產(chǎn)生第四電路單元140的輸出信號144。即，接收部310可以不是響應于第三控制信號C0N3而接收前一級的電路單元的輸出信號Precell和經(jīng)由穿通通孔所傳送的輸出信號PreVIA，而可以是從測試數(shù)據(jù)TDATA產(chǎn)生第四電路單元140的輸出信號144。接收部310可以由寄存器電路實施，并可以以各種方式配置成例如包括MUX (多路復用器)和/或觸發(fā)器。輸出部320可以將第四電路單元140的輸出信號144輸出至設置在同一個芯片中的另一個電路單元Nextcell、或設置在另一個芯片中且經(jīng)由穿通通孔與輸出部320連接的另一個電路單元NextVIA。輸出部320可以響應于第一控制信號CONl將輸出信號144輸出。輸出部320也可以由寄存器電路實施，并可以以各種方式配置成例如包括MUX和/或觸發(fā)器。在圖3中，第四電路單元140還可以包括正常操作部330。正常操作部330可以響應于測試控制信號EXTEST而將經(jīng)由輸入測試數(shù)據(jù)TDATA的引腳所輸入的信號輸出至核心電路CORE。半導體裝置I針對測試操作而具有專用于僅接收測試數(shù)據(jù)TDATA的單獨引腳是低效率的。因此，可以經(jīng)由 已設置用于接收半導體裝置的正常操作所需的信號的引腳來輸入測試數(shù)據(jù)TDATA。半導體裝置I在測試操作中可以經(jīng)由所述引腳來接收測試數(shù)據(jù)TDATA，且在正常操作中可以經(jīng)由所述引腳來接收正常操作所需的信號。正常操作部330可以響應于指示半導體裝置I是否執(zhí)行測試操作的測試控制信號EXTEST而選擇性將經(jīng)由引腳輸入的信號輸出至核心電路CORE。在圖3中，第四電路單元140還包括測試輸出部340。測試輸出部340響應于輸出使能信號OE而將第四電路單元140的輸出信號144作為測試輸出信號TOUT輸出至測試控制單元。圖2的第一電路單元110至第三電路單元130可以具有與第四電路單元140相同的配置。因此，第一電路單元Iio至第四電路單元140可以選擇性地從設置在同一個芯片中的前一級的電路單元、與其它芯片連接的穿通通孔、以及測試控制單元接收輸入信號。另夕卜，第一電路單元110至第四電路單元140可以選擇性地將輸出信號輸出到設置在同一個芯片中的前一級的電路單元、其它芯片連接的穿通通孔以及測試控制單元。因此，在一個實施例中半導體裝置可以利用電路單元110至140形成各種掃描測試路徑。
圖4是示意性地示出根據(jù)本發(fā)明的另一個實施例的半導體裝置的圖，其中說明了各種測試路徑。在圖4中，為了詳細解釋各種測試路徑，示出層疊第一至第三芯片CHIP11、CHIP12和CHIP13構成單個半導體裝置。第一芯片CHIPll包括第一電路單元410和第二電路單元420，第二芯片CHIP12包括第三電路單元430和第四電路單元440，第三芯片CHIP13包括第五電路單元450和第六電路單元460。第一至第六電路單元410、420、430、440、450和460可以接收設置在同一個芯片中的前一級的電路單元的輸出，或可以接收設置在其它芯片中的電路單元的輸出，其中從其它芯片接收的輸出是經(jīng)由穿通通孔來接收的。此外，第一至第六電路單元410、420、430、440、450和460可以將其輸出信號輸出至設置在同一個芯片中的下一級的電路單元，或可以將其輸出信號輸出至設置在其它芯片中的電路單元，其中傳送給其它芯片的輸出是經(jīng)由穿通通孔來傳送的。此外，第一至第六電路單元410、420、430,440,450和460可以將其輸出信號輸出至測試控制單元。半導體裝置2可以通過包括第一至第六電路單元410、420、430、440、450和460來形成各種測試路徑。在根據(jù)現(xiàn)有技術的半導體裝置中，當?shù)谝淮┩ㄍ譜IAll中發(fā)生故障時，不能測試第二穿通通孔VIA12至第四穿通通孔VIA14是否發(fā)生故障。也就是說，在現(xiàn)有半導體裝置中， 因為如圖1所示形成單個測試路徑，所以當?shù)谝淮┩ㄍ譜IAll中發(fā)生故障時，無法獲得關于第二穿通通孔VIA12至第四穿通通孔VIA14中是否發(fā)生故障的測試結果。此外，如果第一穿通通孔VIAll中發(fā)生故障，可能不能測試在第二穿通通孔VIA12至第四穿通通孔VIA14中是否發(fā)生故障。然而，在半導體裝置2中，即使在第一穿通通孔VIAll中發(fā)生故障時，也可以檢查在第二穿通通孔VIA12至第四穿通通孔VIA14中是否發(fā)生故障。例如，如果在第一穿通通孔VIAl I中發(fā)生故障，則第二電路單元420可能不能接收第一電路單元410的輸出信號，但可以接收測試數(shù)據(jù)并產(chǎn)生輸出信號。此外，通過經(jīng)由第二穿通通孔VIA12將第二電路單元420的輸出信號輸出至第四電路單元440，可以測試在第二穿通通孔VIA12中是否發(fā)生故障。同樣地，第三電路單元430可能不能接收第一電路單元410的輸出信號，但可以接收測試數(shù)據(jù)并產(chǎn)生輸出信號。此外，通過經(jīng)由第三穿通通孔VIA13將第三電路單元430的輸出信號輸出至第五電路單元450，可以測試在第三穿通通孔VIA13中是否發(fā)生故障。第三電路單元430可以將其輸出信號輸出至第四電路單元440，且第四電路單元440可以經(jīng)由第四穿通通孔VIA14將其輸出信號輸出至第六電路單元460，并測試在第四穿通通孔VIA14中是否發(fā)生故障。因為半導體裝置2具有在同一個芯片中彼此連接的多個電路單元，從而測試路徑可以被形成為依次經(jīng)過所述多個電路單元，因此可以形成各種測試路徑。例如，可以形成從第一電路單元410延伸至第二電路單元420的測試路徑，可以形成從第一電路單元410經(jīng)由第一穿通通孔VIAll延伸至第三電路單元430和/或第四電路單元440的測試路徑，以及可以形成從第一電路單元410經(jīng)由第一穿通通孔VIA11、第三電路單元430以及第三穿通通孔VIA13延伸至第五電路單元450和/或第六電路單元460的測試路徑。另外，可以形成從第一電路單元410經(jīng)由第一穿通通孔VIA11、第三電路單元430、第四電路單元440以及第四穿通通孔VIA14延伸至第六電路單元460的測試路徑。因此，半導體裝置2可以形成實線所表示的沿水平方向的測試路徑，并可以形成虛線所表示的沿垂直方向的測試路徑。因此，通過形成各種測試路徑，可以對半導體裝置2中所包括的所有的穿通通孔執(zhí)行測試。另外，因為可以通過繞過故障的穿通通孔而形成測試路徑，所以可以執(zhí)行準確且可靠的測試。圖5是示意性地說明根據(jù)本發(fā)明的另一個實施例的系統(tǒng)級封裝(system-1n-packagc)的配置的圖。在圖5中，系統(tǒng)級封裝3包括內(nèi)部控制器510、半導體裝置520、轉(zhuǎn)接器530、以及封裝基板540。轉(zhuǎn)接器530包括用于外部控制器550與內(nèi)部控制器510之間的通信、內(nèi)部控制器510與半導體裝置520之間的通信、以及外部控制器550與半導體裝置520之間的通信的通道。在圖5中，半導體裝置520包括經(jīng)由穿通通孔VIA21和VIA22連接的邏輯裸片Logic Die和層疊裸片Stack Die。測試控制單元521被設置在邏輯裸片Logic Die中。用于測試的測試數(shù)據(jù)和/或控制信號可以從外部控制器550經(jīng)由分接頭(tap)TAP而輸入系統(tǒng)級封裝3，且信號可以經(jīng)由形成在轉(zhuǎn)接器530中的分接頭總線TAP BUS而傳送至測試控制單元521。測試控制單元521可以將測試數(shù)據(jù)和/或控制信號提供給設置在層疊晶片Stack Die中的電路單元522至525。因此，如以上參考圖2至圖4所述的，可以執(zhí)行半導體裝置520的測試。另外，測試控制單元521可以接收從電路單元522至525輸出的測試輸出信號，并經(jīng)由分接頭TAP將測試輸出信號輸出至外部控制器550。因此，可以在外部檢查測試結果。測試控制單元520包括例如(但不限于)用作標準接口電路的 IEEE 1149.1。圖6是示意性地說明根據(jù)本發(fā)明的另一個實施例的系統(tǒng)級封裝的配置的圖。在圖6中，與圖5所示的測試控制單元521不同，系統(tǒng)級封裝4包括主控制單元621和子控制單元622至625。主控制單元621被配置為與外部控制器650通信，并且控制子控制單元622至625。子控制單元622至625被設置在各個層疊晶片Stack Die中，并提供設置在層疊晶片Stack Die中的用于測試電路單元626至629的控制信號。主控制單元621包括例如(但不限于)IEE E 1149. 1，且子控制單元622至625可以包括IEEE 1500。雖然以上已經(jīng)描述了某些實施例，但本領域的技術人員會理解這些描述的實施例僅是示例性的。因此，本文所述的半導體存儲裝置不應當限于描述的實施例。確切地說，本文所述的半導體存儲裝置應當僅根據(jù)所附權利要求書并結合以上說明書和附圖來限定。
權利要求
1.一種半導體裝置，包括 第一通孔和第二通孔，所述第一通孔和所述第二通孔將第一芯片和第二芯片彼此電連接; 第一電路單元，所述第一電路單元被設置在所述第一芯片中，被配置為接收測試數(shù)據(jù)，且與所述第一通孔連接； 第二電路單元，所述第二電路單元被設置在所述第一芯片中，且與所述第二通孔和所述第一電路單元連接； 第三電路單元，所述第三電路單元被設置在所述第二芯片中，且與所述第一通孔連接，其中，所述第一電路單元響應于第一控制信號而將所述第一電路單元的輸出信號輸出至所述第一通孔和所述第二電路單元中的一個。
2.如權利要求1所述的半導體裝置，其中，所述第二電路單元響應于所述第一控制信號而將通過接收所述第一電路單元的輸出信號所產(chǎn)生的輸出信號輸出至所述第二通孔。
3.如權利要求2所述的半導體裝置，其中，所述第二電路單元響應于第二控制信號來接收所述測試數(shù)據(jù)而不是接收所述第一電路單元的輸出信號，并且產(chǎn)生輸出信號。
4.如權利要求3所述的半導體裝置，其中，所述第三電路單元響應于所述第二控制信號而經(jīng)由所述第一通孔接收所述第一電路單元的輸出信號，并且產(chǎn)生輸出信號。
5.如權利要求1所述的半導體裝置，還包括 第四電路單元，所述第四電路單元被設置在所述第二芯片中，且與所述第二通孔和所述第三電路單元連接， 其中，所述第三電路單元響應于所述第一控制信號而將所述第三電路單元的輸出信號輸出至所述第四電路單元和第三通孔中的一個，所述第三通孔將所述第二芯片與層疊在所述第二芯片上的另一個芯片連接。
6.如權利要求5所述的半導體裝置，其中，所述第四電路單元響應于所述第二控制信號而接收所述第二電路單元的輸出信號和所述第三電路單元的輸出信號中的一個，并產(chǎn)生輸出信號，所述第二電路單元的輸出信號是經(jīng)由所述第二通孔傳送的。
7.如權利要求6所述的半導體裝置，其中，所述第四電路單元響應于所述第一控制信號而將所述第四電路單元的輸出信號輸出至第四通孔，所述第四通孔將所述第二芯片與另一個芯片連接。
8.如權利要求1所述的半導體裝置，還包括 第五通孔，所述第五通孔將所述第一芯片和所述第二芯片彼此電連接，且被配置為傳送所述測試數(shù)據(jù)， 其中，所述第三電路單元響應于第三控制信號而經(jīng)由所述第五通孔接收所述測試數(shù)據(jù)。
9.一種半導體裝置，包括 掃描電路模塊，所述掃描電路模塊包括 接收部，所述接收部被配置為響應于第二控制信號而從設置在第一芯片中的另一個電路單元的輸出信號和設置在第二芯片中的電路單元的輸出信號中的一個來產(chǎn)生輸出信號；以及 輸出部，所述輸出部被配置為響應于第一控制信號而將所述接收部的輸出信號輸出至設置在所述第一芯片中的又一個電路單元和設置在第三芯片中的電路單元中的一個， 其中，所述掃描電路模塊被設置在所述第一芯片中。
10.如權利要求9所述的半導體裝置，其中，所述接收部響應于第三控制信號來接收測試數(shù)據(jù)，而不是接收設置在所述第一芯片中的所述另一個電路單元的輸出信號以及設置在所述第二芯片中的所述電路單元的輸出信號。
11.如權利要求10所述的半導體裝置，其中，所述掃描電路模塊還包括 正常操作部，所述正常操作部被配置為響應于區(qū)分所述半導體裝置的測試操作和正常操作的測試控制信號而將所述測試數(shù)據(jù)的輸入傳送至核心電路。
12.如權利要求11所述的半導體裝置，其中，所述掃描電路模塊還包括 測試控制部，所述測試控制部被配置為與外部控制器通信，并提供所述第一控制信號至所述第三控制信號、所述測試數(shù)據(jù)和所述測試控制信號。
13.如權利要求12所述的半導體裝置，其中，所述掃描電路模塊還包括 測試輸出部，所述測試輸出部被配置為響應于輸出使能信號而將所述接收部的輸出信號輸出至所述測試控制部。
14.如權利要求9所述的半導體裝置，其中，所述掃描電路模塊經(jīng)由通孔與設置在所述第二芯片中的所述電路單元電連接，由所述掃描電路模塊接收的設置在所述第二芯片中的所述電路單元的輸出信號具有關于在所述通孔中是否發(fā)生故障的信息。
15.如權利要求9所述的半導體裝置，其中，所述掃描電路模塊經(jīng)由通孔與設置在所述第三芯片中的所述電路單元電連接，由設置在所述第三芯片中的所述電路單元接收的所述掃描電路模塊的輸出具有關于在所述通孔中是否發(fā)生故障的信息。
16.一種半導體裝置，包括 第一通孔，所述第一通孔將第一芯片和第二芯片電連接； 第一電路單元，所述第一電路單元被設置在所述第一芯片中，且與所述第一通孔連接；以及 第二電路單元，所述第二電路單元被設置在所述第一芯片中， 其中，所述第一電路單元響應于第一控制信號而將輸出信號輸出至所述第一通孔和所述第二電路單元中的一個。
17.如權利要求16所述的半導體裝置，其中，所述第二電路單元響應于所述第一電路單元的輸出信號的接收而將輸出信號輸出，其中，所述第二電路單元將所述輸出信號輸出至第二通孔，所述第二通孔與所述第二電路單元連接且將所述第一芯片和所述第二芯片電連接。
18.如權利要求17所述的半導體裝置，其中，所述第二電路單元響應于第二控制信號接收測試數(shù)據(jù)而不是接收所述第一電路單元的輸出信號，其中，所述測試數(shù)據(jù)響應于所述第二控制信號而被傳送。
19.如權利要求18所述的半導體裝置，還包括第三電路單元，所述第三電路單元設置在所述第二芯片中且與所述第一通孔連接，其中，所述第三電路單元響應于所述第二控制信號經(jīng)由所述第一通孔接收所述第一電路單元的輸出信號，并產(chǎn)生輸出信號。
20.如權利要求19所述的半導體裝置，還包括 第四電路單元，所述第四電路單元被設置在所述第二芯片中，且與所述第二通孔和所述第三電路單元連接， 其中，所述第三電路單元響應于所述第一控制信號而將所述第三電路單元的輸出信號輸出至所述第四電路單元和第三通孔中的一個，所述第三通孔將所述第二芯片和層疊在所述第二芯片上的另一個芯片連接。
全文摘要
本發(fā)明提供一種半導體裝置，包括第一通孔和第二通孔、第一電路單元、第二電路單元、以及第三電路單元。所述第一通孔和第二通孔將第一芯片和第二芯片彼此電連接。所述第一電路單元被設置在所述第一芯片中，接收測試數(shù)據(jù)，且與所述第一通孔連接。所述第二電路單元被設置在所述第一芯片中，且與所述第二通孔和所述第一電路單元連接。所述第三電路單元被設置在所述第二芯片中，且與所述第一通孔連接。所述第一電路單元響應于第一控制信號而將其輸出信號輸出至所述第一通孔和所述第二電路單元中的一個。
文檔編號H01L23/52GK103066066SQ20121005926
公開日2013年4月24日 申請日期2012年3月8日 優(yōu)先權日2011年10月18日
發(fā)明者楊亨均, 李炯東, 權容技, 文英碩, 金成旭 申請人:海力士半導體有限公司