專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明公開涉及半導體器件及其制造方法。
背景技術：
半導體集成電路(IC)器件可以采用多種類型的技術制造。例如，可以使用互補金屬氧化物半導體(CMOS)技術制造半導體IC器件。

發(fā)明內(nèi)容
可以通過提供如下半導體器件來實現(xiàn)實施例，該半導體器件包括輸出端口，包括第一橫向雙擴散金屬氧化物半導體(LDMOS);以及包括第二 LDMOS和雙極晶體管的靜電放電保護器件，靜電放電保護器件用于保護輸出端口免受靜電放電。第二 LDMOS器件的擊穿電壓等于或低于第一 LDMOS器件的擊穿電壓。第一 LDMOS器件可以包括在襯底上的第一柵極；在第一柵極一側的第一源區(qū)， 所述第一源區(qū)具有第一導電類型；以及第一本體區(qū)，在所述第一源區(qū)下面并包圍所述第一源區(qū)，第一本體區(qū)具有第二導電類型，所述第二導電類型與所述第一導電類型不同。第一 LDMOS器件還可以包括在第一本體區(qū)中的第一本體觸點區(qū)，該第一本體觸點區(qū)具有第二導電類型；在第一柵極另一側的第一漏區(qū)，所述第一漏區(qū)具有第一導電類型；在襯底中并在第一源區(qū)和第一漏區(qū)之間的第一隔離區(qū)，該第一隔離區(qū)與第一柵極的一部分交疊；在第一本體區(qū)下面的第一深阱，該第一深阱具有第二導電類型；在第一深阱下面的第一埋層，該第一埋層具有第一導電類型。第二 LDMOS器件可以包括在襯底上的第二柵極；在第二柵極一側的第二本體區(qū)， 所述第二本體區(qū)具有第二導電類型；在第二本體區(qū)中的第二本體觸點區(qū)，該第二本體觸點區(qū)具有第二導電類型；在第二柵極另一側的第二漏區(qū)，所述第二漏區(qū)具有第一導電類型； 在襯底中并在第二本體區(qū)和第二漏區(qū)之間的第二隔離區(qū)，該第二隔離區(qū)與第二柵極的一部分交疊；在第二本體區(qū)下面的第二深阱，該第二深阱具有第二導電類型；和在第二深阱下面的第二埋層，該第二埋層具有第一導電類型。該第二 LDMOS器件可以包括第二本體區(qū)中的第二源區(qū)，該第二源區(qū)具有第一導電類型。雙極晶體管可以包括與第二本體區(qū)隔開的發(fā)射區(qū)、在發(fā)射區(qū)下面并包圍該發(fā)射區(qū)的基極區(qū)、以及第二漏區(qū)，該發(fā)射區(qū)具有第一導電類型，該基極區(qū)具有第二導電類型。雙極晶體管可以包括在基極區(qū)下面的外延層。基極區(qū)與第二深阱之間可以是非交疊關系?；鶚O區(qū)的摻雜濃度可以比第二深阱的摻雜濃度高并比第二本體區(qū)的摻雜濃度低。
從襯底的底面到基極區(qū)的底面的第一距離大于從襯底的底面到第二本體區(qū)的底面的第二距離。第二隔離區(qū)的長度可以等于或小于第一隔離區(qū)的長度。第二隔離區(qū)和第二深阱之間的第二交疊長度可以等于或大于第一隔離區(qū)和第一深阱之間的第一交疊長度。第一 LDMOS器件可以包括在第一隔離區(qū)和第一漏區(qū)下面并包圍該第一隔離區(qū)和第一漏區(qū)的第一漂移區(qū)，該第一漂移區(qū)具有第一導電類型。第二 LDMOS器件可以包括在第二隔離區(qū)和第二漏區(qū)下面并包圍該第二隔離區(qū)和第二漏區(qū)的第二漂移區(qū)，該第二漂移區(qū)具有第一導電類型。第二隔離區(qū)的長度等于或小于第一隔離區(qū)的長度?；鶚O區(qū)的一部分與第二深阱的一部分可以相互交疊?；鶚O區(qū)的實質(zhì)上整個區(qū)域與第二深阱之間可以是非交疊關系。雙極晶體管可以包括在第二本體區(qū)中的發(fā)射區(qū)、包圍該發(fā)射區(qū)的第二本體區(qū)、以及第二漏區(qū)，所述發(fā)射區(qū)具有第一導電類型?？梢酝ㄟ^提供如下來實現(xiàn)實施例輸出端口，包括第一橫向雙擴散金屬氧化物半導體(LDMOS);以及包括第二 LDMOS和可控硅整流器的靜電放電保護器件，靜電放電保護器件用于保護輸出端口免受靜電放電。第二 LDMOS器件的擊穿電壓等于或低于第一 LDMOS器件的擊穿電壓?？煽毓枵髌骺梢园∟PN雙極晶體管和PNP雙極晶體管。第一 LDMOS器件可以包括在襯底上的第一柵極、在第一柵極一側的第一源區(qū)、以及在所述第一源區(qū)下面并包圍所述第一源區(qū)的第一本體區(qū)，所述第一源區(qū)具有第一導電類型，所述第一本體區(qū)具有第二導電類型，第二導電類型與第一導電類型不同。第一 LDMOS器件還可以包括在第一本體區(qū)中的第一本體觸點區(qū)，該第一本體觸點區(qū)具有第二導電類型；在第一柵極另一側的第一漏區(qū)，所述第一漏區(qū)具有第一導電類型；在襯底中并在第一源區(qū)和第一漏區(qū)之間的第一隔離區(qū)，該第一隔離區(qū)與第一柵極的一部分交疊；在第一本體區(qū)下面的第一深阱，該第一深阱具有第二導電類型；以及在第一深阱下面的第一埋層，該第一埋層具有第一導電類型。第二 LDMOS器件可以包括在襯底上的第二柵極；在第二柵極一側的第二本體區(qū)， 所述第二本體區(qū)具有第二導電類型；在第二本體區(qū)中的第二本體觸點區(qū)，該第二本體觸點區(qū)具有第二導電類型；在第二柵極另一側的第二漏區(qū)，所述第二漏區(qū)具有第一導電類型； 在襯底中并在第二本體區(qū)和第二漏區(qū)之間的第二隔離區(qū)，該第二隔離區(qū)與第二柵極的一部分交疊；在第二本體區(qū)下面的第二深阱，該第二深阱具有第二導電類型；以及在第二深阱下面的第二埋層，該第二埋層具有第一導電類型。第二隔離區(qū)的長度可以等于或小于第一隔離區(qū)的長度。第二隔離區(qū)和第二深阱之間的第二交疊長度等于或大于第一隔離區(qū)和第一深阱之間的第一交疊長度。NPN雙極晶體管可以包括具有第一導電類型的發(fā)射區(qū)和具有第二導電類型的基極區(qū)。所述具有第一導電類型的發(fā)射區(qū)可以與第二本體區(qū)隔開。所述基極區(qū)可以在第一導電類型的發(fā)射區(qū)的下面，并且可以包圍所述第一導電類型的發(fā)射區(qū)和第二漏區(qū)。PNP雙極晶體管可以包括具有第二導電類型的發(fā)射區(qū)和具有第一導電類型的外延層。具有第二導電類型的發(fā)射區(qū)可以在第二漏區(qū)和第二隔離區(qū)之間，并且外延層可以在所述第二埋層和第二本體觸點區(qū)上。靜電放電保護器件可以包括具有第一導電類型的雜質(zhì)區(qū)，該雜質(zhì)區(qū)在第二隔離區(qū)和具有第二導電類型的發(fā)射區(qū)之間。半導體器件可以包括連接到第二本體觸點區(qū)的多晶硅電阻器(poly resistor)。
NPN雙極晶體管可以包括第二漏區(qū)、具有第二導電類型并在第二本體區(qū)一側的基極區(qū)、以及具有第一導電類型的發(fā)射區(qū)。具有第一導電類型的發(fā)射區(qū)可以在基極區(qū)和第二本體區(qū)上，并在基極區(qū)和第二本體區(qū)上延伸。PNP雙極晶體管可以包括具有第二導電類型的發(fā)射區(qū)和具有第一導電類型的外延層。具有第二導電類型的發(fā)射區(qū)可以在第二漏區(qū)和第二隔離區(qū)之間，并且具有第一導電類型的外延層可以在第二埋層和第二本體觸點區(qū)上。該半導體器件可以包括在第二漏區(qū)和具有第二導電類型的發(fā)射區(qū)之間的第三隔離區(qū)。可以通過提供如下半導體器件來實現(xiàn)實施例，該半導體器件包括襯底，在該襯底中定義了第一區(qū)和第二區(qū)，第一區(qū)中形成有輸出端口的第一 LDMOS器件，第二區(qū)中形成有靜電放電保護器件，該靜電放電保護器件包括第二 LDMOS器件和雙極晶體管。實施例還可以包括形成該半導體器件的方法，包括通過向襯底中注入第一導電類型的雜質(zhì)，在第一區(qū)中形成第一埋層以及在第二區(qū)中形成第二埋層；通過向襯底中注入第二導電類型的雜質(zhì)， 在第一區(qū)中形成第一深阱以及在第二區(qū)中形成第二深阱；在第一區(qū)中形成第一隔離區(qū)以及在第二區(qū)中形成第二隔離區(qū)；在第一區(qū)中在襯底上形成第一柵極以及在第二區(qū)中在襯底上形成第二柵極；通過向襯底中注入第二導電類型的雜質(zhì)，在第一區(qū)中形成第一本體區(qū)以及在第二區(qū)中形成第二本體區(qū)；以及向襯底中注入第一和第二導電類型的雜質(zhì)，以在第一本體區(qū)中形成第二導電類型的第一本體觸點區(qū)，在第二本體區(qū)中形成第二導電類型的第二本體觸點區(qū)，在第一區(qū)中形成第一導電類型的第一源區(qū)和第一漏區(qū)，在第二區(qū)中形成第一導電類型的發(fā)射區(qū)，以及在第二區(qū)中形成第一導電類型的第二漏區(qū)。第二隔離區(qū)可以形成為具有等于或小于第一隔離區(qū)長度的長度。第二隔離區(qū)可以形成為具有在第二隔離區(qū)和第二深阱之間的第二交疊長度，該第二交疊長度等于或大于在第一隔離區(qū)和第一深阱之間的第一交疊長度。在形成第一和第二隔離區(qū)之后并在形成第一和第二柵極之前，該方法還包括通過向襯底中注入第二導電類型的雜質(zhì)，在第二區(qū)中形成基極區(qū)?；鶚O區(qū)的一部分可以形成為與第二深阱交疊，使得該基極區(qū)的其他部分與第二深阱不具有交疊關系。基極區(qū)的摻雜濃度可以比第二深阱的摻雜濃度高，并比第二本體區(qū)的摻雜濃度低。從襯底的底面到基極區(qū)的底面的第一距離大于從襯底的底面到第二本體區(qū)的底面的第二距離。在形成第一和第二深阱之后并在形成第一和第二隔離區(qū)之前，該方法還可以包括通過向襯底中注入第一導電類型的雜質(zhì)的二次工藝，在第一區(qū)中形成第一漂移區(qū)以及在第二區(qū)中形成第二漂移區(qū)。在形成第一和第二埋層之后并在形成第一和第二深阱之前，該方法還可以包括 在第一和第二埋層上形成具有第一導電類型的外延層。該方法可以包括在通過向襯底注入第二導電類型的雜質(zhì)以在第二本體區(qū)中形成具有第二導電類型的第二本體觸點區(qū)的過程中，在第二區(qū)中形成具有第二導電類型的發(fā)射區(qū)。所述方法可以包括在形成第一和第二隔離區(qū)的過程中，在第二區(qū)中形成第三隔離區(qū)。


通過參照附圖詳細的描述示例性實施例，本發(fā)明的特征對本領域技術人員來說將會變得明了，其中圖I示出了根據(jù)示例性實施例的半導體器件的等效電路8
圖2示出了圖I中所示的半導體器件的橫截面圖；圖3示出了圖I的等效電路圖合并到圖2的橫截面圖中；圖4-7示出了根據(jù)示例性實施例的半導體器件的橫截面圖；圖8示出了根據(jù)示例性實施例的半導體器件的等效電路圖；圖9示出了圖8中所示的半導體器件的橫截面圖；圖10示出了圖8的等效電路圖合并到圖9的橫截面圖中；圖11-14示出了根據(jù)示例性實施例的半導體器件的橫截面圖；圖15示出了根據(jù)示例性實施例的半導體器件的等效電路圖；圖16不出了圖15中所不半導體器件的橫截面圖；圖17示出了圖15的等效電路圖合并到圖16的橫截面圖中；圖18-21示出了圖16中所示半導體器件的示例性變型的橫截面圖；以及圖22-29示出了根據(jù)示例性實施例的半導體器件的制造方法中示例性階段的橫截面圖。
具體實施例方式下面，將參照附圖更充分地描述本發(fā)明的示例性實施例；但是，這些實施例可以實現(xiàn)為不同的形式，并且不應解釋為限制這里闡述的實施例。相反，這些實施例應使得本說明書更徹底和完整，并且會將本發(fā)明的范圍完全傳達給本領域技術人員。還應該理解，當某個層或元件被提到是在另一層或襯底“上”時，它可以是直接在該另一層或襯底上，或者，可以在二者之間存在介入層。進一步，應該理解，當某個層被提到是在另一層“下面”時，它可以是直接在其下面，或者可以在二者之間存在一個或多個介入層。此外，還應該理解，當某個層被提到是在兩個層“之間”時，它可以是在這兩個層之間的唯一的層，或者可以在這兩個層之間存在一個或多個介入層。在附圖中，可以放大層或區(qū)的尺寸以便于清楚的說明。進而，也可以為了清楚的目的放大層或區(qū)的厚度。附圖中相同的附圖標記表示相同的元件。本文中所使用的術語“和 /或”包括一個或多個列出的相關對象的任一個或其所有的組合。應該理解，盡管術語第一、第二等在本文中可用于描述多個元件，但這些元件不應被這些術語限制。這些術語僅用于使一個元件與其他元件區(qū)分開。因此，下文中討論的例如第一元件、第一部件或第一部分也可以稱為第二元件，第二部件或第二部分，而不會偏離實施例的教義。下文中，將參照圖1-3描述根據(jù)示例性實施例的半導體器件。圖I示出了根據(jù)示例性實施例的半導體器件的等效電路圖，圖2示出了圖I中所示的半導體器件的橫截面圖， 以及圖3示出了圖I的等效電路圖合并到圖2的橫截面圖中。參照圖I和圖2，半導體器件可以包括輸出端口，輸出端口例如可以包括第一橫向雙擴散金屬氧化物半導體(LDMOS)器件I。半導體器件可以包括可以保護輸出端口免受靜電放電的靜電放電(ESD)保護器件2。ESD保護器件2可以例如包括雙極晶體管3和第二 LDMOS器件4。在本說明書全文中，短語“LDM0S器件”的含義是包括下述的器件柵極，第一導電類型的漏區(qū)，第二導電類型的本體區(qū)，以及在第一導電類型的漏區(qū)和第二導電類型的本體區(qū)之間形成的隔離區(qū)。
為了方便說明，圖I和圖2將第一 LDMOS器件I示出為包括N型LDMOS晶體管，將雙極晶體管3示出為NPN雙極晶體管，以及把第二 LDMOS器件2示出為包括N型漏區(qū)。但是，實施例不受此限制。例如，本領域技術人員顯然可以想到，第一 LDMOS器件I可以包括 P型LDMOS晶體管，雙極晶體管3可以是PNP雙極晶體管，以及第二 LDMOS器件2可以包括 P型漏區(qū)。N型和P型在LDMOS器件中可以互換。參照圖2，襯底10可以包括第一區(qū)I，第一區(qū)I中可以形成輸出端口的第一 LDMOS 器件I。襯底10可以包括第二區(qū)II，第二區(qū)II中可以形成ESD保護器件2。第二區(qū)II例如可以包括雙極晶體管區(qū)IV和/或第二 LDMOS器件區(qū)V。襯底10可以包括P型體襯底(bulk substrate) 100和形成在P型體襯底100上的N型外延層200。P型體襯底100例如可以包括硅半導體襯底、砷化鎵半導體襯底、鍺硅半導體襯底、陶瓷半導體襯底、石英半導體襯底、玻璃半導體襯底等中的至少一個。N型外延層200可以形成在第一區(qū)I和第二區(qū)II中。下文中，將描述形成在第一區(qū)I中的第一 LDMOS器件I。第一柵極180可以形成在例如第一漂移區(qū)120和第一隔離區(qū)130等部分上。第一柵極180可以例如由多晶硅構成。 但是，實施例不受此限制。例如，第一柵極180可以例如由金屬、金屬與多晶硅的組合、或其他導電材料構成。第一柵極絕緣層133可以形成在第一柵極180下面，以將第一柵極180 與襯底10電隔離?？梢苑胖玫谝桓綦x區(qū)130，以提供第一柵極180與N型第一漏區(qū)170之間的分隔， 例如使得第一柵極180可以通過第一隔離區(qū)130與N型第一漏區(qū)170隔開。第一隔離區(qū) 130可以例如采用淺溝槽隔離(STI)工藝形成。但是，實施例不受此限制。例如，第一隔離區(qū)130可以采用硅局部氧化(LOCOS)工藝形成。當例如高電壓施加到N型第一漏區(qū)170上時，可以減小和/或防止半導體器件可靠性劣化的可能性。例如，可以減小和/或防止由于在N型第一漏區(qū)170和第一柵極180的邊緣之間形成的高電場所導致的半導體器件可靠性劣化的可能性。N型第一源區(qū)160可以形成在第一柵極180的一側。在N型第一源區(qū)160上可以形成硅化物層(未顯示)，以例如減小N型第一源區(qū)160和源電極之間的電阻。第一柵極 180可以與N型第一源區(qū)160的一部分交疊。N型第一漏區(qū)170可以形成為與第一柵極180 的相對側隔開。在N型第一漏區(qū)170上可以形成硅化物層(未顯示)，以例如減小N型第一漏區(qū)170和漏電極之間的電阻。P型第一本體區(qū)151可以形成在第一柵極180的一側。例如，P型第一本體區(qū)151 可以形成在N型第一源區(qū)160下面。P型第一本體區(qū)151可以形成為包圍N型第一源區(qū)160。 P型第一本體區(qū)151可以具有比N型第一源區(qū)160和N型第一漏區(qū)170的摻雜濃度低的摻雜濃度，例如，P型第一本體區(qū)151可以是輕度摻雜體。摻雜濃度例如是摻雜(或注入)到每個區(qū)中的雜質(zhì)的濃度。P型第一本體觸點區(qū)152可以形成在P型第一本體區(qū)151中。P型第一本體觸點區(qū)152可以在N型第一源區(qū)160附近和/或與N型第一源區(qū)160鄰接。P型第一本體區(qū)151 的一部分可以布置在P型第一本體觸點區(qū)152和N型第一源區(qū)160之間。P型第一本體觸點區(qū)152的深度可以與N型第一源區(qū)160的深度相對應，例如，P型第一本體觸點區(qū)152和 N型第一源區(qū)160都可以形成為在P型第一本體區(qū)151中具有預定深度。
N型第一漂移區(qū)120可以形成在襯底10中，以例如從P型第一本體區(qū)151延伸到 N型第一漏區(qū)170。N型第一漂移區(qū)120可以形成為包圍第一隔離區(qū)130和N型第一漏區(qū) 170。N型第一漂移區(qū)120可以形成在N型外延層200上，并與P型第一深阱140隔開。N型第一漂移區(qū)120可以具有與N型外延層200相同的導電類型。N型第一漂移區(qū)120可以具有比N型第一漏區(qū)170和P型第一本體區(qū)151的摻雜濃度低的摻雜濃度。因此，當向N型第一源區(qū)160和N型第一漏區(qū)170施加反向偏置時，可以更容易的在襯底10的水平方向上在P型第一本體區(qū)151和N型第一漏區(qū)170之間的區(qū)(例如N型第一漂移區(qū)120和N型外延層200中的至少一個)中形成耗盡區(qū)。不受限于上述理論，如果N型第一漂移區(qū)120比N型外延層200具有更高的摻雜濃度，在N型第一源區(qū)160和N型第一漏區(qū)170上施加比閾值電壓高的電壓，這允許電流在 N型第一漂移區(qū)120中比N型外延層200中流動得更流暢。因此，如果在N型第一源區(qū)160 和N型第一漏區(qū)170上施加比閾值電壓高的電壓，電流可以通過使用了 N型第一漂移區(qū)120 的電流路徑，更容易地從N型第一源區(qū)160流向第一漏區(qū)170。這樣，可以降低半導體器件的導通電阻。不受限于上述理論，如果在P型第一本體區(qū)151和N型第一漏區(qū)170之間形成具有足夠低的摻雜濃度的N型外延層200、以及比N型外延層200具有稍高一點的摻雜濃度的 N型第一漂移區(qū)120，則可以容易地在半導體器件導通之前在P型第一本體區(qū)151和N型第一漏區(qū)170之間形成耗盡區(qū)。這樣，一旦半導體器件導通，則通過例如提供使用了 N型第一漂移區(qū)120的電流路徑，可以提高閾值電壓和/或降低導通電阻。P型第一深阱140可以布置在N型第一漂移區(qū)120和N型第一埋層110之間。P 型第一深阱140可以連接到(例如實際地接觸)P型第一本體區(qū)151，例如可以直接在P型第一本體區(qū)151下面。這樣，P型第一深阱140可以利用例如源電壓在半導體器件中形成垂直電場。根據(jù)示例性實施例，可以在P型第一本體區(qū)151和N型第一漏區(qū)170之間的區(qū)域處(例如在N型第一漂移區(qū)120和N型外延層200中)形成水平和垂直電場。從而，可以減小表面場(RESURF)效應?？梢栽诮徊娣较蛏闲纬伤胶痛怪彪妶觥＠?，P型第一深講 140可以在P型第一本體區(qū)151和N型第一漏區(qū)170之間的區(qū)中垂直地形成耗盡區(qū)。此外， 通過垂直形成的耗盡區(qū)，可以對P型第一本體區(qū)151和N型第一漏區(qū)170之間的水平耗盡區(qū)進行優(yōu)化，例如可以更有效的形成該耗盡區(qū)。因此，在P型第一本體區(qū)151和N型第一漏區(qū)170之間的區(qū)中完全形成耗盡區(qū)的情況下，閾值電壓可以更少的受到在P型第一本體區(qū) 151和N型第一漏區(qū)170之間的區(qū)的摻雜濃度的影響。相應地，例如可以降低(例如，從效果上看降低)導通電阻，同時提高半導體器件的擊穿電壓。如上所述，N型第一埋層110可以具有比N型第一漂移區(qū)120和N型外延層200 的摻雜濃度高的摻雜濃度，從而例如可以更容易地在P型第一本體區(qū)151和N型第一漏區(qū) 170之間的區(qū)中在垂直方向上形成耗盡區(qū)。P型絕緣層300可以在第一區(qū)I中形成的第一 LDMOS器件I和在第二區(qū)II中形成的ESD保護器件2之間形成。P型絕緣層300可以形成在第一區(qū)I和第二區(qū)II這兩個區(qū)中，例如與第一 LDMOS器件I和ESD保護器件2鄰接。P型埋層301可以在第一區(qū)I中形成的N型第一埋層110和在第二區(qū)II中形成的N型第二埋層210之間形成。P型埋層301可以在P型絕緣層300下面，例如直接在其下面。將描述形成在第二區(qū)II中的ESD保護器件2。ESD保護器件2可以包括雙極晶體管區(qū)IV和/或第二 LDMOS器件區(qū)V。例如，雙極晶體管區(qū)IV可以與第二區(qū)II中的LDMOS 器件區(qū)V鄰接。雙極晶體管3的元件，例如圖I所示，可以形成在雙極晶體管區(qū)IV中。第二 LDMOS器件4的元件，例如圖I所示，可以形成在第二 LDMOS器件區(qū)V中。與第一 LDMOS器件I類似，第二 LDMOS器件區(qū)V可以包括下述的多個組合第二柵極280、第二柵極絕緣層233、N型第二漂移區(qū)220、第二隔離區(qū)230、N型第二漏區(qū)270、P型第二本體區(qū)251、P型第二本體觸點區(qū)252、N型外延層200、P型第二深阱240以及N型第二埋層210。與第一區(qū)I不同，第二 LDMOS器件區(qū)V可以不包括，例如可以排除，N型源區(qū)。 第二 LDMOS器件區(qū)V的各個組件可以與第一區(qū)I中的組件實質(zhì)上相同和/或類似。因此， 將省略第二 LDMOS器件區(qū)V的各個組件的重復詳細描述。雙極晶體管區(qū)IV可以形成在第二 LDMOS器件區(qū)V的P型第二本體區(qū)251的一側。 例如，雙極晶體管區(qū)IV可以形成在第二 LDMOS器件區(qū)V的P型第二本體區(qū)251和P型絕緣層300之間。雙極晶體管區(qū)IV可以包括N型發(fā)射區(qū)290、P型基極區(qū)295以及N型外延層 200。N型外延層200可以形成在P型基極區(qū)295和N型發(fā)射區(qū)290下面。N型發(fā)射區(qū)290可以例如通過P型基極區(qū)295與P型第二本體區(qū)251隔開。P型基極區(qū)295可以形成在N型發(fā)射區(qū)290下面以包圍N型發(fā)射區(qū)290，例如，P型基極區(qū)295 的一部分可以在N型發(fā)射區(qū)290下面。P型基極區(qū)295和P型第二本體區(qū)251可以彼此接觸，例如P型基極區(qū)295和P型第二本體區(qū)251的側邊可以鄰接布置。P型基極區(qū)295的摻雜濃度可以比P型第二深阱240的摻雜濃度高，以及比P型第二本體區(qū)251的摻雜濃度低。P型基極區(qū)295和P型第二深阱240可以形成為彼此不交疊，即具有非交疊關系。從例如襯底10的頂面到P型基極區(qū)295的底面之間的深度可以小于從例如襯底10的頂面到P型第二本體區(qū)251的底面之間的深度。從襯底10的底面到P 型基極區(qū)295的底面之間的高度可以大于從襯底10的底面到P型第二本體區(qū)251的底面之間的高度。根據(jù)示例性實施例，P型基極區(qū)295可以作為例如圖I中的雙極晶體管3的基極，并且，通過例如降低P型基極區(qū)295的摻雜濃度以及減小結深度，可以提高ESD保護器件2的電流能力。參照圖I和圖3，N型第一源區(qū)160、N型第一漏區(qū)170和第一柵極180可以分別是第一 LDMOS器件I的源極、漏極和柵極。N型發(fā)射區(qū)290、P型基極區(qū)295和N型第二漏區(qū) 270可以分別是雙極晶體管3的發(fā)射極、基極和集電極。N型第二漏區(qū)270和第二柵極280 可以分別是第二 LDMOS器件4的漏極和柵極。第一 LDMOS器件I的漏極可以連接到輸出焊盤(未顯示)。第一 LDMOS器件I的柵極可以連接到驅動電路(未顯示)。第一 LDMOS器件I的源極可以連接到地電壓(未顯示)。第一 LDMOS器件I和ESD保護器件2可以在輸出焊盤和地電壓之間彼此并聯(lián)連接。 第二 LDMOS器件4的漏極可以例如通過輸出焊盤連接到電源電壓。第一 LDMOS器件4的柵極可以連接到本體區(qū)?？蛇x地，第二 LDMOS器件4的柵極可以連接到地電壓。雙極晶體管 3的發(fā)射極可以連接到地電壓。在圖I中，Rl表示P型第二本體區(qū)251的電阻?？蛇x地，Rl表示額外提供以例如降低雙極晶體管3的導通電流的外部多晶硅電阻器(poly resistor)。外部多晶硅電阻器可以例如由用于形成第二 LDMOS器件4的第二柵極280的多晶硅形成。外部多晶硅電阻器可以是例如提供為無源元件的電阻器。參照圖1-3，ESD保護器件2的擊穿電壓(BV)可以比半導體器件的工作電壓高。 ESD保護器件2的擊穿電壓(BV)低于輸出端口的第一 LDMOS器件I的擊穿電壓。例如，第二 LDMOS器件4的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓(BV)。ESD保護器件2的擊穿電壓可以在第二 LDMOS器件4處生成。根據(jù)示例性實施例， 如果第一 LDMOS器件I和第二 LDMOS器件4都由LDMOS器件形成，則可以同樣的機制生成它們的擊穿電壓。因此，如果半導體器件設計為使得第二 LDMOS器件4的擊穿電壓低于第
一LDMOS器件I的擊穿電壓，則第二 LDMOS器件4的擊穿電壓可以始終低于第一 LDMOS器件I的擊穿電壓。相應地，ESD保護器件2的擊穿電壓可以始終保持為低于第一 LDMOS器件I的擊穿電壓。這樣，可以減少和/或阻止例如由靜電放電引起的故障的可能性。此外， 如果ESD保護器件2包括雙極晶體管3，即使第二 LDMOS器件4的擊穿電壓等于第一 LDMOS 器件I的擊穿電壓，ESD保護器件2的擊穿電壓也可以始終低于第一 LDMOS器件I的擊穿電壓。因此，即使第二 LDMOS器件4的擊穿電壓等于第一 LDMOS器件I的擊穿電壓，也可以減少和/或阻止例如由靜電放電引起的故障的可能性。根據(jù)示例性實施例，第二 LDMOS器件區(qū)V的第二隔離區(qū)230的長度L2可以形成為等于或小于第一 LDMOS器件I的第一隔離區(qū)130的長度LI，以例如將半導體器件設計為使得第二 LDMOS器件4的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓。第一和第二隔離區(qū)130、230的長度L1、L2分別是指在與從P型第一本體區(qū)151和P型第二本體區(qū)251延伸到N型第一漏區(qū)170和N型第二漏區(qū)270的方向相同的方向上的長度。例如，第一隔離區(qū)130可以布置為使得相比于第二柵極280，第一柵極180以相同或者更大的距離隔開，以及使得N型第二漏區(qū)270通過第二隔離區(qū)230被隔開。參照圖1-3，下面描述在存在靜電放電事件時半導體器件的操作。如果產(chǎn)生靜電放電，第一 LDMOS器件I和第二 LDMOS器件4的漏極電壓會增大。根據(jù)示例性實施例，如果第
二LDMOS器件4的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓，擊穿會發(fā)生在第二 LDMOS器件4上而不會發(fā)生在第一 LDMOS器件I上。如果擊穿發(fā)生在第二 LDMOS器件4上，由碰撞電離引起的電流在第二 LDMOS器件4 中流過。相應地，該電流流向第二 LDMOS器件4的P型第二本體觸點區(qū)252，然后流回到電阻器R1。因此，電阻器Rl上產(chǎn)生電壓降。如果電阻器Rl的電壓等于或大于雙極晶體管3 的導通電壓，雙極晶體管3操作，使得由于靜電放電產(chǎn)生的電流在雙極晶體管3中流動。因此，在輸出端口中的第一 LDMOS器件I得到保護。根據(jù)示例性實施例，如果ESD保護器件2包括與輸出端口中的第一 LDMOS器件I 具有相同和/或類似配置的第二 LDMOS器件4，當產(chǎn)生靜電放電時，以實質(zhì)上相同的機制在第一 LDMOS器件I和ESD保護器件2處產(chǎn)生擊穿。結果，即使產(chǎn)生工藝分散(process dispersion) ,ESD保護器件2的擊穿電壓也總是低于第一 LDMOS器件I的擊穿電壓。因此, 可以保護第一 LDMOS器件免受靜電放電。下面將參照圖4描述根據(jù)另一示例性實施例的半導體器件。圖4示出了根據(jù)另一示例性實施例的半導體器件的橫截面圖。圖4中所示的半導體器件的示例性等效電路基本上與圖I的相同或類似。在圖4中，與圖1-3中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖4，根據(jù)示例性實施例的半導體器件包括使第二 LDMOS器件4的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓的可選示例性設計方案。根據(jù)示例性實施例，可以使第二隔離區(qū)230與P型第二深阱240之間的交疊長度02等于或大于在第一隔離區(qū)130和 P型第一深阱140之間的交疊長度01。例如，第二隔離區(qū)230在第一方向上與下面的P型第二深阱240交疊的長度可以比第一隔離區(qū)130在第一方向上與下面的P型第一深阱140 交疊的長度長。下面將參照圖5描述根據(jù)另一示例性實施例的半導體器件。圖5示出了根據(jù)另一示例性實施例的半導體器件的橫截面圖。圖5中所示的半導體器件的示例性等效電路可以基本上與圖I的相同或類似。在圖5中，與圖1-4中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖5，與圖2中所示半導體器件不同，根據(jù)本示例性實施例的半導體器件可以包括P型第二深阱240的與P型基極區(qū)295交疊的預定部分。P型第二深阱240可以與P 型基極區(qū)295的局部部分交疊。例如，P型第二深阱240可以僅僅與P型第二深阱240的包圍N型發(fā)射區(qū)290的橫向側的一側交疊。如果P型第二深阱240與P型基極區(qū)295的所有部分交疊，則雙極晶體管3的電流能力會降低。因此，P型第二深阱240可以不與P型基極區(qū)295的所有部分交疊。下面將參照圖6描述根據(jù)另一示例性實施例的半導體器件。圖6示出了根據(jù)所述示例性實施例的半導體器件的橫截面圖。圖6中所示的半導體器件的示例性等效電路基本上與圖I的相同或類似。在圖6中，與圖1-5中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖6，與圖2所示半導體器件不同，P型第二本體區(qū)251可以形成為包圍N型發(fā)射區(qū)290，而例如不形成P型基極區(qū)295。在這種情況中，P型第二本體區(qū)251可以包圍 N型發(fā)射區(qū)290和P型第二本體觸點區(qū)252兩者。根據(jù)示例性實施例，P型第二本體區(qū)251 的摻雜濃度可以比P型第二深阱240的摻雜濃度高。P型第二本體區(qū)251可以包括與P型第二深阱240接觸的第一部分(例如在P型第二本體觸點區(qū)252下面的部分)、以及與P型第二深阱240沒有接觸關系的第二部分(例如在N型發(fā)射區(qū)290下面的部分)。下面將參照圖7描述根據(jù)另一示例性實施例的半導體器件。圖7示例性示出了根據(jù)另一示例性實施例的半導體器件的橫截面圖。圖7中所示的半導體器件的等效電路與圖 I的相同或實質(zhì)上類似。在圖7中，與圖1-6中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖7，與圖2所示半導體器件不同，在該半導體器件中，第二 LDMOS器件區(qū)V可以包括形成在第二柵極280 —側的N型第二源區(qū)260。因此，在第二 LDMOS器件區(qū)V中的第
二LDMOS器件4可以由例如LDMOS晶體管構成。如果ESD保護器件2包括雙極晶體管3，即使第二 LDMOS器件4由LDMOS晶體管構成，在靜電放電的情況下電流也可以流至雙極晶體管3。下面將參照圖8-10描述根據(jù)另一示例性實施例的半導體器件。在根據(jù)該示例性實施例的半導體器件中，ESD保護器件例如包括可控娃整流器(silicon controlled rectifier, SCR)。圖8示出了根據(jù)示例性實施例的半導體器件的等效電路圖，圖9示出了圖8中所示的半導體器件的橫截面圖，以及圖10示出了圖8所示等效電路圖合并到圖9的橫截面圖中。參照圖8和圖9，半導體器件可以包括在輸出端口中的第一 LDMOS器件I、以及例如保護輸出端口免受靜電放電的ESD保護器件5。ESD保護器件5可以包括可控硅整流器 6和第三LDMOS器件7。在本說明書中，可控硅整流器6是指包括PNP雙極晶體管8和NPN 雙極晶體管9的器件。為了方便說明，圖8和圖9將第一 LDMOS器件I示出為N型LDMOS晶體管，以及將第二 LDMOS器件7示出為包括N型漏區(qū)。但是，實施例不受此限制。例如，本領域技術人員應該理解，第一 LDMOS器件I可以是P型LDMOS晶體管，第三LDMOS器件7可以包括P型漏區(qū)。這樣根據(jù)示例性實施例，N型和P型可以互換。參照圖9，襯底10可以包括第一區(qū)I和第三區(qū)III，在第一區(qū)I中例如形成有輸出端口的第一 LDMOS器件I，在第三區(qū)III中例如形成有ESD保護器件5。形成在第一區(qū)I中的第一 LDMOS器件I可以實質(zhì)上與圖2中所示的第一 LDMOS器件I相同或類似。因此，省略對其的詳細描述。下文中將描述形成在第三區(qū)III中的ESD保護器件5。第三柵極480可以形成在 N型第三漂移區(qū)420和第三隔離區(qū)430的部分上。第三柵極絕緣層433可以形成在第三柵極480下面。P型第三本體區(qū)451可以形成在第三柵極480的一側。P型第三本體觸點區(qū)452 可以形成在P型第三本體區(qū)451中，例如與第三柵極絕緣層433鄰接。第三柵極480可以與P型第三本體觸點區(qū)452交疊。N型第三漏區(qū)470可以形成在第三柵極480的另一側，例如第三柵極480的相對側。可以在N型第三漏區(qū)470上施加漏極電壓。N型雜質(zhì)區(qū)491和P型發(fā)射區(qū)493可以順序地形成在第三隔離區(qū)430和N型第三漏區(qū)470之間。例如，當由于施加到N型第三漏區(qū) 470上的漏極電壓導致在P型第三深阱440和N型外延層200之間形成的耗盡區(qū)延伸到P 型發(fā)射區(qū)493時，N型雜質(zhì)區(qū)491可以減少擊穿電流流動的可能性，和/或防止擊穿電流流動。N型第三漂移區(qū)420可以從襯底10中的P型第三本體區(qū)451延伸到N型第三漏區(qū) 470。例如，N型第三漂移區(qū)420可以形成為包圍第三隔離區(qū)430、N型雜質(zhì)區(qū)491、P型發(fā)射區(qū)493和N型第三漏區(qū)470。N型第三漂移區(qū)420可以與P型第三深阱440隔開，并且形成在N型外延層200上。P型第三深阱440可以布置在N型第三漂移區(qū)420和N型第三埋層410之間。P 型第三深阱440可以實質(zhì)上與P型第三本體區(qū)451接觸，例如P型第三本體區(qū)451的實質(zhì)上整個底面可以與P型第三深阱440直接接觸。N型發(fā)射區(qū)490和P型基極區(qū)495可以形成在N型發(fā)射區(qū)490下面。P型基極區(qū) 495可以包圍N型發(fā)射區(qū)490。N型發(fā)射區(qū)490可以形成在P型第三本體區(qū)451和P型絕緣層300之間。如上所述，在根據(jù)圖1-3中所示的前述實施例的半導體器件中，P型基極區(qū) 495和P型第三深阱440可以形成為彼此不交疊，即非交疊關系。從襯底10的頂面到P型基極區(qū)495的底面之間的深度可以小于從襯底10的頂面到P型第三本體區(qū)451的底面之間的深度。從襯底10的底面到P型基極區(qū)495的底面之間的高度可以大于從襯底10的底
15面到P型第三本體區(qū)451的底面之間的高度。P型基極區(qū)495和P型第三本體區(qū)451可以彼此接觸，例如處于鄰接關系。P型基極區(qū)495可以作為雙極晶體管的基極，并且，通過降低 P型基極區(qū)495的摻雜濃度以及減小結深度，可以提高ESD保護器件5的電流能力。參照圖8和圖10，N型第一源區(qū)160、N型第一漏區(qū)170和第一柵極180區(qū)域可以分別是第一 LDMOS器件I的源極、漏極和柵極。N型第三漏區(qū)470和第三柵極480可以分別是第三LDMOS器件7的漏極和柵極。P型發(fā)射區(qū)493、N型外延層200和P型第三本體觸點區(qū)452可以分別是PNP雙極晶體管8的發(fā)射極、基極和集電極。N型發(fā)射區(qū)490、P型基極區(qū)495和N型第三漏區(qū)470可以分別是NPN雙極晶體管9的發(fā)射極、基極和集電極。在圖8中，R2表示電阻器，例如連接到P型第二本體區(qū)452的外部多晶硅電阻器。 外部多晶硅電阻器可以例如由形成第三柵極480的多晶硅形成。外部多晶硅電阻器可以是作為例如無源元件而提供的電阻器。R3可以表示例如N型第三漂移區(qū)420的電阻器。R4 可以表不例如P型基極區(qū)495的電阻器。第三LDMOS器件7的N型第三漏區(qū)470和PNP雙極晶體管8的P型發(fā)射區(qū)493可以例如通過輸出焊盤連接到電源電壓。NPN雙極晶體管9的N型發(fā)射區(qū)490和電阻器R2可以連接到地電壓。P型第三本體觸點區(qū)452、P型第三本體區(qū)451和P型基極區(qū)495可以相
互連接。參照圖8-10，半導體器件可以設計為使得ESD保護器件5的擊穿電壓高于該半導體器件的工作電壓，并低于輸出端口中第一 LDMOS器件I的擊穿電壓。例如，可以使第三 LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓。根據(jù)示例性實施例，ESD保護器件5的擊穿電壓可以在第三LDMOS器件7處生成。 由于第一 LDMOS器件I和第二 LDMOS器件7都由LDMOS器件形成，可以同樣的機制產(chǎn)生它們的擊穿電壓。如果半導體器件設計為使得第三LDMOS器件7的擊穿電壓低于第一 LDMOS 器件I的擊穿電壓，則第三LDMOS器件7的擊穿電壓可以始終低于第一 LDMOS器件I的擊穿電壓。這樣，ESD保護器件5的擊穿電壓可以始終保持為低于第一 LDMOS器件I的擊穿電壓。因此，可以減少和/或阻止由靜電放電引起的故障的可能性。根據(jù)示例性實施例，如果ESD保護器件5包括具有PNP雙極晶體管8和NPN雙極晶體管9的可控硅整流器6，即使第三LDMOS器件7的擊穿電壓等于第一 LDMOS器件I的擊穿電壓，ESD保護器件5的擊穿電壓也可以始終低于第一 LDMOS器件I的擊穿電壓。這樣， 即使第三LDMOS器件7的擊穿電壓等于第一 LDMOS器件I的擊穿電壓，也可以減少和/或阻止由靜電放電引起的故障的可能性。根據(jù)示例性實施例，第三隔離區(qū)430的長度L3可以形成為等于或小于第一 LDMOS 器件I的第一隔離區(qū)130的長度LI，以例如設計半導體器件，使得第二 LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓。參照圖8-10，下面描述在發(fā)生靜電放電事件時半導體器件的操作。如果發(fā)生靜電放電，第一 LDMOS器件I和第三LDMOS器件7的漏極電壓會增加。根據(jù)示例性實施例，如果第三LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓，擊穿會發(fā)生在第三LDMOS器件7上而不會發(fā)生在第一 LDMOS器件I上。如果擊穿發(fā)生在第三LDMOS器件7上，由碰撞電離引起的電流會在第三LDMOS器件7中流動。相應地，該電流會在第三LDMOS器件7的P型第二本體觸點區(qū)452中流動，然后流向電阻器R2。因此，電阻器R2上會產(chǎn)生電壓降。如果電阻R2器的電壓等于或大于NPN 雙極晶體管9的導通電壓，則NPN雙極晶體管9會工作。如果例如由碰撞電離導致電流持續(xù)地增加，則例如由于電阻器R3中流動的電流， 在電阻器R3中會產(chǎn)生電壓降。如果電阻R3的電壓等于或大于PNP雙極晶體管8的導通電壓，則PNP雙極晶體管8會工作。如果PNP雙極晶體管8和NPN雙極晶體管9處于工作模式，例如由于正反饋狀態(tài)，電流快速地增加。這樣，由靜電放電產(chǎn)生的電流(例如全部電流) 會在PNP雙極晶體管8和NPN雙極晶體管9中流動，從而保護了在輸出端口中的第一 LDMOS 器件I。下文中，將參照圖11-14描述根據(jù)另一示例性實施例的半導體器件的變型。圖 11-14示出了根據(jù)示例性實施例的半導體器件變型的橫截面圖。圖11-14中所示的半導體器件的等效電路與圖8的實質(zhì)上相同或類似。在圖11-14 中，與圖8-10中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖11，半導體器件包括使第三LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓的可選示例性設計方案。第三隔離區(qū)430與P型第三深阱440之間的交疊長度03可以形成為等于或大于在第一隔離區(qū)130和P型第一深阱140之間的交疊長度01。第一隔離區(qū)130具有的長度可以等于或大于第三隔離區(qū)430的長度。例如，相比于P型第一深阱140，P型第三深阱440與第三隔離區(qū)430的交疊可以占第三隔離區(qū)430 長度上的更大部分，例如更大百分比。P型第三深阱440與第三柵極480的交疊可以比P型第一深阱140與第一柵極180的交疊占第三柵極480長度上的更大部分，例如更大百分比。參照圖12，P型第三深阱440的預定部分可以與P型基極區(qū)495交疊，例如可以僅交疊P型基極區(qū)495中包圍N型發(fā)射區(qū)490 —橫向側的那部分。如果P型第三深阱440與 P型基極區(qū)495的所有部分交疊，則可控硅整流器6的電流能力會降低。因此，P型第三深阱440不與P型基極區(qū)495的所有部分交疊。參照圖13，在半導體器件中，P型第二本體區(qū)451可以形成為包圍N型發(fā)射區(qū)490， 而不形成例如圖9所示的P型基極區(qū)495。在這方面，P型第二本體區(qū)451可以包圍N型發(fā)射區(qū)490和P型第二本體觸點區(qū)452 二者。根據(jù)示例性實施例，P型第二本體區(qū)451的摻雜濃度可以比P型第二深阱440的摻雜濃度高。P型第二本體區(qū)451可以包括與P型第二深阱440接觸的第一部分(例如在P型第二本體觸點區(qū)452下面的部分)、以及與P型第二深阱440沒有接觸關系的第二部分(例如在N型發(fā)射區(qū)490下面的部分)。參照圖14，N型第三源區(qū)460可以形成在P型第三本體區(qū)451中的第三柵極480 的一側。相應地，第三LDMOS器件7可以由LDMOS晶體管形成。如果ESD保護器件5包括具有雙極晶體管8和9的可控硅整流器6，則即使第三LDMOS器件7由LDMOS晶體管形成， 在靜電放電情況下電流也會在可控硅整流器6中流動。下面將參照圖15-17描述根據(jù)另一示例性實施例的半導體器件。在根據(jù)示例性實施例的半導體器件中，ESD保護器件可以包括可控硅整流器，例如如圖8-10中所示半導體器件中一樣。圖15示出了半導體器件的等效電路圖，圖16示出了圖15中所示的半導體器件的橫截面圖，以及圖17示出了圖15所示的等效電路圖合并到圖 16的橫截面圖中。
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在圖15-17中，與圖8-10中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。因此，下面主要集中于不同點進行說明。參照圖15和16，在ESD保護器件11中，P型發(fā)射區(qū)493和第四隔離區(qū)435可以順序形成在第三隔離區(qū)430和N型第三漏區(qū)470之間。N型發(fā)射區(qū)490可以形成在P型第三本體區(qū)451和P型基極區(qū)495這兩個區(qū)中，例如N型發(fā)射區(qū)490可以在P型第三本體區(qū)451 和P型基極區(qū)495這兩個區(qū)上延伸。P型基極觸點區(qū)497可以形成在N型發(fā)射區(qū)490的一側。P型基極觸點區(qū)497可以形成在P型基極區(qū)495中，例如P型基極觸點區(qū)497可以通過P型基極區(qū)495的一部分與N型發(fā)射區(qū)490隔開。根據(jù)示例性實施例，可以不形成連接到P型第三本體觸點區(qū)452 的外部多晶硅電阻器，即可以排除該電阻器。參照圖15和圖17, N型第一源區(qū)160、N型第一漏區(qū)170和第一柵極180可以分別是第一 LDMOS器件I的源極、漏極和柵極。N型第三漏區(qū)470和第三柵極480可以分別是第三LDMOS器件7的漏極和柵極。P型發(fā)射區(qū)493、N型外延層200和P型第三本體觸點區(qū)452可以分別是PNP雙極晶體管8的發(fā)射極、基極和集電極。N型發(fā)射區(qū)490、P型基極區(qū)495和N型第三漏區(qū)470可以分別是NPN雙極晶體管9的發(fā)射極、基極和集電極。在圖15中，R3可以表示N型第三漂移區(qū)420的電阻器。R4可以表示P型基極區(qū) 495的電阻器。第三LDMOS器件7的N型第三漏區(qū)470和PNP雙極晶體管8的P型發(fā)射區(qū) 493可以例如通過輸出焊盤連接到電源電壓。NPN雙極晶體管9的N型發(fā)射區(qū)490以及P 型基極觸點區(qū)497可以連接到地電壓。根據(jù)示例性實施例，P型第三本體觸點區(qū)452、P型第三本體區(qū)451和P型基極區(qū)495可以相互連接。參照圖15-17，半導體器件可以設計為使得ESD保護器件11的擊穿電壓高于該半導體器件的工作電壓，并低于輸出端口中的第一 LDMOS器件I的擊穿電壓。例如，該半導體器件可以設計為使得第三LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓。為了使第三LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓， 在另一示例實施例中，第三隔離區(qū)430的長度L3可以等于或小于I的第一隔離區(qū)130的長度LI。參照圖15-17，描述在靜電放電情況下半導體器件的操作。根據(jù)示例性實施例，如果產(chǎn)生靜電放電，第一 LDMOS器件I和第三LDMOS器件7的漏極電壓會增加。如果第三LDMOS 器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓，擊穿會發(fā)生在第三LDMOS器件7上而不會發(fā)生在第一 LDMOS器件I上。如果擊穿發(fā)生在第三LDMOS器件7上，例如由碰撞電離引起的電流會在第三LDMOS 器件7中流動。該電流會在第三LDMOS器件7的P型第三本體觸點區(qū)452中流動，然后流向電阻器R4。這樣，在電阻器R4中會產(chǎn)生電壓降。如果電阻器R4的電壓等于或大于NPN 雙極晶體管9的導通電壓，則NPN雙極晶體管9會工作。如果例如由碰撞電離導致電流持續(xù)地增加，例如由于在電阻器R3中流經(jīng)的電流， 在電阻器R3中會產(chǎn)生電壓降。如果電阻器R3的電壓等于或大于PNP雙極晶體管8的導通電壓，則PNP雙極晶體管8會工作。如果PNP雙極晶體管8和NPN雙極晶體管9處于工作模式，例如由于正反饋狀態(tài)，電流快速地增加。因此，由靜電放電產(chǎn)生的電流(例如全部電流)會在PNP雙極晶體管8和NPN雙極晶體管9中流動。因此，在輸出端口中的第一 LDMOS 器件I得到保護。下面將參照圖18-21描述圖16中所示半導體器件的示例性變型。圖18_21示出了圖16中所示半導體器件變型例的橫截面圖。圖18-21中所示的半導體器件的等效電路與圖15的實質(zhì)上相同或類似。在圖18-21中，與圖15-17中實質(zhì)上相同的功能部件采用相同的附圖標記表示，并省略與其有關的詳細描述。參照圖18，半導體器件包括使第三LDMOS器件7的擊穿電壓等于或低于第一 LDMOS器件I的擊穿電壓的可選示例性設計方案。例如，第三隔離區(qū)430與P型第三深阱 440之間的交疊長度03可以形成為等于或大于在第一隔離區(qū)130和P型第一深阱140之間的交疊長度01。參照圖19，P型第三深阱440的預定部分可以與P型基極區(qū)495交疊。如果P型第三深阱440與P型基極區(qū)495的所有部分交疊，則可控硅整流器6的電流能力會降低。因此，P型第三深阱440不與P型基極區(qū)495的所有部分交疊。參照圖20，P型第三本體區(qū)451可以形成為包圍N型發(fā)射區(qū)490，而不形成例如圖 16所示的P型基極區(qū)495。根據(jù)示例性實施例,例如圖16所示的P型基極觸點區(qū)497不形成在半導體器件中，例如可以排除在外。參照圖21，N型第三源區(qū)460可以形成在P型第三本體區(qū)451中第三柵極480的一側。相應地，第三LDMOS器件7可以由LDMOS晶體管形成。如果ESD保護器件11包括具有雙極晶體管8和9的可控硅整流器6，則即使第三LDMOS器件7由LDMOS晶體管形成，在靜電放電情況下電流也會在可控硅整流器6中流動。下面參照圖2和22-29描述制造半導體器件的示例性方法。圖22_29示出了描述根據(jù)示例性實施例的半導體器件制造方法中的中間工藝階段中結構的橫截面圖。參照圖22，N型第一埋層110和N型第二埋層210形成在P型體襯底100中。例如，其中定義了多個區(qū)域的掩模圖案(未顯示)可以形成在P型體襯底100上。掩模圖案中的區(qū)域可以是用于形成N型第一埋層110和N型第二埋層210的潛在區(qū)域。然后，通過掩模圖案可以將N型雜質(zhì)注入到P型體襯底100上。然后，可以去除掩模圖案，并在P型體襯底100中形成N型第一埋層110和N型第二埋層210。接著，可以在P型體襯底100中在N型第一埋層110和N型第二埋層210之間形成P型埋層301。例如，可以在P型體襯底100上形成其中定義有區(qū)域的掩模圖案(未顯示)，并且該區(qū)域可以是形成P型埋層301的潛在區(qū)域。然后，將P型雜質(zhì)注入到P型體襯底100上，去除掩模圖案，形成P型埋層301。參照圖23，N型外延層200可以形成在P型體襯底100上。例如，可以通過例如選擇性外延生長(SEG)或固相外延(SPE)來形成N型外延層200。接著，N型外延層300可以形成在第一區(qū)I和第二區(qū)II的邊界區(qū)域中。P型絕緣層300可以通過例如離子注入和P型雜質(zhì)擴散形成。為了減少掩模數(shù)量，可以在形成例如圖24的P型深阱140和240或在形成例如圖27的P型基極區(qū)295時形成P型絕緣層300。參照圖24，可以在N型外延層200中形成P型第一深阱140和P型第二深阱240。 例如，可以在N型外延層200上形成其中定義有區(qū)域的掩模(未顯示)，這些區(qū)域是用于形成P型第一深阱140和P型第二深阱240的潛在區(qū)域。然后，可以在襯底10中N型第一埋層110和N型第二埋層210的頂部上注入P型雜質(zhì)，去除掩模圖案，形成P型第一深阱140 和P型第二深阱240。形成P型第一深阱140和P型第二深阱240的P型雜質(zhì)的摻雜濃度在大約IXlO15到大約5X1016個原子/立方厘米(atom/cm3)的范圍內(nèi)。該P型雜質(zhì)濃度可以在更窄的范圍內(nèi)，該范圍包括但不限制于例如大約2X IO15到大約4X IO16個原子/立方厘米，大約3 X IO15到大約3 X IO16個原子/立方厘米，大約9 X IO15到大約I X IO16個原子/立方厘米，等等。參照圖25，可以在N型外延層200上形成N型第一漂移區(qū)120和N型第二漂移區(qū) 220。例如，可以在N型外延層200上形成其中定義有區(qū)域的掩模(未顯示)，這些區(qū)域是用于形成N型第一漂移區(qū)120和N型第二漂移區(qū)220的潛在區(qū)域。然后，可以在N型外延層 200上注入N型雜質(zhì)，去除掩模圖案，形成N型第一漂移區(qū)120和N型第二漂移區(qū)220。形成N型第一漂移區(qū)120和N型第二漂移區(qū)220的N型雜質(zhì)的摻雜濃度可以在大約5 X IO15 到大約7 X IO16個原子/立方厘米的范圍內(nèi)。該N型雜質(zhì)濃度可以在更窄的范圍內(nèi)，該范圍包括但不限制于例如大約7X IO15到大約6X IO16個原子/立方厘米，大約9X IO15到大約 5 X IO16個原子/立方厘米，大約2 X IO16到大約7 X IO16個原子/立方厘米，等等。參照圖26，可以分別在N型第一漂移區(qū)120和N型第二漂移區(qū)220上形成第一隔離區(qū)130和第二隔離區(qū)230。第一和第二隔離區(qū)130和230可以例如采用淺溝槽隔離(STI) 工藝形成。但是，實施例不受此限制。例如，第一和第二隔離區(qū)130和230可以采用例如硅的局部氧化(LOCOS)工藝形成。為了制造圖2中所示的半導體器件，可以使第一隔離區(qū)130 的長度等于或大于第二隔離區(qū)230的長度。參照圖27，可以在第二區(qū)II中在P型絕緣層300和N型第二漂移區(qū)220之間形成P型基極區(qū)295。例如，可以在N型外延層200上形成其中定義有區(qū)域的掩模圖案(未顯示)，并且該區(qū)域可以是形成P型基極區(qū)295的潛在區(qū)域。然后，將P型雜質(zhì)注入到襯底10 中，去除掩模圖案，形成P型基極區(qū)295。在示例性實施例中，半導體器件形成在其上具有 CMOS器件的襯底10上，可以在形成該CMOS器件的P型阱的同時形成所述P型基極區(qū)295。 形成P型基極區(qū)295的N型雜質(zhì)的摻雜濃度可以在大約I X IO16到大約5 X IO17個原子/立方厘米的范圍內(nèi)。該N型雜質(zhì)的濃度可以在更窄的范圍內(nèi)，該范圍包括但不限制于例如大約2 X IO16到大約4 X IO17個原子/立方厘米，大約5 X IO16到大約I X IO17個原子/立方厘米，大約9 X IO16到大約3 X IO17個原子/立方厘米，等等。參照圖28，可以在N型第一漂移區(qū)120和第一隔離區(qū)130上形成第一柵極絕緣層 133和第一柵極180?？梢栽贜型第二漂移區(qū)220和第二隔離區(qū)230上形成第二柵極絕緣層233和第二柵極280。例如，可以在襯底10上順序地堆疊由例如氧化硅形成的前置柵極絕緣層和由例如多晶硅形成的前置柵極(pre-gate)。接著，對前置柵極絕緣層和前置柵極進行構圖以分別形成第一柵極絕緣層133和第一柵極180、以及第二柵極絕緣層233和第二柵極280。參照圖29，P型第一本體區(qū)151可以形成在第一柵極180的一側，P型第二本體區(qū) 251可以形成在第二柵極280的一側。例如，可以形成其中定義有區(qū)域的掩模(未顯示)，這些區(qū)域是用于形成P型第一本體區(qū)151和P型第二本體區(qū)251的潛在區(qū)域。然后，可以在襯底10中注入P型雜質(zhì)，去除掩模圖案，形成P型第一本體區(qū)151和P型第二本體區(qū)251。 形成P型第一本體區(qū)151和P型第二本體區(qū)251的P型雜質(zhì)的摻雜濃度在大約5X IO16到大約8 X IO17個原子/立方厘米的范圍內(nèi)。P型雜質(zhì)的濃度可以在更窄的范圍內(nèi)，該范圍包括但不限制于例如大約6 X IO16到大約7 X IO17個原子/立方厘米，大約9 X IO16到大約4X IO17 個原子/立方厘米，大約I X IO17到大約3 X IO17個原子/立方厘米，等等。再次參照圖2，可以在襯底10中注入P型雜質(zhì)，以在P型第一本體區(qū)151中形成 P型第一本體觸點區(qū)125，以及在P型第二本體區(qū)251中形成P型第二本體觸點區(qū)252。然后，可以注入N型雜質(zhì)以形成N型第一源區(qū)160、N型第一漏區(qū)170、N型發(fā)射區(qū)290和N型第二漏區(qū)270。本領域技術人員可以根據(jù)圖22-29中所描述的示例性方法推導出根據(jù)其他示例性實施例的制造半導體器件的方法。例如，下面將著重描述其他示例性實施例的制造方法之間的不同點。在圖4所示半導體器件的制造方法中，第二隔離區(qū)230與P型第二深阱240之間的交疊長度02可以等于或大于在第一隔離區(qū)130和P型第一深阱140之間的交疊長度01。在圖5所示的半導體器件的制造方法中，P型第二深阱240的預定部分可以與P型基極區(qū)295交疊。在圖6所示的半導體器件的制造方法中，可以省略圖27所示P型基極區(qū)295的形成步驟，以及P型第二本體區(qū)251可以形成為包圍N型發(fā)射區(qū)290。在圖7所示的半導體器件的制造方法中，可以在例如形成N型第一源區(qū)160、N型第一漏區(qū)170，N型發(fā)射區(qū)290和N型第二漏區(qū)270的步驟期間在襯底10中注入N型雜質(zhì)以形成N型第二源區(qū)260。在圖9所示的半導體器件的制造方法中，可以在例如形成P型第一本體觸點區(qū)152 和P型第三本體觸點區(qū)452的步驟期間在襯底10中注入P型雜質(zhì)以形成P型發(fā)射區(qū)493。 此外，可以在例如形成N型第一源區(qū)160、N型第一漏區(qū)170、N型發(fā)射區(qū)490和N型第二漏區(qū)470的步驟期間在襯底10中注入N型雜質(zhì)以形成N型雜質(zhì)區(qū)491。本領域技術人員可以根據(jù)圖22-29中所描述的示例性方法，并考慮有關圖4_7的上述描述，推導出根據(jù)其他示例性實施例的制造半導體器件的方法。例如，可以推導出根據(jù)圖11-14所示的示例性實施例的半導體器件的制造方法。在圖16所示的半導體器件的示例性制造方法中，可以在形成第一隔離區(qū)130和第三隔離區(qū)430時形成第四隔離區(qū)435。此外，可以在例如形成P型第一本體觸點區(qū)152和P 型第三本體觸點區(qū)452的步驟期間在襯底10中注入P型雜質(zhì)，以形成P型發(fā)射區(qū)493和P 型基極觸點區(qū)497。本領域技術人員可以根據(jù)圖22-29中所描述的示例性方法，并考慮有關圖18_21 的上述描述，推導出根據(jù)所示實施例的半導體器件的制造方法。在半導體器件的示例性制造方法中，如果將LDMOS器件提供在輸出端口和ESD保護器件中，則可以利用相同的掩模制造LDMOS器件?？梢允笶SD保護器件中LDMOS器件的擊穿電壓等于或低于輸出端口中LDMOS器件的擊穿電壓。這樣，即使發(fā)生工藝分散，也可以使得ESD保護器件中LDMOS器件的擊穿電壓例如始終保持等于或低于輸出端口中LDMOS器件的擊穿電壓。相應地，根據(jù)示例性實施例，ESD保護器件的擊穿電壓可以始終低于輸出端口的擊穿電壓。通過總結和回顧，由CMOS技術制造的半導體集成電路(IC)器件可能很敏感地受到靜電放電所引起的高電壓和/或高電流的影響，靜電放電例如是由于與電荷攜帶對象 (例如人體)接觸而產(chǎn)生的。例如，當IC芯片中引發(fā)高電壓或高電流時，該IC不會正常工作，這是例如因為絕緣層可能受到損壞或擊穿，和/或因為溝道可能被靜電放電的瞬時電力短路。相反，在本發(fā)明實施例涉及如下半導體IC器件，該半導體IC器件包括在輸入/輸出電路中設置的靜電放電保護電路，以例如預先執(zhí)行放電操作，從而減少和/或阻止高電壓或高電流引入到半導體IC器件的內(nèi)部器件中的可能性和/或發(fā)生。進一步，本發(fā)明實施例涉及半導體IC器件及其制造方法，包括靜電放電保護器件，該靜電放電保護器件在即使出現(xiàn)工藝分散時也具有比輸出端口的擊穿電壓低的擊穿電壓。本文中描述的實施例還通過理想示意圖的方式涉及到示例性實施例的平面圖和/ 或橫截面圖。因此，可以依據(jù)制造技術和/或容差對這些示例性視圖進行修改。因此，這些實施例不限于這些視圖中所顯示的內(nèi)容，而是可以包括基于制造工藝對形成的結構進行的變型。因此，附圖中例示的區(qū)域的性質(zhì)是示意性的，并且圖中顯示的區(qū)域形狀僅僅是例示這些實施例的區(qū)域的具體形狀，而不會限制這些實施例的各個方面。本文中使用的術語僅用于描述具體實施例，而不試圖限制這些實施例。本文中所使用的單數(shù)形式“一”、“一個”等也旨在包括復數(shù)形式，除非上下文另外明確的指出。還應該進一步理解，本說明書中使用的術語“包括”和/或“由...構成”特指存在所述的特征、整數(shù)、步驟、操作、元件和/或部件，而不排除存在或增加一個或多個其他的特征、整數(shù)、步驟、 操作、元件、部件和/或他們的組合。除非另外定義，本文中使用的所有術語(包括技術和科學術語)具有與本發(fā)明所屬領域中普通技術人員的通常理解相同的含義。還應該理解，術語，例如在常用字典中定義的那些術語，應解釋為其含義與相關領域和本發(fā)明的上下文中他們的含義一致，而不應解釋為理想化或過于形式的意義，除非本文中明確地這樣定義。雖然已經(jīng)在本文中描述了示例性實施例，并使用了一些特定術語，但他們僅僅使用并解釋為廣義和描述性的含義，而不旨在構成限制。在有些情況中，本申請?zhí)峤坏募夹g領域中的普通技術人員會明白，與特定實施例一起描述的特征、特性和/或元件可以單獨的使用，或者與其他實施例中描述的特征、特性和/或元件一起組合使用，除非另外特別指出。因此，本領域技術人員應該理解，在不偏離權利要求所闡述的本發(fā)明精神和范圍情況下，可以在形式和細節(jié)上進行多種改變。
權利要求
1.一種半導體器件,包括輸出端口，包括第一橫向雙擴散金屬氧化物半導體LDMOS器件；以及靜電放電保護器件，包括第二 LDMOS器件和雙極晶體管，該靜電放電保護器件保護所述輸出端口免受靜電放電，第二 LDMOS器件的擊穿電壓等于或低于第一 LDMOS器件的擊穿電壓。
2.根據(jù)權利要求I所述的半導體器件，其中第一LDMOS器件包括在襯底上的第一柵極，在第一柵極一側的第一源區(qū)，所述第一源區(qū)具有第一導電類型，第一本體區(qū)，在所述第一源區(qū)下面并包圍所述第一源區(qū)，該第一本體區(qū)具有第二導電類型，所述第二導電類型與所述第一導電類型不同，在第一本體區(qū)中的第一本體觸點區(qū)，該第一本體觸點區(qū)具有第二導電類型，在第一柵極另一側的第一漏區(qū)，所述第一漏區(qū)具有第一導電類型，在襯底中并在第一源區(qū)和第一漏區(qū)之間的第一隔離區(qū)，該第一隔離區(qū)與第一柵極的一部分交疊，在第一本體區(qū)下面的第一深阱，該第一深阱具有第二導電類型，在第一深阱下面的第一埋層，該第一埋層具有第一導電類型。
3.根據(jù)權利要求2所述的半導體器件，其中所述第二LDMOS器件包括在襯底上的第二柵極，在第二柵極一側的第二本體區(qū)，所述第二本體區(qū)具有第二導電類型，在第二本體區(qū)中的第二本體觸點區(qū)，該第二本體觸點區(qū)具有第二導電類型，在第二柵極另一側的第二漏區(qū)，所述第二漏區(qū)具有第一導電類型，在襯底中并在第二本體區(qū)和第二漏區(qū)之間的第二隔離區(qū)，該第二隔離區(qū)與第二柵極的一部分交疊，在第二本體區(qū)下面的第二深阱，該第二深阱具有第二導電類型，和在第二深阱下面的第二埋層，該第二埋層具有第一導電類型。
4.根據(jù)權利要求3所述的半導體器件，其中所述第二LDMOS器件包括在第二本體區(qū)中的第二源區(qū)，該第二源區(qū)具有第一導電類型。
5.根據(jù)權利要求3所述的半導體器件，其中所述雙極晶體管包括與第二本體區(qū)隔開的發(fā)射區(qū)，該發(fā)射區(qū)具有第一導電類型，基極區(qū)，在發(fā)射區(qū)下面并包圍該發(fā)射區(qū)，該基極區(qū)具有第二導電類型，以及第二漏區(qū)。
6.根據(jù)權利要求5所述的半導體器件，其中所述雙極晶體管包括在基極區(qū)下面的外延層。
7.根據(jù)權利要求5所述的半導體器件，其中基極區(qū)與第二深阱之間是非交疊關系。
8.根據(jù)權利要求5所述的半導體器件，其中基極區(qū)的摻雜濃度高于第二深阱的摻雜濃度并低于第二本體區(qū)的摻雜濃度。
9.根據(jù)權利要求5所述的半導體器件，其中從襯底的底面到基極區(qū)的底面的第一距離大于從襯底的底面到第二本體區(qū)的底面的第二距離。
10.根據(jù)權利要求5所述的半導體器件，其中第一 LDMOS器件包括在第一隔離區(qū)和第一漏區(qū)下面并包圍該第一隔離區(qū)和第一漏區(qū)的第一漂移區(qū)，該第一漂移區(qū)具有第一導電類型，和第二 LDMOS器件包括在第二隔離區(qū)和第二漏區(qū)下面并包圍該第二隔離區(qū)和第二漏區(qū)的第二漂移區(qū)，該第二漂移區(qū)具有第一導電類型。
11.根據(jù)權利要求5所述的半導體器件，其中第二隔離區(qū)的長度等于或小于第一隔離區(qū)的長度。
12.根據(jù)權利要求5所述的半導體器件，其中第二隔離區(qū)和第二深阱之間的第二交疊長度等于或大于第一隔離區(qū)和第一深阱之間的第一交疊長度。
13.根據(jù)權利要求5所述的半導體器件，其中基極區(qū)的一部分與第二深阱的一部分相互交疊。
14.根據(jù)權利要求13所述的半導體器件，其中基極區(qū)的實質(zhì)上整個區(qū)域與第二深阱之間是非交疊關系。
15.根據(jù)權利要求3所述的半導體器件，其中所述雙極晶體管包括在第二本體區(qū)中的發(fā)射區(qū)，該發(fā)射區(qū)具有第一導電類型，包圍所述發(fā)射區(qū)的第二本體區(qū)，和第二漏區(qū)。
16.—種半導體器件,包括輸出端口，包括第一橫向雙擴散金屬氧化物半導體LDMOS器件；以及靜電放電保護器件，包括第二 LDMOS器件和可控硅整流器，該靜電放電保護器件保護所述輸出端口免受靜電放電，第二 LDMOS器件的擊穿電壓等于或低于第一 LDMOS器件的擊穿電壓。
17.根據(jù)權利要求16所述的半導體器件，其中可控硅整流器包括NPN雙極晶體管和 PNP雙極晶體管。
18.根據(jù)權利要求17所述的半導體器件，其中第一LDMOS器件包括在襯底上的第一柵極，在第一柵極一側的第一源區(qū)，所述第一源區(qū)具有第一導電類型，第一本體區(qū)，在所述第一源區(qū)下面并包圍所述第一源區(qū)，該第一本體區(qū)具有第二導電類型，所述第二導電類型與所述第一導電類型不同，在第一本體區(qū)中的第一本體觸點區(qū)，該第一本體觸點區(qū)具有第二導電類型，在第一柵極另一側的第一漏區(qū)，所述第一漏區(qū)具有第一導電類型，在襯底中并在第一源區(qū)和第一漏區(qū)之間的第一隔離區(qū)，該第一隔離區(qū)與第一柵極的一部分交疊，在第一本體區(qū)下面的第一深阱，該第一深阱具有第二導電類型，和在第一深阱下面的第一埋層，該第一埋層具有第一導電類型。
19.根據(jù)權利要求18所述的半導體器件，其中所述第二LDMOS器件包括在襯底上的第二柵極，在第二柵極一側的第二本體區(qū)，所述第二本體區(qū)具有第二導電類型，在第二本體區(qū)中的第二本體觸點區(qū)，該第二本體觸點區(qū)具有第二導電類型，在第二柵極另一側的第二漏區(qū)，所述第二漏區(qū)具有第一導電類型，在襯底中并在第二本體區(qū)和第二漏區(qū)之間的第二隔離區(qū)，該第二隔離區(qū)與第二柵極的一部分交疊，在第二本體區(qū)下面的第二深阱，該第二深阱具有第二導電類型，和在第二深阱下面的第二埋層，該第二埋層具有第一導電類型。
20.根據(jù)權利要求19所述的半導體器件，其中第二隔離區(qū)的長度等于或小于第一隔離區(qū)的長度。
21.根據(jù)權利要求19所述的半導體器件，其中第二隔離區(qū)和第二深阱之間的第二交疊長度等于或大于第一隔離區(qū)和第一深阱之間的第一交疊長度。
22.根據(jù)權利要求19所述的半導體器件，其中NPN雙極晶體管包括具有第一導電類型的發(fā)射區(qū)和具有第二導電類型的基極區(qū)，所述具有第一導電類型的發(fā)射區(qū)與第二本體區(qū)隔開，所述基極區(qū)在第一導電類型的發(fā)射區(qū)的下面，并且包圍所述第一導電類型的發(fā)射區(qū)和第二漏區(qū)，以及PNP雙極晶體管包括具有第二導電類型的發(fā)射區(qū)和具有第一導電類型的外延層，所述具有第二導電類型的發(fā)射區(qū)在第二漏區(qū)和第二隔離區(qū)之間，所述外延層在第二埋層和第二本體觸點區(qū)上。
23.根據(jù)權利要求22所述的半導體器件，其中靜電放電保護器件包括具有第一導電類型的雜質(zhì)區(qū)，該雜質(zhì)區(qū)在第二隔離區(qū)和具有第二導電類型的發(fā)射區(qū)之間。
24.根據(jù)權利要求23所述的半導體器件，還包括連接到第二本體觸點區(qū)的多晶硅電阻。
25.根據(jù)權利要求19所述的半導體器件，其中NPN雙極晶體管包括第二漏區(qū)、具有第二導電類型并在第二本體區(qū)一側的基極區(qū)、以及具有第一導電類型的發(fā)射區(qū)，所述具有第一導電類型的發(fā)射區(qū)在基極區(qū)和第二本體區(qū)上， 并在基極區(qū)和第二本體區(qū)上延伸，以及PNP雙極晶體管包括具有第二導電類型的發(fā)射區(qū)和具有第一導電類型的外延層，所述具有第二導電類型的發(fā)射區(qū)在第二漏區(qū)和第二隔離區(qū)之間，所述具有第一導電類型的外延層在第二埋層和第二本體觸點區(qū)上。
26.根據(jù)權利要求25所述的半導體器件，還包括在第二漏區(qū)和所述具有第二導電類型的發(fā)射區(qū)之間的第三隔離區(qū)。
27.—種半導體器件的制造方法，所述半導體器件包括襯底，在該襯底中定義了第一區(qū)和第二區(qū)，第一區(qū)中形成有輸出端口的第一 LDMOS器件，第二區(qū)中形成有靜電放電保護器件，該靜電放電保護器件包括第二 LDMOS器件和雙極晶體管，所述方法包括通過向襯底中注入第一導電類型的雜質(zhì)，在第一區(qū)中形成第一埋層以及在第二區(qū)中形成第二埋層；通過向襯底中注入第二導電類型的雜質(zhì)，在第一區(qū)中形成第一深阱以及在第二區(qū)中形成第二深阱；在第一區(qū)中形成第一隔離區(qū)，并在第二區(qū)中形成第二隔離區(qū)；在第一區(qū)中在襯底上形成第一柵極，并在第二區(qū)中在襯底上形成第二柵極；通過向襯底中注入第二導電類型的雜質(zhì)，在第一區(qū)中形成第一本體區(qū)以及在第二區(qū)中形成第二本體區(qū)；以及向襯底中注入第一和第二導電類型的雜質(zhì)以在第一本體區(qū)中形成第二導電類型的第一本體觸點區(qū)，在第二本體區(qū)中形成第二導電類型的第二本體觸點區(qū)，在第一區(qū)中形成第一導電類型的第一源區(qū)和第一漏區(qū)，在第二區(qū)中形成第一導電類型的發(fā)射區(qū)，以及在第二區(qū)中形成第一導電類型的第二漏區(qū)。
28.根據(jù)權利要求27所述的制造方法，其中第二隔離區(qū)形成為具有等于或小于第一隔離區(qū)長度的長度。
29.根據(jù)權利要求27所述的制造方法，其中第二隔離區(qū)形成為具有在第二隔離區(qū)和第二深阱之間的第二交疊長度，該第二交疊長度等于或大于在第一隔離區(qū)和第一深阱之間的第一交疊長度。
30.根據(jù)權利要求27所述的制造方法，在形成第一和第二隔離區(qū)之后并在形成第一和第二柵極之前，還包括通過向襯底中注入第二導電類型的雜質(zhì)，在第二區(qū)中形成基極區(qū)。
31.根據(jù)權利要求30所述的制造方法，其中所述基極區(qū)的一部分形成為與第二深阱交疊，使得該基極區(qū)的其他部分與第二深阱不具有交疊關系。
32.根據(jù)權利要求31所述的制造方法，其中基極區(qū)的摻雜濃度高于第二深阱的摻雜濃度并低于第二本體區(qū)的摻雜濃度。
33.根據(jù)權利要求31所述的制造方法，其中從襯底的底面到基極區(qū)的底面的第一距離大于從襯底的底面到第二本體區(qū)的底面的第二距離。
34.根據(jù)權利要求27所述的制造方法，在形成第一和第二深阱之后并在形成第一和第二隔離區(qū)之前，還包括通過向襯底中注入第一導電類型的雜質(zhì)的二次工藝，在第一區(qū)中形成第一漂移區(qū)以及在第二區(qū)中形成第二漂移區(qū)。
35.根據(jù)權利要求27所述的制造方法，在形成第一和第二埋層之后并在形成第一和第二深阱之前，還包括在第一和第二埋層上形成具有第一導電類型的外延層。
36.根據(jù)權利要求27所述的制造方法，還包括在向襯底注入第二導電類型的雜質(zhì)以在第二本體區(qū)中形成具有第二導電類型的第二本體觸點區(qū)的過程中，在第二區(qū)中形成具有第二導電類型的發(fā)射區(qū)。
37.根據(jù)權利要求36所述的制造方法，還包括在形成第一和第二隔離區(qū)的過程中，在第二區(qū)中形成第三隔離區(qū)。
全文摘要
一種半導體器件及其制造方法，半導體器件包括具有第一橫向雙擴散金屬氧化物半導體(LDMOS)的輸出端口和具有第二LDMOS器件和雙極晶體管的靜電放電保護器件，該靜電放電保護器件用于防止輸出端口受到靜電放電的損害。第二LDMOS器件的擊穿電壓等于或低于第一LDMOS器件的擊穿電壓。
文檔編號H01L27/06GK102593119SQ20111042717
公開日2012年7月18日 申請日期2011年12月19日 優(yōu)先權日2011年1月12日
發(fā)明者李孟烈 申請人:三星電子株式會社