專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體技術領域，尤其涉及半導體器件及其制造方法。
背景技術：
隨著半導體技術的持續(xù)發(fā)展，器件的關鍵尺寸不斷降低。在此趨勢下，提出了鰭片式半導體器件，諸如鰭片式晶體管(FinFET)?，F(xiàn)今，鰭片式半導體器件廣泛用在存儲器和邏輯器件領域中。而隨著鰭片式半導體器件技術的不斷發(fā)展，工藝過程越來越復雜。因此，JFET或MESFET日漸成為對于MOSFET替代選擇，因為其制備工藝相對MOSFET簡單。因此，存在對鰭片式JFET或MESFET及其制造方法的需求。針對此，發(fā)明人提出了新穎的富有創(chuàng)造性的半導體器件及其制造方法。

發(fā)明內(nèi)容
本發(fā)明的發(fā)明人注意到，如果可以提高器件中載流子的遷移率，則可以降低對鰭片尺寸的日益緊張的要求。本發(fā)明的目的之一在于:至少減輕或解決上述的一個或更多個問題。本發(fā)明一個實施例的目的在于:提高鰭片式半導體器件中載流子的遷移率，從而降低對器件尺寸的要求。根據(jù)本發(fā)明一個方面，提供了一種鰭片式半導體器件，包括:在襯底上形成的鰭片，所述鰭片具有由半導體材料形成的半導體層；以及在襯底上形成的圍繞所述鰭片的絕緣材料層，所述絕緣材料層的厚度小于所述半導體層的高度；其中，所述半導體層具有:源區(qū)部分和漏區(qū)部分；在源區(qū)部分和漏區(qū)部分之間的第一區(qū)域、第二區(qū)域和第三區(qū)域，并且所述第一區(qū)域至少形成在所述鰭片的未被所述絕緣材料層覆蓋的部分中的半導體層的露出表面中；所述第二區(qū)域為所述半導體層在所述源區(qū)部分和漏區(qū)部分之間的部分中除所述第一區(qū)域以外的部分，所述第二區(qū)域具有第一導電類型；所述第三區(qū)域至少形成在所述第一區(qū)域的露出的表面中，并具有第一導電類型，而所述第一區(qū)域中除所述第三區(qū)域以外的部分被形成為溝道區(qū)；所述溝道區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接，且所述溝道區(qū)與所述源區(qū)部分和漏區(qū)部分具有與所述第一導電類型相反的第二導電類型，并且所述溝道區(qū)將所述第二區(qū)域與所述第三區(qū)域分隔開，并且所述第二區(qū)域和所述第三區(qū)域分別用作對所述溝道區(qū)進行控制的第一溝道控制區(qū)和第二溝道控制區(qū)。優(yōu)選地，所述半導體器件進一步包括:用于鰭片的柵極，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接，所述柵極形成在所述絕緣材料層之上。優(yōu)選地，所述第二區(qū)域具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層的上表面之下。優(yōu)選地，所述第一區(qū)域形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。
優(yōu)選地，所述溝道區(qū)形成在所述第二區(qū)域的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。優(yōu)選地，所述第三區(qū)域至少與所述溝道區(qū)的沿著溝道方向的兩個側面鄰接。優(yōu)選地，所述第一溝道控制區(qū)和所述第二溝道控制區(qū)能夠用于對所述溝道區(qū)提供反向偏置。優(yōu)選地，所述鰭片還包括在所述半導體層上的硬掩模。優(yōu)選地，所述絕緣材料層的厚度T對所述半導體層的高度Hsemi與所述厚度的差的比值T/(Hsem1-T)為3 5。優(yōu)選地，所述第二溝道控制區(qū)的下端向下延伸越過所述絕緣材料層的上表面。優(yōu)選地，所述第一溝道控制區(qū)具有倒T形形狀，并且所述溝道區(qū)具有」形或L形形狀，或者，所述溝道區(qū)具有“幾”字形或Ω形形狀。優(yōu)選地，所述襯底中還形成有與所述第一溝道控制區(qū)鄰接的具有與所述溝道區(qū)相反的導電類型的區(qū)域，以向第一溝道控制區(qū)提供電源。優(yōu)選地，所述半導體器件還包括從所述源區(qū)部分和漏區(qū)部分外延生長的半導體材料部分，所述源區(qū)部分和漏區(qū)部分以及分別從其外延生長的半導體材料部分共同構成源區(qū)和漏區(qū)。優(yōu)選地，所述半導體器件還包括:柵極間隔物，其位于柵極的與源區(qū)部分和漏區(qū)部分相鄰的兩側。優(yōu)選地，所述半導體器件包括兩個或更多個所述鰭片，所述兩個或更多個所述鰭片包括第一鰭片和第二鰭片，所述第一鰭片所包括的溝道區(qū)的導電類型與所述第二鰭片所包括的溝道區(qū)的導電類型相同或相反。根據(jù)本發(fā)明另一方面，提供了一種制造半導體器件的方法，包括:提供襯底，在所述襯底的表面上形成有鰭片，所述鰭片具有由具有第一導電類型的半導體材料形成的半導體層；在襯底上形成圍繞所述鰭片的第一絕緣材料層，所述第一絕緣材料層的厚度小于所述半導體層的高度；對所述半導體層的露出的表面引入能夠賦予第二導電類型的第一摻雜齊U，以使得至少在所述鰭片的未被所述第一絕緣材料層覆蓋的部分中的半導體層的露出表面中形成具有第二導電類型的第一區(qū)域，所述半導體層中除所述第一區(qū)域以外的部分作為第二區(qū)域，所述第二區(qū)域具有第一導電類型，所述第二導電類型與所述第一導電類型相反；形成用于所述鰭片的偽柵以包覆所述鰭片的與待形成的溝道區(qū)對應的部分，其中所述偽柵形成在所述第一絕緣材料層之上；在襯底上形成第二絕緣材料層以至少覆蓋所述鰭片的露出部分并露出偽柵的頂部表面；去除所述偽柵，以露出所述鰭片中所述第一區(qū)域的被偽柵所包覆的部分；以及對第一區(qū)域的露出部分的表面引入能夠賦予第一導電類型的第二摻雜齊U，以使得在所述第一區(qū)域的露出表面中形成具有第一導電類型的第三區(qū)域，其中，所述第一區(qū)域中的除所述第三區(qū)域以外的部分被形成為所述溝道區(qū)，所述溝道區(qū)將所述第二區(qū)域與所述第三區(qū)域分隔開，所述溝道區(qū)具有第二導電類型，其中，所述第二區(qū)域用于提供對所述溝道區(qū)進行控制的第一溝道控制區(qū)，而所述第三區(qū)域用作對所述溝道區(qū)進行控制的第二溝道控制區(qū)。優(yōu)選地，所述第二區(qū)域具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層的上表面之下。
優(yōu)選地，所述第一區(qū)域形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。優(yōu)選地，所述溝道區(qū)形成在所述第二區(qū)域的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。優(yōu)選地，所述第三區(qū)域至少與所述溝道區(qū)的沿著溝道方向的兩個側面鄰接。優(yōu)選地，所述溝道區(qū)還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的第一部分，并且所述第二溝道控制區(qū)還包括在溝道區(qū)的所述第一部分之上且鄰接溝道區(qū)的所述第一部分的第二部分。優(yōu)選地，所述溝道方向基本沿著鰭片的長度方向。優(yōu)選地，所述第一溝道控制區(qū)和所述第二溝道控制區(qū)能夠用于對所述溝道區(qū)進行反向偏置。優(yōu)選地，所述鰭片還包括在所述半導體層上的硬掩模。優(yōu)選地，所述方法進一步包括:在形成所述偽柵之后，在形成所述第二絕緣材料層之前，形成用于該偽柵的間隔物，并且其中，所形成的第二絕緣材料層還基本覆蓋所述間隔物。優(yōu)選地，所述方法進一步包括:在形成所述間隔物之后，且在形成所述第二絕緣材料層之前，從所述半導體層的露出部分外延生長半導體材料，并且其中，所形成的第二絕緣材料層還基本覆蓋所外延生長的半導體材料。優(yōu)選地，所述方法進一步包括:在形成所述間隔物之后，且在形成所述第二絕緣材料層之前，進行注入以在所述半導體層中形成與所述溝道區(qū)鄰接的源區(qū)部分和漏區(qū)部分，所述源區(qū)部分和漏區(qū)部分具有與所述溝道區(qū)相同的導電類型，其中，所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接且在所述源區(qū)和漏區(qū)之間。優(yōu)選地，所述方法還包括:在引入所述第二摻雜劑之后，形成用于所述鰭片的柵極，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接，其中所述柵極形成在所述第一絕緣材料層上方。優(yōu)選地，所述方法還包括:在引入所述第二摻雜劑之后且在形成柵極之前，去除所述第二絕緣材料層。優(yōu)選地，所述方法進一步包括:在形成所述柵極之后，形成用于該柵極的間隔物。優(yōu)選地，所述方法進一步包括:在形成所述間隔物之后，從所述半導體層的露出部分外延生長半導體材料。優(yōu)選地，所述方法進一步包括:進行注入以在所述半導體層中形成與所述溝道區(qū)鄰接的源區(qū)部分和漏區(qū)部分，所述源區(qū)部分和漏區(qū)部分具有與所述溝道區(qū)相同的導電類型，并且所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接且在所述源區(qū)和漏區(qū)之間。優(yōu)選地，所述絕緣材料層的厚度T對所述半導體層的高度Hsemi與所述厚度的差的比值T/(Hsem1-T)為3 5。優(yōu)選地，所述第二溝道控制區(qū)的下端向下延伸越過所述絕緣材料層的上表面。優(yōu)選地，所述第一溝道控制區(qū)具有倒T形形狀，所述溝道區(qū)具有」形和L形形狀，或者所述溝道區(qū)具有“幾”字形或Ω形形狀。
優(yōu)選地，所述第一摻雜劑和/或第二摻雜劑的引入是通過離子注入、等離子處理、或者擴散進行的。優(yōu)選地，所述第一摻雜劑和/或第二摻雜劑的引入是通過傾斜的離子注入進行的。優(yōu)選地，所述襯底中還形成有與所述第一溝道控制區(qū)鄰接的與所述溝道區(qū)相反的導電類型的區(qū)域，以向所述第一溝道控制區(qū)提供電源。優(yōu)選地，所述襯底上形成有兩個或更多個所述鰭片，所述兩個或更多個所述鰭片包括第一鰭片和第二鰭片，所述第一鰭片所包括的溝道區(qū)的導電類型與所述第二鰭片所包括的溝道區(qū)的導電類型相同或相反。優(yōu)選地，所述第一鰭片的溝道區(qū)的導電類型與所述第二鰭片的溝道區(qū)的導電類型相反，所述第一 /第二摻雜劑的引入還包括:以第一掩模覆蓋所述第一鰭片并露出所述第二鰭片，對所述第二鰭片進行相應摻雜劑的引入；以及去除所述第一掩模；以第二掩模覆蓋所述第二鰭片并露出所述第一鰭片，對所述第一鰭片進行相應摻雜劑的引入。優(yōu)選地，形成第二絕緣材料層的步驟包括:在襯底上沉積第二絕緣材料以至少覆蓋所述鰭片的露出部分和所述偽柵；以及去除部分的所述第二絕緣材料以露出所述偽柵的上表面。從下面結合附圖的具體描述，本發(fā)明的其他的優(yōu)點、目的、方面將變得更加明了。


本申請包含附圖。附圖與說明書一起用于說明本發(fā)明的原理。通過參考附圖閱讀下面的詳細描述，將更好地理解本發(fā)明，在附圖中:圖1A、1B和IC是示出了根據(jù)本發(fā)明一個實施例的半導體器件的示意圖；圖2A、2B和2C是示出了根據(jù)本發(fā)明一個實施例的半導體器件的示意圖；圖3A-3D和圖4是示出了根據(jù)本發(fā)明一些實施例的制造鰭片的方法的示意圖；圖5A和5B是不出了根據(jù)本發(fā)明實施例的具有轄片的半導體襯底的不意圖；圖6、7、8、9A 和 9BU0A 和 10BU1A 和 11BU2A 和 12BU3A 和 13B、14、15A 和 15B是示出了根據(jù)本發(fā)明一個實施例的半導體器件的制造方法的步驟的示意圖；以及圖16-17、18A 和 18B、19A 和 19B、20A 和 20B、21A 和 21B、22A 和 22B、23A 和 23B 是示出了根據(jù)本發(fā)明另一實施例的半導體器件的制造方法的步驟的示意圖。應當理解，這些附圖僅僅是示例性的，而不是限制本發(fā)明的范圍。在附圖中，各組成部分并未嚴格按比例或嚴格按實際形狀示出，其中的某些組成部分(例如，層或部件)可以被相對于其他的一些放大，以便更加清楚地說明本發(fā)明的原理。并且，那些可能導致使得本發(fā)明的要點模糊的細節(jié)并未在附圖中示出。
具體實施例方式下面將結合

本發(fā)明的實施例。圖1A示出了根據(jù)本發(fā)明一個實施例的半導體器件100A。半導體器件100A包括襯底101，在所述襯底101上形成有一個或多個鰭片，例如鰭片107和109，如圖1中的虛線框中所指示的。這里，優(yōu)選地，所述襯底可以是體襯底(bulk substrate),例如體娃(bulksilicon)襯底。在襯底101上還形成了圍繞鰭片107和109的絕緣材料層(第一絕緣材料層)103，以支撐鰭片。優(yōu)選地，所述絕緣材料層103的厚度小于所述鰭片的高度。更優(yōu)選地，絕緣材料層103厚度T對半導體層1070/1090的高度Hsemi減去絕緣材料層103的厚度T的差的比約為3 5，也即，T/(Hsem1-T) = 3 5 (可以見圖16)。然而應當理解，本發(fā)明并不限于此，而是可以采用更大或更小的比例，只要該絕緣材料層能夠為鰭片提供支撐即可。在根據(jù)該實施例的器件100A中，鰭片107具有由半導體材料形成的半導體層1070(第一半導體層)以及在半導體層1070上的硬掩模111，如圖1中的虛線框所示。半導體層1070具有源區(qū)部分和漏區(qū)部分(在圖1A中未示出，可以見圖1OB中的1003和1005)以及在源區(qū)和漏區(qū)之間的第一區(qū)域1701(見圖17)、第二區(qū)域1075 (見圖1A、圖17)以及第三區(qū)域1071(見圖1A、圖22)。如從稍后的說明將理解的，所述源區(qū)部分和漏區(qū)部分可以分別是源區(qū)和漏區(qū)的至少一部分。第一區(qū)域1701形成在鰭片107的未被絕緣材料層103覆蓋的部分中的半導體層1070的露出表面中。如從圖17將更容易理解的，在鰭片包括位于半導體層上的硬掩模111的情況下，第一區(qū)域1701形成在半導體層1070的露出表面(也即，未被絕緣材料層103和硬掩模111所覆蓋的表面)中。另外，根據(jù)本發(fā)明的另一些實施例，鰭片可以不具有硬掩模，也就是說，鰭片本身由半導體層形成，如圖2A和2B中所示的。在這種情況下，鰭片中的半導體層的部分表面被絕緣材料層所覆蓋，而第一區(qū)域形成在半導體層的露出表面(也即，未被絕緣材料層103所覆蓋的表面)中。根據(jù)用于在半導體層1070的露出的表面中形成第一區(qū)域1701的方法的不同，第一區(qū)域1701的下端可以在半導體層1070中向下延伸越過絕緣材料層103的下表面。這也在本發(fā)明的范圍內(nèi)。因此，可以說，在本發(fā)明中，所述第一區(qū)域可以至少形成在所述鰭片的未被所述第一絕緣材料層覆蓋的部分中的第一半導體層的露出表面中。第二區(qū)域1075為所述第一半導體層在所述源區(qū)部分和漏區(qū)部分之間的部分中除所述第一區(qū)域1701以外的部分，如圖17所更好地示出的。第二區(qū)域1075可以具有第一導電類型，例如，η型或P型。而第一區(qū)域具有與所述第二區(qū)域1075的導電類型相反的第二導電類型。第三區(qū)域1071至少形成在所述第一區(qū)域1701的露出的表面中，在該實施例中也即，第一區(qū)域1701的未被所述絕緣材料層103和硬掩模111覆蓋的表面中。第三區(qū)域1071可以具有第一導電類型，也即，與第二區(qū)域1075的導電類型相同，但與下面將說明的溝道區(qū)的導電類型相反。根據(jù)用于在第一區(qū)域1701的露出的表面中形成第三區(qū)域1071的方法的不同，第三區(qū)域1071的下端可以在第一區(qū)域1701中向下延伸越過絕緣材料層103的下表面。這也在本發(fā)明的范圍內(nèi)。而所述第一區(qū)域中除所述第三區(qū)域以外的部分被形成為溝道區(qū)1073。如本領域技術人員將理解，通過溝道區(qū)可以在源區(qū)和漏區(qū)之間形成電流路徑。因此，優(yōu)選地，溝道區(qū)1073與所述源區(qū)和漏區(qū)(或下面所述的源區(qū)部分和漏區(qū)部分)鄰接。并且溝道區(qū)1073具有與所述第一導電類型相反的第二導電類型。另外，如本領域技術人員將理解的，溝道區(qū)1073具有在漏區(qū)和源區(qū)之間延伸的溝道方向。優(yōu)選地，溝道區(qū)1073的溝道方向可以沿著鰭片107的長度方向(在圖1中，在垂直于紙面的方向)。此外，如從下面的描述中將更好地理解的，溝道區(qū)1073將第二區(qū)域1075與第三區(qū)域1071分隔開。也就是說，第一區(qū)域進入半導體層表面的深度大于第三區(qū)域進入半導體層表面的深度。還需要說明的是，根據(jù)不同的實施方式，第二區(qū)域1075的截面形狀亦有所不同。在本發(fā)明的一些實施例中，如圖17所更佳地示出的，優(yōu)選地，第二區(qū)域1075具有下端部分和從所述下端部分向上突出的上端部分。優(yōu)選地，第二區(qū)域1075可以具有倒T形形狀。這里，所述下端部分基本在所述絕緣材料層103的上表面之下。在此情況下，優(yōu)選地，所述第一區(qū)域1701可以形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。另外，在此情況下，優(yōu)選地，溝道區(qū)1073可以形成在所述第二區(qū)域1075的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。優(yōu)選地，所述溝道區(qū)具有」形或L形形狀。在此情況下，優(yōu)選地，所述第三區(qū)域與所述溝道區(qū)1073的沿著溝道方向的兩個側面鄰接。應當理解，第二區(qū)域1075和第三區(qū)域1071分別用作對所述溝道區(qū)進行控制的第一溝道控制區(qū)和第二溝道控制區(qū)。也就是說，可以通過所述第二區(qū)域1075和所述第三區(qū)域1071來提供偏置(例如，反向偏置、零偏置、甚至正向偏置)，從而控制溝道(溝道區(qū))的導通和夾斷。應當理解，鰭片107的結構僅僅是本發(fā)明一個示例，本發(fā)明并不限于此。這里，示出了鰭片中形成有硬掩模的情況，然而本發(fā)明不限于此。如在下面將說明的其他實施例中，可以將該硬掩模去除。在下面將說明的其他實施例中，溝道區(qū)除了可以包括至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接的部分以夕卜，還可以包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的部分(第一部分)。并且，第二溝道控制區(qū)還包括在溝道區(qū)的所述第一部分之上且與溝道區(qū)的所述第一部分鄰接的部分(第二部分)。如前所述的，半導體層1070中還可以形成與有溝道區(qū)1073鄰接的源區(qū)和漏區(qū)。由于圖1是橫截鰭片的截面圖，因此，在圖中并未示出源區(qū)和漏區(qū)。應當理解，源區(qū)和漏區(qū)將具有與所述溝道區(qū)相同的導電類型，即，第二導電類型。根據(jù)本發(fā)明的半導體器件可以具有一個或更多個鰭片。例如，除了鰭片107外，還可以具有鰭片109。鰭片109的結構與鰭片107的基本相同。鰭片109具有半導體層1090以及在半導體層1090上的硬掩模113。半導體層1090具有具有源區(qū)部分和漏區(qū)部分(在圖1A中未示出)以及在源區(qū)部分和漏區(qū)部分之間的第一區(qū)域1703(見圖17)、第二區(qū)域1095(見圖1A、圖17)以及第三區(qū)域 1091(見圖 1A、圖 22A)。這里，鰭片109的結構可以與鰭片107的結構基本相同。
此外，半導體器件100A還包括用于相應鰭片的柵極，如圖1B中所示。半導體器件100A可以包括鰭片107的柵極115。柵極115從所述第二溝道控制區(qū)1071的外側(或者說，相對于所述溝道區(qū)1073的外側)與所述第二溝道控制區(qū)1071鄰接。盡管在圖1A中，柵極115還覆蓋溝道控制區(qū)上方的硬掩模，然而應當理解，這里柵極115仍是雙柵極結構。另外，還應當理解，柵極115形成在所述絕緣材料層103之上。半導體器件100A還包括用于鰭片109的柵極117，柵極117從所述溝道控制區(qū)1091的外側(相對于所述溝道區(qū)1073的外側)與所述溝道控制區(qū)1091鄰接。柵極117也形成在所述絕緣材料層103之上。柵極115、117優(yōu)選由摻雜的多晶硅、摻雜的非晶硅、或金屬材料形成。優(yōu)選地，第二溝道控制區(qū)1071可以具有相對高的濃度，例如，為P+或n+，以利于形成歐姆接觸，從而降低接觸電阻。這里，可以將鰭片107稱作第一鰭片，并且可以將鰭片109稱作第二鰭片。另外，應當理解，在初始形成鰭片107和109的情況下，鰭片107 (第一鰭片)可以具有與鰭片109 (第二鰭片)相反的導電類型。換而言之，更重要的是，使得鰭片107中的溝道區(qū)(溝道)1073可以具有與鰭片109中的溝道區(qū)1093相反的導電類型，從而可以在根據(jù)本發(fā)明的半導體裝置中形成η型(即，η溝道)結型場效應器件和P型(即，P溝道)結型場效應器件，如圖1C中所示。如圖1C所示，鰭片107和鰭片109在初始時具有不同的導電類型。例如，半導體層1070具有η型，而半導體層1090具有ρ型。從而，對應的溝道區(qū)1071和1091則分別具有P型和η型導電類型。優(yōu)選地，可以在襯底中提供區(qū)域1077和1097以分別向第一溝道控制區(qū)1075和1095提供電源。應當理解，區(qū)域1077和1097并不限于在鰭片下方。例如，在某些實施方案中，區(qū)域1077和1097其一部分可以延伸到鰭片中與第一溝道控制區(qū)鄰接。在另外的實施方案中，也可以通過整個襯底或其部分區(qū)域來為第一溝道控制區(qū)1075和1095中的一個或兩者提供電源。在圖1B中，柵極115和117被形成為一體，然而這并非是限制性的。根據(jù)不同的情況下，柵極115和117也可以被形成為分開的不連接的兩個單獨的柵極，如圖1C、2A和2B中所示。本發(fā)明可以適用于多樣的結構配置。注意，在圖1B中，還示出了分別在柵極115和柵極117的相應壁上形成的側墻(sidewall) 1151和1171。本領域技術人員將理解，由于圖1B是橫截鰭片的截面圖，因此，這里所示的側墻1151和1171并非是設置在源漏和柵極之間的間隔物(spacer，如圖1OB中的1153所示)，而是在形成所述間隔物的同時在柵極的其他的壁上形成的。另外，由于鰭片的橫向尺寸(寬度)在某些實施例中可以是較小的(例如，幾十埃(人))，其可能遠小于相應的通孔(via)的工藝允許的最小尺寸或關鍵尺寸(⑶)，因此，在這種情況下，柵極115和柵極117可能需引出以利于通孔連接。然而本發(fā)明并不限于這樣的情形。圖2A中示出了根據(jù)本發(fā)明另一實施例的半導體器件200A，其中示出了鰭片207和209。器件200A與圖1A中的實施例的半導體器件100A的區(qū)別還在于；鰭片中的硬掩模被去除，形成了倒U形的第二區(qū)域801和803 (見圖8)，并且形成了倒U型的第三區(qū)域2071。也就是說，所述溝道區(qū)還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的第一部分(801-1、803-1，見圖8)，并且其中所述第二溝道控制區(qū)還包括在溝道區(qū)的所述第一部分之上且鄰接溝道區(qū)的所述第一部分的第二部分(2071-1、2091-1，見圖13A)。半導體器件200A包括襯底101，在所述襯底101上形成有一個或多個鰭片，例如鰭片207和209，如圖2中的虛線框中所指示的。如前所述的，這里，所述襯底101可以是體襯底(bulk substrate)。在襯底101上還形成了圍繞鰭片207和209的絕緣材料層(第一絕緣材料層)203，以支撐鰭片。這里，絕緣材料層203的厚度小于所述鰭片的高度。鰭片207由半導體材料形成，因此，其本身即為一半導體層。鰭片207具有源區(qū)部分和漏區(qū)部分(在圖中2A中未示出，但在圖1OB中可以更佳地看出)以及在源區(qū)部分和漏區(qū)部分之間的第一區(qū)域801、第二區(qū)域2075和第三區(qū)域2071。第一區(qū)域801形成在鰭片207的未被絕緣材料層203覆蓋的部分中的半導體層207的露出表面中，如從圖8將更容易理解的。這里，形成了倒U型的第一區(qū)域801。根據(jù)用于在半導體層207中形成第一區(qū)域801的方法的不同，第一區(qū)域801的下端可以在半導體層207中向下延伸越過絕緣材料層203的下表面。這也在本發(fā)明的范圍內(nèi)。因此，可以說，在本發(fā)明中，所述第一區(qū)域可以至少形成在所述鰭片的未被所述第一絕緣材料層覆蓋的部分中的第一半導體層的露出表面中。第二區(qū)域2075為所述半導體層(這里，即鰭片)207在所述源區(qū)部分和漏區(qū)部分之間的部分中除所述第一區(qū)域801以外的部分，如圖8所更好地示出的。第二區(qū)域2075可以具有第一導電類型，例如，η型或ρ型。而第一區(qū)域801具有與所述第二區(qū)域2075的導電類型相反的第二導電類型。第三區(qū)域2071形成在所述第一區(qū)域801的露出的表面中，也即，第一區(qū)域801的未被所述絕緣材料層203覆蓋的表面中。第三區(qū)域2071可以具有第一導電類型，也即，與第二區(qū)域2075的導電類型相同，與下面將說明的溝道區(qū)的導電類型相反。而所述第一區(qū)域中除所述第三區(qū)域以外的部分被形成為溝道區(qū)2073。溝道區(qū)2073與所述源區(qū)部分和漏區(qū)部分鄰接。并且溝道區(qū)2073具有與所述第一導電類型相反的第二導電類型。另外，如本領域技術人員將理解的，溝道區(qū)2073具有在源區(qū)部分和漏區(qū)部分之間延伸的溝道方向。優(yōu)選地，溝道區(qū)2073的溝道方向可以沿著鰭片107的長度方向(在圖1中，在垂直于紙面的方向)。此外，如從下面的描述中將更好地理解的，溝道區(qū)2073將第二區(qū)域2075與第三區(qū)域2071分隔開。也就是說，第一區(qū)域進入半導體層表面的深度大于第三區(qū)域進入半導體層表面的深度。在本發(fā)明的一些實施例中，如圖8所更佳地示出的，優(yōu)選地，第二區(qū)域2075具有下端部分和從所述下端部分向上突出的上端部分。優(yōu)選地，第二區(qū)域2075可以具有倒T形形狀。這里，所述下端部分基本在所述絕緣材料層103的上表面之下。在此情況下，優(yōu)選地，所述第一區(qū)域801可以形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。這里，第一區(qū)域801還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的部分801-1(見圖8)。另外，在此情況下，優(yōu)選地，溝道區(qū)2073至少形成在所述第二區(qū)域2075的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。并且，溝道區(qū)2073還包括第二區(qū)域的上端部分之上且鄰接所述上端部分的部分(第一部分)2073-1。也就是說，所述溝道區(qū)具有“幾”字形、或Ω形、或者“_TL”形的形狀。在此情況下，優(yōu)選地，所述第三區(qū)域至少與所述溝道區(qū)2073的沿著溝道方向的兩個側面鄰接。第三區(qū)域(第二溝道控制區(qū))還包括在溝道區(qū)2073的所述第一部分2073-1之上且鄰接溝道區(qū)的所述第一部分的部分(第二部分)2071-1 (見圖13A)。應當理解，第二區(qū)域2075和第三區(qū)域2071分別用作對所述溝道區(qū)進行控制的第一溝道控制區(qū)和第二溝道控制區(qū)。也就是說，可以通過所述第二區(qū)域2075和所述第三區(qū)域2071來提供偏置(例如，反向偏置、零偏置、甚至正向偏置)，從而控制溝道(溝道區(qū))的導通和夾斷。如前所述的，半導體層207中還可以形成與有溝道區(qū)2073鄰接的源區(qū)部分和漏區(qū)部分。由于圖2A是橫截鰭片的截面圖，因此，在圖中并未示出源區(qū)部分和漏區(qū)部分。應當理解，源區(qū)部分和漏區(qū)部分將具有與所述溝道區(qū)相同的導電類型，即，第二導電類型。類似地，鰭片209的結構與鰭片207的基本相同，但二者的相應各區(qū)的導電類型可以相同或相反。在圖2B中，還示出了柵極115和柵極117，其被示出為分離的單獨的柵極。柵極115、117分別從所述第二溝道控制區(qū)2071和2091的外側與所述第二溝道控制區(qū)2071和2091鄰接。柵極115和117形成在所述絕緣材料層203之上。并且，在圖2中還示出了分別對于柵極115和柵極117的相應的側墻(sidewall) 1151和1171。如前所述的，這里所示的側墻1151和1171并非是設置在源漏和柵極之間的間隔物(spacer，如圖9B中的1153所示)，而是在形成所述間隔物的同時在柵極的其他的壁上形成的。如圖2C所示，鰭片107和鰭片109在初始時具有不同的導電類型。例如，半導體層207具有η型，而半導體層209具有ρ型。從而，對應的溝道區(qū)2071和2091則分別具有P型和η型導電類型。優(yōu)選地，可以在襯底中提供區(qū)域2077和2097以分別向第一溝道控制區(qū)2075和2095提供電源。優(yōu)選地，區(qū)域2077和2097分別與第一溝道控制區(qū)2075和2095鄰接。應當理解，區(qū)域2077和2097并不限于在鰭片下方。例如，在某些實施方案中，區(qū)域2077和2097其一部分可以延伸到鰭片中與第二溝道控制區(qū)鄰接。在另外的實施方案中，也可以通過整個襯底或其部分區(qū)域來為第一溝道控制區(qū)2075和2095中的一個或兩者提供電源。圖2Α、2Β和2C的實施例的其余的特征可以與圖1Α、1Β和IC中的基本相應一致，這里省略了對其詳細說明。如在下面將得到更好說明的，根據(jù)本發(fā)明的半導體器件(100Α、和200Α)還可以包括有間隔物，其可以位于柵極的與源區(qū)(源區(qū)部分)和漏區(qū)(漏區(qū)部分)相鄰的兩側。此外，盡管在圖中未示出，所述半導體器件還包括從所述源區(qū)部分和漏區(qū)部分外延生長的半導體材料部分。在這種情況下，所述源區(qū)部分和漏區(qū)部分以及分別從其外延生長的半導體材料部分共同構成源區(qū)和漏區(qū)。而在沒有進行所述外延生長的情況下，所述源區(qū)部分和漏區(qū)部分自身即分別為器件的源區(qū)和漏區(qū)。下面根據(jù)圖3A-3D、圖4以及圖5Α和5Β來說明形成根據(jù)本發(fā)明的其上形成有鰭片的襯底的步驟。圖3A-3C是示出了根據(jù)本發(fā)明一個實施例用于形成供刻蝕用的掩模的多種方法的示意圖。圖3A示出了根據(jù)本發(fā)明實施例的通過芯軸-間隔物(mandrel-spacer)方法來形成所述掩模的情形。如圖3A所示，晶片具有半導體層101。在晶片上形成硬掩模層105以覆蓋半導體層103。之后,可以在硬掩模105上形成芯軸層503。芯軸層503可以例如由娃的氧化物或者多晶硅等來形成。在芯軸層503中在期望的位置中可以形成有開口，如圖5A中所示例性地示出的。然后，可以形成分別在所述開口的兩個側壁上的間隔物501。之后，可以去除芯軸層503，而保留間隔物501，來作為用于刻蝕形成鰭片所需的掩模?？梢栽趯?01的期望位置(例如，右側的間隔物下方)形成具有不同導電類型的區(qū)域507。該區(qū)域507可以用于形成具有不同導電類型的鰭片。圖3B示出了另一種形成所述掩模的方法。在硬掩模105上形成犧牲圖案509。然后在犧牲圖案509的壁上形成間隔物501。之后，移除犧牲圖案509，而保留間隔物501，來作為用于刻蝕形成鰭片所需的掩模。類似的，可以在層103的期望位置(例如，左右側的間隔物下方的)形成具有不同導電類型的區(qū)域507、511。該區(qū)域507可以用于形成具有不同導電類型的鰭片。并且可以在半導體層101中在所述區(qū)域507和511下方形成前述的區(qū)域1077和1097/2077和2097等等)。區(qū)域507可以具有與區(qū)域1097相同的導電類型，并且可以具有相同的雜質(zhì)濃度。而區(qū)域511可以具有與區(qū)域1077相同的導電類型，并且可以具有相同的雜質(zhì)濃度。圖3C示出了又一種形成所述掩模的方法，其中使用本領域中已知的雙圖案化方法，例如，可以通過兩次光刻來在抗蝕劑511中形成圖案或掩模501。之后，可以去除抗蝕劑511中不需要的部分。在這種情況下，可以在利用掩模進行刻蝕之前，對圖案501進行烘焙，以使得在刻蝕過程中圖案501不易垮塌。從而，如圖3D中所示，形成刻蝕用掩模圖案501。之后，利用該掩模刻蝕所述硬掩模層105和所述半導體層101，以形成鰭片，如圖4中所示。如本領域技術人員將理解的，所述刻蝕可以分成多次進行，例如分別刻蝕硬掩模105和半導體層(第一半導體層)101?；蛘?，也可以利用同一刻蝕設備以一次全部進行(all-1n-one)的方式進行刻蝕，而不將晶片移出該刻蝕設備。之后，去除所述掩模501，并有選擇地去除硬掩模層，從而形成鰭片(例如，107、109 ;207，209)，如圖 5A 和 5B 中所示。根據(jù)本發(fā)明，如圖5A和5B中所示，提供如下的襯底，在所述襯底的表面上形成有一個或更多個鰭片(107、109、207、209)，所述鰭片具有由具有第一導電類型的半導體材料形成的半導體層(1070、1090、207、209)。在本發(fā)明的某些實施例中，鰭片還可以包括在半導體層1070、1090上的硬掩模111、113。這里，所述第一導電類型可以是η型或ρ型。下面就具有和不具有硬掩模的鰭片分別說明后續(xù)工藝步驟。首先參考圖5Α、圖 6、7、8、9Α 和 9Β、10Α 和 10Β、11Α 和 11Β、12Α 和 12Β、13Α 和 13Β、
14、15Α和15Β說明根據(jù)本發(fā)明一個實施例的器件的制造方法的步驟。首先，提供如圖5Α所示的襯底101，在襯底101的表面上形成有一個或更多個鰭片207、209。這里，所述鰭片207和209本身即為具有第一導電類型的半導體材料形成的半導體層。另外，盡管這里示出了兩個鰭片，但是應當理解，如前面所說明的，本發(fā)明的半導體器件可以包括一個或更多個鰭片。另外，本發(fā)明的器件的部件結構是多樣的，并不限于本發(fā)明的各附圖中所示出并說明的情形。接著，在襯底101上形成圍繞所述鰭片207和209的絕緣材料層203 (第一絕緣材料層)。所述絕緣材料層203具有預定的厚度(T)，所述預定的厚度小于所述半導體層的高度(Hsemi)。從而，后來形成的偽柵和柵極將被形成在所述絕緣材料層之上。在本發(fā)明的一種實施方式中，如圖6所示，在襯底101上形成絕緣材料601以覆蓋鰭片207和209。鰭片207和209可以具有第一導電類型，例如η型或ρ型。盡管在圖中并未示出，但是應當理解，可以預先在襯底101其中形成例如前面所述的區(qū)域2077和2097。接著，如圖7所示，去除所述絕緣材料601至所述預定的厚度，所述預定的厚度小于鰭片(半導體層)的高度。從而，形成了絕緣材料層203 (第二絕緣材料層)。注意，在該示例中，鰭片207、209即為半導體層；而在鰭片還具有硬掩模層的情況下，這里所述的高度應指鰭片中半導體層(例如，1070和1090等)的高度。這里,可以利用例如回蝕刻(etch-back)工藝來將絕緣材料1501去除至所述預定的厚度。如此，可以露出鰭片的半導體層的含頂端的一部分，也即，未被絕緣材料層203所覆蓋的部分。優(yōu)選地，絕緣材料層203厚度T對半導體層207的高度Hsemi減去絕緣材料層203的厚度T的差(也即，鰭片的半導體層露出絕緣材料層203的部分的高度)的比約為3 5，也即，T/(Hsem1-T) =3 5(可以見圖7)。然而應當理解，本發(fā)明并不限于此。之后，如圖8中所示，對鰭片(即，所述半導體層的露出的表面)引入能夠賦予與所述第一導電類型相反的第二導電類型的摻雜劑，例如，可以通過離子注入、等離子處理、擴散等來進行所述引入。這里，所述離子注入優(yōu)選是傾斜的離子注入(tilt ionimplantation)。從而,在所述第一半導體層1070和1090的露出的表面中分別形成具有第二導電類型的第一區(qū)域801和803。而鰭片(這里即半導體層)中除所述第一區(qū)域以外的部分作為第二區(qū)域2075和2095。這里，第二區(qū)域2075和2095具有第一導電類型。如下面將說明的，所述第二區(qū)域可以用于提供對所述溝道區(qū)進行控制的第一溝道控制區(qū)。在鰭片207和209具有不同的導電類型的情況下，也就是說鰭片207和209中將要形成的溝道區(qū)具有不同導電類型的情況下，所述摻雜劑的引入還可以包括，例如:形成第一掩模(例如，抗蝕劑)覆蓋鰭片207和209中一個鰭片(例如，第一鰭片)，對所露出的另一個鰭片(例如，第二鰭片)進行具有相應導電類型的摻雜劑的引入；之后去除所述第一掩模，并形成第二掩模覆蓋所述另一鰭片(例如，第二鰭片)并露出所述的一個鰭片(例如，第一鰭片)；對所露出的所述的一個鰭片(例如，第一鰭片)進行具有相應導電類型的摻雜劑的引入。在本發(fā)明的某些優(yōu)選實施例中，第二區(qū)域2075和2095被形成為分別具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層203的上表面之下。優(yōu)選地，所述第二區(qū)域可以具有倒T形形狀。而所述第一區(qū)域801和803形成在所述第二區(qū)域的下端部分的上方，并且除了與所述上端部分的兩個側面和所述下端部分的上表面鄰接的部分外，還包括在所述上端部分之上且與所述上端部分鄰接的部分801-1和803-1。從下面的說明中將理解，所述上端部分的兩個側面是所述上端部分的沿著溝道區(qū)的溝道方向的兩個側面。根據(jù)用于在半導體層207/209的露出的表面中形成第一區(qū)域801/803的方法的不同，第一區(qū)域801/803的下端可以在半導體層207/209中向下延伸越過絕緣材料層203的下表面。這也在本發(fā)明的范圍內(nèi)。之后，如圖9A和9B所示，在所述絕緣材料層203上形成用于鰭片的偽柵915和917，以包覆所述鰭片的與待形成的溝道區(qū)對應的部分。這里，圖9B是沿圖9A的線A-A’所截取的截面沿箭頭所指方向的視圖。應當理解，這里的偽柵結構僅僅是示例性的；本領域技術人員可以根據(jù)本發(fā)明的教導根據(jù)需要自由地設計偽柵的配置。例如，偽柵915和917可以是一體的。另外，注意，所述偽柵915和917形成在絕緣材料層203上方。另外，應當理解，在本說明書中，僅說明了本發(fā)明的相關的主要部件或步驟，而對于其余的并非本發(fā)明所關注的部件或步驟并未進行詳細說明。例如，在形成偽柵之前，可以先去除鰭片上的原生氧化物(native oxide)，例如通過濕法利用清洗液或者稀釋的氫氟酸
坐寸ο在本發(fā)明的一些實施方案中，形成偽柵915和917的步驟可以包括:在形成有鰭片207和209的襯底上形成偽柵材料(例如，多晶硅)層以至少覆蓋鰭片；之后，進行圖案化，來形成偽柵915和917。如前所述的，如圖9B中所示，僅部分的鰭片207(209)被偽柵915 (917)所覆蓋，在該部分中后來將對應形成溝道區(qū)。接著，優(yōu)選地，如圖1OA和IOB所示，形成用于偽柵的間隔物1153。這里，圖1OB是沿圖1OA的線A-A’所截取的截面沿箭頭所指方向的視圖。間隔物1153形成在偽柵的與后來將形成的源區(qū)和漏區(qū)(或者，源區(qū)部分和漏區(qū)部分)相鄰的兩側。而在偽柵的其余側面則可以相應形成側墻1151和1171等。因此，將二者分別命名為間隔物和側墻以資區(qū)分。這里，間隔物1153也形成在絕緣材料層203上方。這里，間隔物/側墻可以由例如，硅的氧化物、硅的氮化物、硅的氧氮化物、或硅的氮氧化物等形成。然而，本發(fā)明并不限于此。優(yōu)選地，在此可以進行注入以在半導體層中形成源區(qū)部分1003和漏區(qū)部分1005，如圖1OB中所示。然而，應當理解，本發(fā)明并不限于此。所述源區(qū)部分1003和漏區(qū)部分1005可以具有與所述溝道區(qū)相同的導電類型。對于源區(qū)部分和漏區(qū)部分的深度沒有特別限制，只要源區(qū)部分和漏區(qū)部分與后來將形成的溝道區(qū)鄰接即可。優(yōu)選地，源區(qū)部分和漏區(qū)部分的深度基本等于鰭片中半導體層的高度。優(yōu)選地，可以在形成所述間隔物之后，可以針對半導體層的所暴露的表面外延生長一定厚度的半導體層。例如，在某些實施例中，可以外延生長幾十埃(A)厚的半導體層。實際上，外延生長的半導體層的厚度可以根據(jù)鰭片的寬度而定?？梢栽谒鐾庋由L之后，再進行注入以形成源區(qū)和漏區(qū)，包括在所述半導體層中形成的源區(qū)部分1003和漏區(qū)部分1005。根據(jù)另外的實施方案，可以再所述外延生長之前進行注入，而在外延生長過程中，可以進行原位(in-situ)摻雜。從而，在這種情況下，所述源區(qū)部分和漏區(qū)部分以及分別從其外延生長的半導體材料部分共同構成源區(qū)和漏區(qū)。而在沒有進行所述外延生長的情況下，所述所述源區(qū)部分和漏區(qū)部分自身即分別為器件的源區(qū)和漏區(qū)。另外，另當理解，所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)和漏區(qū)(源區(qū)部分和漏區(qū)部分)鄰接且在所述源區(qū)和漏區(qū)(源區(qū)部分和漏區(qū)部分)之間。順便說明，盡管在所示出的實施例中采用了后形成柵極(gate-last)的工藝，然而應當理解，這樣的實施例僅僅是優(yōu)選的，而本發(fā)明并不限于這些實施例。也就是說，根據(jù)本發(fā)明的某些實施例，也可以在形成偽柵之后并不形成間隔物和源漏。例如，可以在形成柵極之后才形成間隔物，之后形成源區(qū)和漏區(qū)。之后，如圖1IA和IIB所示，形成絕緣材料層1101(第二絕緣材料層)，以至少覆蓋鰭片的露出部分并露出偽柵的頂部，并優(yōu)選也覆蓋所述間隔物(如果存在的話)。這里，圖1lB是沿圖1lA的線A-A’所截取的截面沿箭頭所指方向的視圖。在某些優(yōu)選實施方式中，可以在其上形成了所述偽柵(及間隔物，如果存在的話)的襯底上沉積第二絕緣材料，以至少覆蓋所述鰭片的露出部分以及所述偽柵(及間隔物，如果存在的話)；之后，可以去除部分的第二絕緣材料，以露出偽柵的上表面。例如可以通過化學機械拋光或者回蝕刻(etch-back)來進行所述去除，以使得第二絕緣材料所形成的層的上表面與偽柵的上表面基本齊平。從而，形成第二絕緣材料層1101。所述第二絕緣材料可以是例如硅的氧化物，然而不限于此。在形成了前述的間隔物1153的情況下，所述第二絕緣材料層1101優(yōu)選還基本覆蓋所述間隔物1153。另外，這里由于鰭片207、209被遮蔽，因此在示圖中其被以虛線框的形式示出。接著，如圖12A和12B所示，去除所述偽柵，以露出被偽柵所包覆的鰭片的半導體層，也即，露出第一區(qū)域的被偽柵所包覆的部分。這里，圖12B是沿圖12A的線A-A’所截取的截面沿箭頭所指方向的視圖?？梢岳美鐫穹涛g方法或干法刻蝕方法等來去除所述偽柵。然后，如圖13A和13B所示，對所述半導體層中的第一區(qū)域的露出的部分引入能夠賦予所述第一導電類型的第二摻雜劑，以使得在所述第一區(qū)域801和803的露出表面中分別形成具有第一導電類型的第三區(qū)域2071和2091。例如，可以通過離子注入、等離子處理、擴散等來進行所述摻雜。這里，圖13B是沿圖13A的線A-A’所截取的截面沿箭頭所指方向的視圖。第三區(qū)域2071和2091可以也是倒U形形狀。而所述第三區(qū)域用作對所述溝道區(qū)進行控制的第二溝道控制區(qū)。根據(jù)用于在第一區(qū)域801/803的露出的表面中形成第三區(qū)域2071/2091的方法的不同，第三區(qū)域2071/2091的下端可以在第一區(qū)域801/803中向下延伸越過絕緣材料層203的下表面。這也在本發(fā)明的范圍內(nèi)。這里，第一區(qū)域801/803中的在所述第二區(qū)域2075/205和所述第三區(qū)域2071/2091之間的部分被形成為溝道區(qū)2073/2093，所述溝道區(qū)2073/2093具有第二導電類型。如本領域技術人員將理解，通過溝道區(qū)可以在源區(qū)和漏區(qū)之間形成電流路徑。溝道區(qū)2073/2093具有在源區(qū)部分和漏區(qū)部分之間延伸的溝道方向。這里，溝道區(qū)2073/2093形成在所述第二區(qū)域2075/205的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接，并且還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的部分(第一部分)2073-1/2093-1。也就是說，溝道區(qū)2073/2093可以具有類似“幾”字形或者Ω形或者如“ JL”形形狀。優(yōu)選地，所述溝道方向沿著鰭片的長度方向。這里，如前所述的，溝道區(qū)2073將第二區(qū)域2075與第三區(qū)域2071分隔開。也就是說，第一區(qū)域進入半導體層表面的深度大于第三區(qū)域進入半導體層表面的深度。這里，第三區(qū)域至少與溝道區(qū)的沿著溝道方向的兩個側面鄰接，并且還包括在在溝道區(qū)的所述部分2073-1/2093-1 (第一部分)之上且鄰接溝道區(qū)的所述部分(第一部分)的部分(第二部分)2071-1/2091-1。優(yōu)選利用離子注入來引入所述摻雜劑，更優(yōu)選地，利用傾斜離子注入，例如，離子的入射角度可以調(diào)整為不與襯底表面垂直。另外，優(yōu)選地，可以在離子注入等處理之后，進行退火，例如快速熱退火等，以利于修復離子注入等所造成的損傷。同樣的，在鰭片207和209具有不同的導電類型，也就是說鰭片207和209中將要形成的溝道區(qū)具有不同導電類型的情況下，可以分別進行各自的摻雜劑的引入。例如可以將第一鰭片用掩模(例如，抗蝕劑)覆蓋，同時進行第二鰭片的摻雜劑的引入；反之亦然。之后，如圖14和圖15A-15B所示，形成用于鰭片的柵極115和117，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接。所述柵極形成115和117也在所述絕緣材料層203上方。例如，在一種實現(xiàn)方案中，可以在襯底上形成柵極材料層1401，如圖14所示。根據(jù)不同的實施方式，柵極材料可以是摻雜的多晶硅、摻雜的α硅(非晶硅)、或者金屬材料等。然后，進行例如化學機械拋光，直至基本露出第一絕緣材料層1001的上表面，或者直至柵極材料層的上表面與所述第一絕緣材料層1001的上表面基本齊平。從而，形成柵極115和117，如圖15Α和15Β所示。這里，圖15Β是沿圖15Α的線Α-Α’所截取的截面沿箭頭所指方向的視圖。圖15Β更佳地示出了用于柵極115的間隔物1153。下面參照圖5Β、16-17、18Α-18Β、19Α-19Β、20Α-20Β、21Α-21Β、和 22Α-22Β 說明根據(jù)本發(fā)明一個實施例的器件的制造方法的步驟。在該實施例中，鰭片具有在半導體層上的硬掩模。首先，提供如圖5Β所示的襯底101，在襯底101的表面上形成有一個或更多個鰭片，例如鰭片107、109，如圖1中的虛線框中所指示的。這里，優(yōu)選地，所述襯底可以是體襯底，例如體硅(bulk silicon)襯底。盡管在圖中并未示出，但是應當理解，可以預先在襯底101中形成例如前面所述的區(qū)域1077和1097。另外，盡管這里示出了兩個鰭片，但是應當理解，如前面所說明的，本發(fā)明的半導體器件可以包括一個或更多個鰭片。另外，本發(fā)明的器件的部件結構是多樣的，并不限于本發(fā)明的各附圖中所示出并說明的情形。鰭片107具有由半導體材料形成的半導體層1070(第一半導體層)以及在半導體層1070上的硬掩模111 ;而鰭片109具有由半導體材料形成的半導體層1090以及在半導體層1090上的硬掩模113，如圖5B中的虛線框所示。接著，如圖16所示，在襯底101上形成圍繞所述鰭片107和109的絕緣材料層103 (第一絕緣材料層)。所述絕緣材料層103具有預定的厚度，所述預定的厚度小于所述半導體層1070/1090的高度。從而，后來形成的偽柵和柵極將被形成在所述絕緣材料層上方。優(yōu)選地，所述絕緣材料層103的厚度小于所述鰭片的高度。更優(yōu)選地，絕緣材料層103厚度T對半導體層1070/1090的高度Hsemi減去絕緣材料層103的厚度T的差的比約為 3 5，也即，T/ (Hsem1-T) = 3 5。之后，如圖17中所示，對鰭片(實際上，所述半導體層1070、1090的露出的表面)引入能夠賦予與所述第一導電類型相反的第二導電類型的摻雜劑，例如，可以通過離子注入、等離子處理、擴散等來進行所述引入。這里，所述離子注入優(yōu)選是傾斜的離子注入(tiltion implantation)。從而,所述第一半導體層1070、1090的露出的表面中分別形成具有第二導電類型的第一區(qū)域1701和1703。而半導體層1070和1090中除所述第一區(qū)域以外的部分作為第二區(qū)域1075和1095。這里，第二區(qū)域1075和1095具有第一導電類型。類似的，所述第二區(qū)域用于提供對所述溝道區(qū)進行控制的第一溝道控制區(qū)。在本發(fā)明的某些優(yōu)選實施例中，第二區(qū)域1075和1095被形成為分別具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層103的上表面之下。而所述第一區(qū)域1701和1703形成在所述第二區(qū)域的下端部分的上方，并且與所述上端部分的兩個側面和所述下端部分的上表面鄰接。從下面的說明中將理解，所述上端部分的兩個側面是所述上端部分的沿著溝道區(qū)的溝道方向(如前面參考圖1A-1CK說明的)的兩個側面。根據(jù)用于在半導體層1070的露出的表面中形成第一區(qū)域1701的方法的不同，第一區(qū)域1701的下端可以在半導體層1070中向下延伸越過絕緣材料層103的下表面。這也在本發(fā)明的范圍內(nèi)。之后，如圖18A和18B所示，在所述絕緣材料層103上形成用于鰭片的偽柵1815和1817，以包覆所述鰭片的與待形成的溝道區(qū)對應的部分。這里，圖18B是沿圖18A的線A-A’所截取的截面沿箭頭所指方向的視圖。優(yōu)選地，在形成偽柵之前，可以先去除鰭片上的原生氧化物。如前所述的，如圖18B中所示，僅部分的鰭片107(109)被偽柵1815(1817)所覆蓋，在該部分中后來將對應形成溝道區(qū)。接著，優(yōu)選地，如圖19A和19B所示，形成用于偽柵的間隔物1153。這里，圖19B是沿圖19A的線A-A’所截取的截面沿箭頭所指方向的視圖。間隔物1153形成在偽柵的與后來將形成的源區(qū)部分和漏區(qū)部分相鄰的兩側。而在偽柵的其余側面則可以相應形成側墻1151和1171等。因此，將二者分別命名為間隔物和側墻以資區(qū)分。這里，間隔物1153也形成在絕緣材料層103上方。優(yōu)選地，在此可以通過例如注入在半導體層中形成源區(qū)部分1903和漏區(qū)部分1905，如圖19B中所示。然而，應當理解，本發(fā)明并不限于此。所述源區(qū)部分1903和漏區(qū)部分1905可以具有與所述溝道區(qū)相同的導電類型。對于源區(qū)部分和漏區(qū)部分的深度沒有特別限制，只要源區(qū)部分和漏區(qū)部分與后來將形成的溝道區(qū)鄰接即可。優(yōu)選地，源區(qū)部分和漏區(qū)部分的深度基本等于鰭片中半導體層的高度。優(yōu)選地，可以在形成所述間隔物之后，可以針對半導體層的所暴露的表面外延生長一定厚度的半導體層。例如，可以外延生長幾十埃(人)厚的半導體層。所述厚度可以根據(jù)鰭片的寬度而定。
可以在所述外延生長之后，再進行注入以形成源區(qū)和漏區(qū)。根據(jù)另外的實施方案，可以再所述外延生長之前進行注入，而在外延生長過程中，進行原位(in-situ)摻雜。從而，在這種情況下，所述源區(qū)部分和漏區(qū)部分以及分別從其外延生長的半導體材料部分共同構成源區(qū)和漏區(qū)。而在沒有進行所述外延生長的情況下，所述所述源區(qū)部分和漏區(qū)部分自身即分別為器件的源區(qū)和漏區(qū)。另外，另當理解，所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)和漏區(qū)(源區(qū)部分和漏區(qū)部分)鄰接且在所述源區(qū)和漏區(qū)(源區(qū)部分和漏區(qū)部分)之間。順便說明，盡管在所示出的實施例中采用了后形成柵極(gate-last)的工藝，然而應當理解，這樣的實施例僅僅是優(yōu)選的，而本發(fā)明并不限于這些實施例。也就是說，根據(jù)本發(fā)明的某些實施例，也可以在形成偽柵之后并不形成間隔物和源漏。例如，可以在形成柵極之后才形成間隔物，之后形成源區(qū)和漏區(qū)。之后，如圖20A和20B所示，形成絕緣材料層2001 (第二絕緣材料層)，以至少覆蓋鰭片的露出部分并露出偽柵的頂部，并優(yōu)選也覆蓋所述間隔物(如果存在的話)。這里，圖20B是沿圖20A的線A-A’所截取的截面沿箭頭所指方向的視圖。另外，這里由于鰭片107、109被遮蔽，因此在示圖中其被以虛線框的形式示出。接著，如圖21A和21B所示，去除所述偽柵，以露出被偽柵所包覆的鰭片的半導體層，也即，露出第一區(qū)域1701的被偽柵所包覆的部分。這里，圖21B是沿圖21A的線A-A’所截取的截面沿箭頭所指方向的視圖?？梢岳美鐫穹涛g方法或干法刻蝕方法等來去除所述偽柵。然后，如圖22A和22B所示，對所述半導體層中第一區(qū)域的露出的部分，也即未被絕緣材料層103和硬掩模111/113所覆蓋的部分，引入能夠賦予所述第一導電類型的摻雜齊U，以使得在所述第一區(qū)域1701和1703的露出表面中分別形成具有第一導電類型的第三區(qū)域1071和1091。例如，可以通過離子注入、等離子處理、擴散等來進行所述摻雜。這里，圖22B是沿圖22A的線A-A’所截取的截面沿箭頭所指方向的視圖。根據(jù)用于在第一區(qū)域1701/1703的露出的表面中形成第三區(qū)域1071/1091的方法的不同，第三區(qū)域1071/1091的下端可以在第一區(qū)域1701/1703中向下延伸越過絕緣材料層103的下表面。這也在本發(fā)明的范圍內(nèi)。同樣的，在鰭片107和109中要形成的溝道區(qū)具有不同導電類型的情況下，可以分別進行各自的摻雜劑的引入。例如可以將第一鰭片用掩模(例如，抗蝕劑)覆蓋，同時進行第二鰭片的摻雜劑的引入；反之亦然。這里，第一區(qū)域1701/1703中的在所述第二區(qū)域1075/205和所述第三區(qū)域1071/1091之間的部分被形成為溝道區(qū)1073/1093，所述溝道區(qū)1073/1093具有第二導電類型。如本領域技術人員將理解，通過溝道區(qū)可以在源區(qū)部分和漏區(qū)部分之間形成電流路徑。這里，溝道區(qū)2073將第二區(qū)域2075與第三區(qū)域2071分隔開。也就是說，第一區(qū)域進入半導體層表面的深度大于第三區(qū)域進入半導體層表面的深度。另外，這里溝道區(qū)1073/1093可以具有類似」形或L形。這里，所述第三區(qū)域用作對所述溝道區(qū)進行控制的第二溝道控制區(qū)。優(yōu)選利用離子注入來引入所述摻雜劑，更優(yōu)選地，利用傾斜離子注入，例如，離子的入射角度可以調(diào)整為不與襯底表面垂直。另外，優(yōu)選地，可以在離子注入等處理之后，進行退火，例如快速熱退火等，以利于修復離子注入等所造成的損傷。之后，如圖23A-23B所示，形成用于鰭片的柵極115和117，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接。所述柵極形成115和117也在所述絕緣材料層103上方。根據(jù)不同的實施方式，用于形成柵極的材料可以是摻雜的多晶硅、摻雜的α硅(非晶硅)、或者金屬材料等。這里，圖23Β是沿圖23Α的線Α-Α’所截取的截面沿箭頭所指方向的視圖。圖23Β更佳地示出了用于柵極115的間隔物1153。本領域技術人員將理解，本發(fā)明實施例的方法步驟可以與不同的實施例結合。另外，本領域技術人員將理解，盡管在本發(fā)明的說明書中主要描述了后形成柵極(gate-last)的制造方法，然而本發(fā)明并不限于此。例如，可以在形成偽柵后在柵極形成之前并不形成間隔物、源漏等。而是，可以進行了所述第二摻雜劑的引入之后，去除所述第二絕緣材料層。之后，形成柵極，使得柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接。在形成柵極之后，優(yōu)選地，形成用于柵極的間隔物。在形成所述間隔物之后，與前面所述的方法類似地，可以從所述半導體層的露出部分外延生長半導體材料；之后進行源漏注入，以在所述半導體層中形成與所述溝道區(qū)鄰接的源區(qū)部分和漏區(qū)部分，所述源區(qū)部分和漏區(qū)部分可以具有與所述溝道區(qū)相同的導電類型。同樣地，這里所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接且在所述源區(qū)部分和漏區(qū)部分之間。替代地，如前面所述的，可以在形成間隔物之后，進行注入以形成源區(qū)部分和漏區(qū)部分，之后進行例如原位的外延生長。還應當理解，如前所述的，在第一鰭片和第二鰭片具有導電類型不同的溝道區(qū)的情況下，可以分別進行各自鰭片的摻雜劑的引入，例如可以將第一鰭片用掩模(例如，抗蝕齊IJ)覆蓋，同時進行第二鰭片的摻雜劑的引入；反之亦然。另外，如前所述的，在本申請中，對于本發(fā)明所不關注的步驟、部件、或細節(jié)，并未做詳細說明，因為這些將是本領域技術人員所知的，或者是根據(jù)本發(fā)明的教導將容易地或者顯而易見地知道的。以上參考附圖描述了本發(fā)明的實施例。然而，應當理解，這些實施例僅是示例性，而不是對本申請權利要求的限制。本發(fā)明的實施例可以自由地進行組合，而不超出本發(fā)明的范圍。另外，本領域技術人員根據(jù)本發(fā)明的教導可以對本發(fā)明的實施例和細節(jié)等進行多種修改而不偏離本發(fā)明的范圍。因此，所有這些修改都被包括在下面的權利要求所限定的本發(fā)明的精神和范圍內(nèi)。
權利要求
1.一種鰭片式半導體器件，包括: 在襯底上形成的鰭片，所述鰭片具有由半導體材料形成的半導體層；以及在襯底上形成的圍繞所述鰭片的絕緣材料層，所述絕緣材料層的厚度小于所述半導體層的高度； 其中，所述半導體層具有: 源區(qū)部分和漏區(qū)部分； 在源區(qū)部分和漏區(qū)部分之間的第一區(qū)域、第二區(qū)域和第三區(qū)域，并且所述第一區(qū)域至少形成在所述鰭片的未被所述絕緣材料層覆蓋的部分中的半導體層的露出表面中； 所述第二區(qū)域為所述半導體層在所述源區(qū)部分和漏區(qū)部分之間的部分中除所述第一區(qū)域以外的部分，所述第二區(qū)域具 有第一導電類型； 所述第三區(qū)域至少形成在所述第一區(qū)域的露出的表面中，并具有第一導電類型，而所述第一區(qū)域中除所述第三區(qū)域以外的部分被形成為溝道區(qū)； 所述溝道區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接，且所述溝道區(qū)與所述源區(qū)部分和漏區(qū)部分具有與所述第一導電類型相反的第二導電類型，并且所述溝道區(qū)將所述第二區(qū)域與所述第三區(qū)域分隔開，并且 所述第二區(qū)域和所述第三區(qū)域分別用作對所述溝道區(qū)進行控制的第一溝道控制區(qū)和第二溝道控制區(qū)。
2.如權利要求1所述的半導體器件，進一步包括: 用于鰭片的柵極，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接，所述柵極形成在所述絕緣材料層之上。
3.如權利要求1所述的半導體器件，其中所述第二區(qū)域具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層的上表面之下。
4.如權利要求3所述的半導體器件，其中所述第一區(qū)域形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。
5.如權利要求3所述的半導體器件，其中所述溝道區(qū)形成在所述第二區(qū)域的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。
6.如權利要求3所述的半導體器件，其中所述第三區(qū)域至少與所述溝道區(qū)的沿著溝道方向的兩個側面鄰接。
7.如權利要求3所述的方法，其中所述溝道區(qū)還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的第一部分，并且 其中所述第二溝道控制區(qū)還包括在溝道區(qū)的所述第一部分之上且鄰接溝道區(qū)的所述第一部分的第二部分。
8.如權利要求3中所述的方法，其中所述溝道方向基本沿著鰭片的長度方向。
9.如權利要求1所述的半導體器件，其中所述第一溝道控制區(qū)和所述第二溝道控制區(qū)能夠用于對所述溝道區(qū)提供反向偏置。
10.如權利要求1所述的半導體器件，其中所述鰭片還包括在所述半導體層上的硬掩模。
11.如權利要求1所述的半導體器件，其中所述絕緣材料層的厚度T對所述半導體層的高度Hsemi與所述厚度的差的比值T/(Hsem1-T)為3 5。
12.如權利要求1所述的半導體器件，其中所述第二溝道控制區(qū)的下端向下延伸越過所述絕緣材料層的上表面。
13.如權利要求1所述的半導體器件，其中 所述第一溝道控制區(qū)具有倒T形形狀，并且 所述溝道區(qū)具有」形或L形形狀，或者，所述溝道區(qū)具有“幾”字形或Ω形形狀。
14.如權利要求1所述的半導體器件，其中所述襯底中還形成有與所述第一溝道控制區(qū)鄰接的具有與所述溝道區(qū)相反的導電類型的區(qū)域，以向第一溝道控制區(qū)提供電源。
15.如權利要求1所述的半導體器件，其中所述半導體器件還包括從所述源區(qū)部分和漏區(qū)部分外延生長的半導體材料部分，所述源區(qū)部分和漏區(qū)部分以及分別從其外延生長的半導體材料部分共同構成源區(qū)和漏區(qū)。
16.如權利要求1所述的半導體器件，還包括: 柵極間隔物，其位于柵極的與源區(qū)部分和漏區(qū)部分相鄰的兩側。
17.如權利要求1所述的半導體器件，其包括兩個或更多個所述鰭片，所述兩個或更多個所述鰭片包括第一鰭片和第二鰭片，所述第一鰭片所包括的溝道區(qū)的導電類型與所述第二鰭片所包括的溝道區(qū)的導電類型相同或相反。
18.—種制造半導體器件的方法，包括: 提供襯底，在所述襯底的表面上形成有鰭片，所述鰭片具有由具有第一導電類型的半導體材料形成的半導體層； 在襯底上形成圍繞所述鰭片的第一絕緣材料層，所述第一絕緣材料層的厚度小于所述半導體層的高度； 對所述半導體層的露出的表面引入能夠賦予第二導電類型的第一摻雜劑，以使得至少在所述鰭片的未被所述第一絕緣材料層覆蓋的部分中的半導體層的露出表面中形成具有第二導電類型的第一區(qū)域，所述半導體層中除所述第一區(qū)域以外的部分作為第二區(qū)域，所述第二區(qū)域具有第一導電類型，所述第二導電類型與所述第一導電類型相反； 形成用于所述鰭片的偽柵以包覆所述鰭片的與待形成的溝道區(qū)對應的部分，其中所述偽柵形成在所述第一絕緣材料層之上； 在襯底上形成第二絕緣材料層以至少覆蓋所述鰭片的露出部分并露出偽柵的頂部表面； 去除所述偽柵，以露出所述鰭片中所述第一區(qū)域的被偽柵所包覆的部分；以及對第一區(qū)域的露出部分的表面引入能夠賦予第一導電類型的第二摻雜劑，以使得在所述第一區(qū)域的露出表面中形成具有第一導電類型的第三區(qū)域， 其中，所述第一區(qū)域中的除所述第三區(qū)域以外的部分被形成為所述溝道區(qū)，所述溝道區(qū)將所述第二區(qū)域與所述第三區(qū)域分隔開，所述溝道區(qū)具有第二導電類型， 其中，所述第二區(qū)域用于提供對所述溝道區(qū)進行控制的第一溝道控制區(qū)，而所述第三區(qū)域用作對所述溝道區(qū)進行控制的第二溝道控制區(qū)。
19.如權利要求18所述的方法，其中所述第二區(qū)域具有下端部分和從所述下端部分向上突出的上端部分，并且所述下端部分基本在所述絕緣材料層的上表面之下。
20.如權利要求19所述的方法，其中所述第一區(qū)域形成在所述第二區(qū)域的下端部分的上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。
21.如權利要求19所述的方法，其中所述溝道區(qū)形成在所述第二區(qū)域的下端部分上方，并且至少與所述上端部分的沿著所述溝道區(qū)的溝道方向的兩個側面和所述下端部分的上表面鄰接。
22.如權利要求19所述的方法，其中所述第三區(qū)域至少與所述溝道區(qū)的沿著溝道方向的兩個側面鄰接。
23.如權利要求19所述的方法，其中所述溝道區(qū)還包括在所述第二區(qū)域的上端部分之上且鄰接所述上端部分的第一部分，并且 其中所述第二溝道控制區(qū)還包括在溝道區(qū)的所述第一部分之上且鄰接溝道區(qū)的所述第一部分的第二部分。
24.如權利要求19中所述的方法，其中所述溝道方向基本沿著鰭片的長度方向。
25.如權利要求18所述的方法，其中所述第一溝道控制區(qū)和所述第二溝道控制區(qū)能夠用于對所述溝道區(qū)進行反向偏置。
26.如權利要求18所述的方法，其中所述鰭片還包括在所述半導體層上的硬掩模。
27.如權利要求18所 述的方法，進一步包括: 在形成所述偽柵之后，在形成所述第二絕緣材料層之前，形成用于該偽柵的間隔物，并且 其中，所形成的第二絕緣材料層還基本覆蓋所述間隔物。
28.如權利要求27所述的方法，進一步包括:在形成所述間隔物之后，且在形成所述第二絕緣材料層之前，從所述半導體層的露出部分外延生長半導體材料，并且 其中，所形成的第二絕緣材料層還基本覆蓋所外延生長的半導體材料。
29.如權利要求27或28所述的方法，進一步包括: 在形成所述間隔物之后，且在形成所述第二絕緣材料層之前，進行注入以在所述半導體層中形成與所述溝道區(qū)鄰接的源區(qū)部分和漏區(qū)部分，所述源區(qū)部分和漏區(qū)部分具有與所述溝道區(qū)相同的導電類型， 其中，所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接且在所述源區(qū)和漏區(qū)之間。
30.如權利要求18所述的方法，還包括: 在引入所述第二摻雜劑之后，形成用于所述鰭片的柵極，所述柵極從所述第二溝道控制區(qū)的外側與所述第二溝道控制區(qū)鄰接，其中所述柵極形成在所述第一絕緣材料層上方。
31.如權利要求30所述的方法，還包括: 在引入所述第二摻雜劑之后且在形成柵極之前，去除所述第二絕緣材料層。
32.如權利要求30所述的方法，進一步包括: 在形成所述柵極之后，形成用于該柵極的間隔物。
33.如權利要求32所述的方法，進一步包括:在形成所述間隔物之后，從所述半導體層的露出部分外延生長半導體材料。
34.如權利要求32或33所述的方法，進一步包括: 進行注入以在所述半導體層中形成與所述溝道區(qū)鄰接的源區(qū)部分和漏區(qū)部分，所述源區(qū)部分和漏區(qū)部分具有與所述溝道區(qū)相同的導電類型，并且 其中所述第二區(qū)域中的所述第一溝道控制區(qū)與所述源區(qū)部分和漏區(qū)部分鄰接且在所述源區(qū)部分和漏區(qū)部分之間。
35.如權利要求18所述的方法，其中所述絕緣材料層的厚度T對所述半導體層的高度Hsemi與所述厚度的差的比值T/(Hsem1-T)為3 5。
36.如權利要求18所述的方法，其中所述第二溝道控制區(qū)的下端向下延伸越過所述絕緣材料層的上表面。
37.如權利要求18所述的方法，其中所述第一溝道控制區(qū)具有倒T形形狀，所述溝道區(qū)具有」形和L形形狀，或者所述溝道區(qū)具有“幾”字形或Ω形形狀。
38.如權利要求18所述的方法，其中所述第一摻雜劑和/或第二摻雜劑的引入是通過離子注入、等離子處理、或者擴散進行的。
39.如權利要求18所述的方法，其中所述第一摻雜劑和/或第二摻雜劑的引入是通過傾斜的離子注入進行的。
40.如權利要求18所述的方法，其中所述襯底中還形成有與所述第一溝道控制區(qū)鄰接的與所述溝道區(qū)相反的導電類型的區(qū)域，以向所述第一溝道控制區(qū)提供電源。
41.如權利要求18所述的方法，其中所述襯底上形成有兩個或更多個所述鰭片，所述兩個或更多個所述鰭片包括第一鰭片和第二鰭片，所述第一鰭片所包括的溝道區(qū)的導電類型與所述第二鰭片所包括的溝 道區(qū)的導電類型相同或相反。
42.如權利要求41所述的方法，其中所述第一鰭片的溝道區(qū)的導電類型與所述第二鰭片的溝道區(qū)的導電類型相反， 所述第一/第二摻雜劑的引入還包括: 以第一掩模覆蓋所述第一鰭片并露出所述第二鰭片，對所述第二鰭片進行相應摻雜劑的引入；以及 去除所述第一掩模； 以第二掩模覆蓋所述第二鰭片并露出所述第一鰭片，對所述第一鰭片進行相應摻雜劑的引入。
43.如權利要求18所述的方法，其中形成第二絕緣材料層的步驟包括: 在襯底上沉積第二絕緣材料以至少覆蓋所述鰭片的露出部分和所述偽柵；以及 去除部分的所述第二絕緣材料以露出所述偽柵的上表面。
全文摘要
本發(fā)明涉及半導體器件及其制造方法。根據(jù)本發(fā)明的鰭片式半導體器件，包括在襯底上形成的鰭片，所述鰭片具有由半導體材料形成的半導體層；以及在襯底上形成的圍繞所述鰭片的絕緣材料層，所述絕緣材料層的厚度小于所述半導體層的高度；其中，所述半導體層具有源區(qū)部分和漏區(qū)部分；在源區(qū)部分和漏區(qū)部分之間的第一區(qū)域、第二區(qū)域和第三區(qū)域，并且所述第二區(qū)域和所述第三區(qū)域分別用作對所述溝道區(qū)進行控制的第一溝道控制區(qū)和第二溝道控制區(qū)。
文檔編號H01L21/336GK103137686SQ20111037703
公開日2013年6月5日 申請日期2011年11月24日 優(yōu)先權日2011年11月24日
發(fā)明者三重野文健 申請人:中芯國際集成電路制造(北京)有限公司