專利名稱：制作鰭式場(chǎng)效應(yīng)晶體管的方法以及由此形成的半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種制作FinFET (鰭式場(chǎng)效應(yīng)晶體管)的方法以及由此形成的半導(dǎo)體結(jié)構(gòu)。
背景技術(shù)：
當(dāng)半導(dǎo)體業(yè)界向22nm技術(shù)節(jié)點(diǎn)挺進(jìn)時(shí)，一些制造廠商已經(jīng)開(kāi)始考慮如何從平面 CMOS晶體管向三維(3D)FinFET器件結(jié)構(gòu)的過(guò)渡問(wèn)題。與平面晶體管相比，F(xiàn)inFET器件改進(jìn)了對(duì)溝道的控制，從而減小了短溝道效應(yīng)。平面晶體管的柵極位于溝道的正上方，而FinFET 器件的柵極則是兩面或三面包圍著溝道，能從兩側(cè)或三側(cè)來(lái)對(duì)溝道進(jìn)行靜電控制。
目前，常規(guī)的FinFET通常有兩類在絕緣體上硅(SOI)襯底上形成的FinFET，以及在體Si材料襯底上形成的FinFET (體FinFET)。然而使用SOI晶片來(lái)制作FinFET是非常昂貴的。另一方面，由于器件寬度和閾值以下的泄漏控制方面的問(wèn)題，很難使用常規(guī)的體晶片來(lái)制作高質(zhì)量的FinFET。發(fā)明內(nèi)容
本發(fā)明所公開(kāi)的結(jié)構(gòu)和方法使用常規(guī)體晶片制作FinFET。本發(fā)明的FinFET具有與使用SOI制作的FinFET —樣良好的對(duì)器件寬度和閾值以下泄漏的控制的性能。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供一種制作鰭式(Fin)場(chǎng)效應(yīng)晶體管的方法，包括提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上的SiGe層以及在所述SiGe層上的 Si層，其中所述SiGe層與所述襯底晶格匹配；圖案化所述Si層和SiGe層，以形成Fin結(jié)構(gòu)；在所述Fin結(jié)構(gòu)的頂部和兩側(cè)形成柵堆疊以及圍繞柵堆疊的間隔側(cè)墻；以間隔側(cè)墻為掩膜，去除Si層的、在所述間隔側(cè)墻外側(cè)的部分，從而留下Si層的、在所述間隔側(cè)墻內(nèi)側(cè)的部分；去除SiGe層的、圖案化后剩余的部分，以形成空隙；在所述空隙中形成絕緣基體；以及外延應(yīng)力源漏區(qū)，其位于Fin結(jié)構(gòu)和絕緣基體的兩側(cè)。
根據(jù)本發(fā)明的另一個(gè)方面，提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；絕緣基體， 形在所述半導(dǎo)體襯底上；Fin結(jié)構(gòu)，形成在所述絕緣基體上方；柵堆疊以及圍繞所述柵堆疊的間隔側(cè)墻，形成在所述Fin結(jié)構(gòu)上方；以及源漏區(qū)，其位于Fin結(jié)構(gòu)和絕緣基體的兩側(cè)，其中，所述源漏區(qū)由具有增強(qiáng)溝道中載流子遷移率的應(yīng)變材料形成。
本發(fā)明除了具有上面提到的優(yōu)勢(shì)之外，還具有如下有益效果可以通過(guò)體半導(dǎo)體襯底形成FinFET，器件寬度易調(diào)節(jié)；絕緣基體增大柵與源漏的距離，能夠減小寄生電容；S/D的面積增大，能夠減小源漏電阻；S/D之間形成隔斷區(qū)，能夠減小SCE ;應(yīng)變?cè)绰﹨^(qū)能夠增強(qiáng)溝道應(yīng)力。


通過(guò)以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中圖 l、2a-2b、3、4a-4b、5、6a-6b、7a-7b、8a-8c、9a_9b、10、lla_llb、12a_12b、13a_13b、 14a-14b、15a-15c、16a-16c、17a-17b、18a-18c、19a-19c 示出了根據(jù)本發(fā)明實(shí)施例的制作方法流程中的中間結(jié)構(gòu)。
應(yīng)當(dāng)注意的是，本說(shuō)明書(shū)附圖并非按照比例繪制，而僅為示意性的目的，因此，不應(yīng)被理解為對(duì)本發(fā)明范圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標(biāo)號(hào)標(biāo)識(shí)。
具體實(shí)施方式
以下，通過(guò)附圖中示出的具體實(shí)施例來(lái)描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說(shuō)明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
在附圖中示出了根據(jù)本發(fā)明實(shí)施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。
在圖1中，提供由體半導(dǎo)體材料制成的體襯底1000，例如，形成半導(dǎo)體襯底1000 的材料可以包括體Si。當(dāng)然，本領(lǐng)域技術(shù)人員也可以想到其他不同的材料例如體Ge等。 在本發(fā)明中使用常規(guī)的體晶片比使用SOI襯底更節(jié)約成本。所述體襯底還可以被摻雜注入，優(yōu)選地，對(duì)于所制作的器件為NFET的情況，可以使用硼(B)或BF2為摻雜劑，濃度約為 I X IO6-1 X IO1Vcm3 ;對(duì)于所制作的器件PFET的情況，可以使用磷(P)或砷(As)，濃度約為 lX106-lX1019/cm3)。注入的目的是為了在體Si中形成穿通阻擋層，以防止在后續(xù)步驟中與源漏區(qū)穿通，從而構(gòu)成 另一器件。襯底的厚度可以為任意厚度，只要其機(jī)械強(qiáng)度足以支撐芯片即可。
參考圖1，接著，在所述半導(dǎo)體襯底上形成相對(duì)于襯底具有刻蝕選擇性的第一層 1005且所述第一層被應(yīng)變以提供與所述襯底匹配的晶格常數(shù)。在半導(dǎo)體襯底為Si的情況下，可以外延生長(zhǎng)SiGe層1005 (例如10-30nm厚，Ge%約為5-15%)作為該第一層。在另外的實(shí)施例中SiGe層1005可以通過(guò)在常規(guī)的Si半導(dǎo)體襯底上進(jìn)行Ge注入，并且進(jìn)行高溫退火以在Si襯底中形成掩埋的SiGe層。
在所述第一層1005上，與半導(dǎo)體襯底1000相對(duì)，形成與襯底相同材料的第二層 1010，所述材料的厚度與后續(xù)步驟中所期望的Fin結(jié)構(gòu)的高度相對(duì)應(yīng)。例如在襯底為Si的情況下，外延Si，例如為30-100nm厚。
接著，在所得到的結(jié)構(gòu)上形成第一光刻膠材料并以常規(guī)方法圖案化以形成所期望的Fin結(jié)構(gòu)的圖案。而后，沒(méi)有在第一光刻膠材料下的第二層的部分和第一層的部分被去除，而留下第一光刻膠材料所掩蔽的第二層的第一部分1012和第一層的第一部分1014。去除第二層和第一層的方法例如包括但不限于反應(yīng)離子刻蝕(RIE)、干法刻蝕或其組合。在第二層為Si且第一層為SiGe的示例中，優(yōu)選地，去除Si 1010是利用對(duì)Si材料具有選擇性的刻蝕方法，并且去除SiGe 1005是利用對(duì)SiGe材料具有選擇性的刻蝕方法，刻蝕停止在 Si體襯底上，去除第一光刻膠材料。在半導(dǎo)體襯底1000上的第二層的1010的第一部分1012構(gòu)成Fin結(jié)構(gòu)1015。Fin的高度表示器件的溝道寬度，因而器件的溝道寬度易調(diào)節(jié)。 Fin的寬度優(yōu)選在20-40nm的范圍內(nèi)，如圖2a_2b所示，其中，圖2a為其頂視圖，圖2b為沿圖2a中A-A’的截面圖。
接著，在體襯底1000以及Fin結(jié)構(gòu)1015頂部上形成第一絕緣材料1020，優(yōu)選地， 利用高密度等離子體(HDP)沉積技術(shù)沉積第一絕緣材料1020。在體襯底的頂部第一絕緣材料的厚度在20-40nm的范圍內(nèi)。由于濺射效應(yīng)，所得到的Fin結(jié)構(gòu)的側(cè)壁上的第一絕緣材料的厚度比體襯底的頂部上的第一絕緣材料的厚度小。另外，F(xiàn)in結(jié)構(gòu)頂部上的氧化物的厚度也比體襯底的頂部上的氧化物的厚度小。用于第一絕緣材料的材料包括但不限于氧化物、氮化物或其組合。圖3為沉積后沿圖2a中A-A’的截面圖。
在HDP之后，去除Fin結(jié)構(gòu)的側(cè)壁和頂部的第一絕緣材料，但留下體襯底頂部上的一定厚度的第一絕緣材料1020的第一部分1022。這可以通過(guò)使用對(duì)于第一絕緣材料1020 具有選擇性的各向同性刻蝕工藝來(lái)完成。優(yōu)選地，留下的第一絕緣材料1020的第一部分 1022的高度在Fin 1015結(jié)構(gòu)的底部與體襯底的頂部之間，即刻蝕停在第一層1005中。圖 4a為其頂視圖，圖4b為沿A-A’的截面圖。
參考圖5，在Fin結(jié)構(gòu)1015的頂部、側(cè)壁以及第一絕緣材料1020的第一部分1022 上形成柵絕緣材料1025。形成柵絕緣材料1025的方法的示例包括但不限于利用低壓化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積或者原子層淀積等方法沉積高k介電材料，其中，高k介電材料1025例如為Hf02、SiON, HfAlON, HfTaON, HfSiON, Al2O3或其組合，在本發(fā)明地實(shí)施例中優(yōu)選為HfO2，柵絕緣材料1025的等效氧化層厚度約為2-5nm。
繼續(xù)參考圖5，在所形成的結(jié)構(gòu)上沉積柵金屬1030。形成柵金屬1030的方法的示例包括但不限于化學(xué)氣相沉積。用于柵金屬1030的材料優(yōu)選為TiN,厚度約為3-10nm。
接著沉積多晶硅層(約為3-100nm厚)，并且例如使用化學(xué)機(jī)械拋光等的平坦化工藝將多晶娃層平坦化至柵金屬1030的表面,從而形成第一多晶娃層1035,如圖5所不(圖5 為此步驟后沿圖4a中A-A’的截面圖)。
第一絕緣材料1020的第一部分1022、柵絕緣材料1025、柵金屬1030以及第一多晶硅層1035在后續(xù)去除所述第一層1005的第一部分1014的步驟中充當(dāng)支撐結(jié)構(gòu)。
接下來(lái)是在所述Fin結(jié)構(gòu)1015的頂部和兩側(cè)形成柵堆疊的步驟。
在上述經(jīng)過(guò)平坦化的結(jié)構(gòu)頂部，沉積第二多晶硅層1040 (例如約為30_50nm)。
接著，沉積第二絕緣材料1045。用于第二絕緣材料的材料包括但不限于氧化物、氮化物或其組合，優(yōu)選氮化物(例如Si3N4或SiN，厚度優(yōu)選約為50-120nm)。
接著涂布第二光刻膠材料1050并圖案化，露出預(yù)形成柵堆疊部分兩側(cè)的第二絕緣材料1045，如圖6a的頂視圖所示。所述第二光刻膠材料1050被圖案化以用于限定柵堆疊1052。圖6b為沿圖6a中A-A’的截面圖。
依次去除第二光刻膠材料1050兩側(cè)的第二絕緣材料1045，多晶硅1040、1035，柵金屬1030，柵絕緣材料1025，第一絕緣材料1020，以露出所述半導(dǎo)體襯底1000以及Fin結(jié)構(gòu)1015的一部分，并移除光刻膠。去除的方法包括但不限于RIE。圖7a為此步驟后的頂視圖。此時(shí)，第二光刻膠材料1050下部的結(jié)構(gòu)未受影響，仍保持如圖7b中所示的結(jié)構(gòu)(其為沿A-A’的截面圖)。
在柵堆疊1052兩側(cè)形成間隔側(cè)墻1053，但露出兩側(cè)的Fin結(jié)構(gòu)1015的表面。所述間隔側(cè)墻可以通過(guò)沉積第三絕緣材料(優(yōu)選為氮化物，例如Si3N4或SiN)并例如利用RIE 工藝刻蝕來(lái)形成。如8a中所示(其為該步驟后所形成結(jié)構(gòu)的頂視圖)，圖Sb為沿圖8a中 A-A’的截面圖，圖8c沿圖8a中1_1’的截面圖。
去除Fin結(jié)構(gòu)(例如在一個(gè)實(shí)施例中為Si Fin)1015的、在間隔側(cè)墻1053兩側(cè)的部分，去除的方法包括但不限于選擇性刻蝕，刻蝕停止在第一層的第一部分1014表面。如圖9a為此步驟后的結(jié)構(gòu)的頂視圖，圖9b為沿圖9a中1_1’的截面圖。此時(shí)，由于襯底與 Fin結(jié)構(gòu)的材料相同，所以襯底也被刻蝕掉一定厚度。在另一實(shí)施例中，可以利用掩膜來(lái)使得襯底不被刻蝕。
接著，如圖10所示，在剩余的Fin結(jié)構(gòu)中進(jìn)行離子注入或傾角離子注入，以便在 Fin結(jié)構(gòu)中形成源漏延伸區(qū)(extension implantation,圖中實(shí)線箭頭所示)以及暈環(huán)注入?yún)^(qū)(angle halo implantation,圖中虛線箭頭所示)。優(yōu)選地,對(duì)于NFET,要形成暈環(huán)注入?yún)^(qū)，在傾角離子注入中所使用的離子可以為B或BF2,延伸注入中所使用的離子可以為As 或P;對(duì)于PFET，要形成暈環(huán)注入?yún)^(qū)，在傾角離子注入中所使用的離子可以為As或P，延伸注入中所使用的離子可以為B或BF2。
去除第一層的第一部分1014。去除的方法包括但不限于選擇性刻蝕第一層的第一部分1014。在一個(gè)實(shí)施例中，使用對(duì)Si和SiGe 1014具有選擇性刻蝕的工藝進(jìn)行去除。 去除的方法采用RIE刻蝕或各向同性的濕法腐蝕，其中濕法腐蝕的腐蝕劑包括但不限于氫氧化鉀(Κ0Η)、四甲基氫氧化銨(TMAH)、乙二胺-鄰苯二酚(EDP)或其組合。圖1la是此步驟之后結(jié)構(gòu)的沿圖9a中A-A’的截面圖，圖1lb為沿圖9a中1_1’的截面圖，其中被去除的第一層的第一部分1014形成空隙1055，其具有由Fin結(jié)構(gòu)1015的下表面限定的上邊界以及由半導(dǎo)體襯底1000的上表面的部分限定的下邊界。
依次沉積第四絕緣材料1060 (例如氧化物，3-10nm厚)以及不同于其的第五絕緣材料1065(例如氮化物，10-20nm厚)，然后以薄的氧化層和柵堆疊作為掩膜對(duì)第五絕緣層進(jìn)行刻蝕，留下掩膜下方的第五絕緣材料1065，此時(shí)，空隙1055中填充了第五絕緣材料1065， 構(gòu)成了絕緣基體。所形成的結(jié)構(gòu)如圖12所示，其中圖12a為此步驟后沿圖9a中A-A’的截面圖，圖12b為此步驟后沿圖9a中1-1’的截面圖。
去除不在Fin結(jié)構(gòu)1015下面的部分第四絕緣材料1060，包括Fin結(jié)構(gòu)側(cè)邊上的部分第四絕緣材料以及襯底1000上、不在Fin結(jié)構(gòu)下方的部分第四絕緣材料。此時(shí)，剩余的第四絕緣材料僅留在Fin結(jié)構(gòu)的下表面和與之相對(duì)的襯底的部分的上表面上。
在Fin結(jié)構(gòu)和絕緣基體兩側(cè)的半導(dǎo)體襯底上選擇性外延生長(zhǎng)針對(duì)所制造的晶體管類型具有增強(qiáng)其溝道中載流子遷移率的應(yīng)變材料1070。例如對(duì)于PFET，選擇性外延生長(zhǎng)具有壓應(yīng)力的應(yīng)變材料。更具體地，對(duì)于Si基PFET，選擇性外延生長(zhǎng)SiGe(其中，優(yōu)選地， Ge%約為15-60%，具有壓應(yīng)力)，其中還可以進(jìn)行原位B摻雜(B濃度約為1X109_3X102°/ cm3)。對(duì)于NFET，選擇性外延生長(zhǎng)具有張應(yīng)力的應(yīng)變材料。更具體地，對(duì)于Si基NFET，選擇性外延生長(zhǎng)Si C (C%約為O. 3-2%，具有張應(yīng)力)，其中還可以進(jìn)行原位P摻雜(P濃度約為lX 109-2X 1021cm3)。應(yīng)變材料1070構(gòu)成源漏區(qū)(S/D)。這樣的源漏區(qū)可以向溝道提供應(yīng)力；此外，由于其分布在柵堆疊兩側(cè)的整個(gè)半導(dǎo)體襯底上，所以S/D的面積相對(duì)于普通的S/ D區(qū)面積增大，從而減小了源漏電阻；另外，S/D之間具有隔斷區(qū)1060、1065，故有效地控制了閾值以下泄漏，減小了 SCE (Short Channel Effect，短溝道效應(yīng))。同時(shí)，絕緣基體1065還增大了柵與源漏的距離，減小了寄生電容。另外，由于在圖9a、圖9b中襯底被進(jìn)一步刻蝕，因而源漏區(qū)(S/D)嵌入至襯底中，從而能夠更進(jìn)一步增大源漏區(qū)的應(yīng)力，大大增強(qiáng)溝道區(qū)中的載流子遷移率。圖13a為其頂視圖，圖13b為沿1-1’的截面圖。在另一個(gè)實(shí)施中， 在之前針對(duì)圖9所述步驟中，若利用掩膜來(lái)使得襯底不被刻蝕，那么在外延源漏區(qū)之前，可以進(jìn)一步向下刻蝕襯底，以使得源漏區(qū)嵌入在所述襯底中。
暴露柵堆疊中的多晶硅1035、1040。所述暴露的方法例如通過(guò)RIE工藝刻蝕間隔側(cè)墻1053以及柵堆疊中的第二絕緣材料1045。圖14a為其頂視圖，圖14b為沿1_1’的截面圖。
接下來(lái)，為了使得器件外側(cè)絕緣，執(zhí)行下述步驟。
涂布第三光刻膠材料，并圖案化，形成如圖15a的頂視圖中所示的圖案1075，圖 15b為此步驟后沿圖14a中A-A’的截面圖，圖15c為此步驟后沿圖14a中1_1’的截面圖。
去除未被第三光刻膠材料掩蔽的應(yīng)變材料1070的部分、第二絕緣材料1045的部分、多晶硅1040、1035的部分、柵金屬1030的部分，從而露出柵絕緣材料1025的一部分。所述去除的方法包括但不限于RIE工藝。圖16a為此步驟后所得到結(jié)構(gòu)的頂視圖，圖16b為沿A-A’的截面圖，圖16c為沿1-1’的截面圖。
去除第三光刻膠材料，沉積第六絕緣材料1080 (例如氧化物)并CMP。圖17a為此步驟后所得到的結(jié)構(gòu)沿圖16a中的A-A’的截面圖，圖17b為沿1-1’的截面圖。從圖17a、 b看，所述第六絕緣材料1080覆蓋了整個(gè)結(jié)構(gòu)。
通過(guò)例如RIE工藝去除第六絕緣材料1080的一部分。圖18a為此步驟后所得到的結(jié)構(gòu)的頂視圖，圖18b為沿A-A’的截面圖，圖18c為沿1-1’的截面圖。從圖18b中可以容易的看出，所形成的第六絕緣材料被完全去除，而從圖18c中可見(jiàn)，由于沉積深度的原因，仍在應(yīng)變材料1070的兩側(cè)存在第六絕緣材料1080的剩余部分1082，從而形成外側(cè)絕緣。在另一實(shí)施例中，該剩余部分1082也可以不必保留。
接著，如圖19所示，進(jìn)行常規(guī)工藝，在源漏區(qū)上形成硅化物1085，可選地，所述硅化物也可以形成在所述柵堆疊的頂部上。具體地，首先，如圖19a所示，淀積一層金屬層。 所述金屬層包括Ni，Co, Ti，W，Pt，Ir等金屬材料，在本實(shí)施例中優(yōu)選Ni，其厚度可以為 5-15nm。然后，在例如300-500°C下進(jìn)行退火使多晶硅1035以及應(yīng)變材料1070與Ni反應(yīng)， 并濕法刻蝕未反應(yīng)的Ni，形成硅化物。圖19b為沿A-A’的截面圖，圖19c為沿1-1’的截面圖。
接著形成接觸，并金屬化形成互連結(jié)構(gòu)將電極引出，金屬化的形成可以參照常規(guī)技術(shù)，這里不再贅述。至此，完成本發(fā)明的FinFET的制作。
盡管僅參考以上實(shí)施例對(duì)本發(fā)明進(jìn)行了說(shuō)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到， 以根據(jù)本發(fā)明的鰭結(jié)構(gòu)為基礎(chǔ)，可以制作出多種鰭式場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，如雙柵FinFET、 三柵FinFET等，而不限于本發(fā)明所示的結(jié)構(gòu)。
在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒(méi)有做出詳細(xì)的說(shuō)明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過(guò)現(xiàn)有技術(shù)中的各種手段，來(lái)形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方以上參照本發(fā)明的實(shí)施例對(duì)本發(fā)明予以了說(shuō)明。但是，這些實(shí)施例僅僅是為了說(shuō)明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)?！?br> 權(quán)利要求
1.一種制作鰭式(Fin)場(chǎng)效應(yīng)晶體管的方法，包括提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上的SiGe層以及在所述SiGe層上的Si層，其中所述SiGe層與所述襯底晶格匹配；圖案化所述Si層和SiGe層，以形成Fin結(jié)構(gòu)；在所述Fin結(jié)構(gòu)的頂部和兩側(cè)形成柵堆疊以及圍繞柵堆疊的間隔側(cè)墻；以間隔側(cè)墻為掩膜，去除Si層的、在所述間隔側(cè)墻外側(cè)的部分，從而留下Si層的、在所述間隔側(cè)墻內(nèi)側(cè)的部分；去除SiGe層的、圖案化后剩余的部分，以形成空隙；在所述空隙中形成絕緣基體；以及外延應(yīng)力源漏區(qū)，其位于Fin結(jié)構(gòu)和絕緣基體的兩側(cè)。
2.如權(quán)利要求1所述的方法，其中形成Fin結(jié)構(gòu)的步驟包括利用圖案化的光刻膠材料作掩膜，刻蝕Si層和SiGe層的、所述光刻膠材料外側(cè)的部分，從而形成Si層和SiGe層的、所述光刻膠材料內(nèi)側(cè)的部分，其中Si層的、所述光刻膠材料內(nèi)側(cè)的部分構(gòu)成Fin結(jié)構(gòu)。
3.如權(quán)利要求1所述的方法，其中形成柵堆疊的步驟包括在襯底以及Fin結(jié)構(gòu)頂部、側(cè)壁上形成第一絕緣材料；去除Fin結(jié)構(gòu)的側(cè)壁和頂部的第一絕緣材料，襯底頂部上留下部分第一絕緣材料；在Fin結(jié)構(gòu)的頂部、側(cè)壁以及襯底頂部上所留下的第一絕緣材料上形成柵絕緣材料；在所述柵絕緣材料上形成柵金屬；在柵金屬上形成多晶硅層；在多晶硅層上形成第二絕緣材料；以及圖案化所述第二絕緣材料、多晶硅層、柵金屬、柵絕緣材料以及襯底頂部上所留下的第一絕緣材料。
4.如權(quán)利要求1所述的方法，其中，形成空隙采用濕法腐蝕或RIE刻蝕。
5.如權(quán)利要求1所述的方法，其中，形成絕緣基體的步驟包括依次沉積氧化物層以及氮化物層；以及以氧化物層和柵堆疊作為掩膜去除所述氮化物層的、掩膜外側(cè)的部分。
6.如權(quán)利要求1所述的方法，其中，外延應(yīng)力源漏區(qū)的步驟包括在Fin結(jié)構(gòu)和絕緣基體兩側(cè)的半導(dǎo)體襯底上選擇性外延生長(zhǎng)具有增強(qiáng)溝道中載流子遷移率的應(yīng)變材料。
7.如權(quán)利要求6所述的方法，其中，對(duì)于Si基PFET，所述應(yīng)變材料為SiGe;對(duì)于Si基NFET,所述應(yīng)變材料為S1:C。
8.如權(quán)利要求1所述的方法，其中在外延應(yīng)力源漏區(qū)之前，進(jìn)一步向下刻蝕襯底，以使得源漏區(qū)嵌入在所述襯底中。
9.如權(quán)利要求1所述的方法，其中在形成空隙的步驟之前，通過(guò)暈環(huán)注入和源漏延伸注入工藝在所述Si層的、在所述間隔側(cè)墻內(nèi)側(cè)的部分中形成暈環(huán)注入?yún)^(qū)以及源/漏延伸區(qū)。
10.如權(quán)利要求1所述的方法，其中在外延應(yīng)力源漏區(qū)的步驟之后，還包括進(jìn)行源漏區(qū)硅化并且形成接觸以及金屬化的步驟。
11.如權(quán)利要求1至10之一所述的方法，其中所述半導(dǎo)體襯底為體Si襯底。
12.—種半導(dǎo)體結(jié)構(gòu),包括半導(dǎo)體襯底；絕緣基體，形在所述半導(dǎo)體襯底上；Fin結(jié)構(gòu),形成在所述絕緣基體上方；柵堆疊以及圍繞所述柵堆疊的間隔側(cè)墻，形成在所述Fin結(jié)構(gòu)上方；以及源漏區(qū)，其位于Fin結(jié)構(gòu)和絕緣基體的兩側(cè)，其中，所述源漏區(qū)由具有增強(qiáng)溝道中載流子遷移率的應(yīng)變材料形成。
13.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述源漏區(qū)嵌入在所述襯底中。
14.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述間隔側(cè)墻的側(cè)邊與Fin結(jié)構(gòu)的側(cè)邊對(duì)齊。
15.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中在所述半導(dǎo)體結(jié)構(gòu)為Si基PFET的情況下，所述應(yīng)變材料為SiGe ;在所述半導(dǎo)體結(jié)構(gòu)為Si基NFET的情況下，所述應(yīng)變材料為Si C0
16.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中還包括源/漏延伸區(qū)以及暈環(huán)注入?yún)^(qū)，其形成在所述Fin結(jié)構(gòu)中。
17.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中還包括硅化物，其形成在所述源漏區(qū)上。
18.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述絕緣基體由氮化物形成。
19.如權(quán)利要求12至18之一所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底為體Si襯底。
全文摘要
本發(fā)明涉及制作鰭式場(chǎng)效應(yīng)晶體管的方法以及由此形成的半導(dǎo)體結(jié)構(gòu)。提供一種制作FinFET的方法，包括提供Si半導(dǎo)體襯底，在所述Si半導(dǎo)體襯底上的SiGe層以及在所述SiGe層上的Si層，其中所述SiGe層與所述襯底晶格匹配；圖案化所述Si層和SiGe層，以形成Fin結(jié)構(gòu)；在所述Fin結(jié)構(gòu)的頂部和兩側(cè)形成柵堆疊以及圍繞柵堆疊的間隔側(cè)墻；以間隔側(cè)墻為掩膜，去除Si層的、在所述間隔側(cè)墻外側(cè)的部分，從而留下Si層的、在所述間隔側(cè)墻內(nèi)側(cè)的部分；去除SiGe層的、圖案化后剩余的部分，以形成空隙；在所述空隙中形成絕緣基體；以及外延應(yīng)力源漏區(qū)，其位于Fin結(jié)構(gòu)和絕緣基體的兩側(cè)。本發(fā)明的FinFET具有與使用SOI制作的FinFET一樣良好的對(duì)器件寬度和閾值以下泄漏的控制的性能。
文檔編號(hào)H01L21/336GK103021854SQ201110295189
公開(kāi)日2013年4月3日 申請(qǐng)日期2011年9月28日 優(yōu)先權(quán)日2011年9月28日
發(fā)明者朱慧瓏, 駱志炯, 尹海洲 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所