專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地，涉及一種存儲(chǔ)器件及其制造方法。
背景技術(shù)：
存儲(chǔ)器件用于電子元件的內(nèi)部或外部存儲(chǔ)，所述電子元件包括，但不限于計(jì)算機(jī)、數(shù)碼照相機(jī)、手機(jī)、MP3播放器、個(gè)人數(shù)字助理、視頻游戲控制臺(tái)和其他器件。存在不同類型的存儲(chǔ)器件，包括易失性存儲(chǔ)器和非易失性存儲(chǔ)器。易失性存儲(chǔ)器件需要穩(wěn)定的電流以保持其內(nèi)容，諸如，例如隨機(jī)存取存儲(chǔ)器(RAM)。非易失性存儲(chǔ)器件即使在終止對(duì)電子元件的供電時(shí)，仍保持或存儲(chǔ)信息。例如，只讀存儲(chǔ)器(ROM)可保持用于操作電子器件的指令。電可擦除可編程只讀存儲(chǔ)器(EEPROM)是一種非易失性只讀存儲(chǔ)器，可通過將其暴露 于電荷下可擦除。EEPROM通常包括許多存儲(chǔ)單元，每個(gè)存儲(chǔ)單元具有電絕緣浮柵以存儲(chǔ)通過編程或擦除操作傳輸?shù)礁呕驈钠湟瞥碾姾?。一種EEPROM存儲(chǔ)單元，諸如閃存(Flash)單元，具有能保持電荷的浮柵場(chǎng)效應(yīng)晶體管。閃存單元既提供易失性存儲(chǔ)器諸如RAM的速度又提供非易失性ROM的數(shù)據(jù)保持質(zhì)量。有優(yōu)勢(shì)地，存儲(chǔ)單元陣列還可利用單個(gè)電流脈沖進(jìn)行電擦除或再編程而不是一次電擦除或再編程一個(gè)單元。典型的存儲(chǔ)陣列包括成組為可擦除塊的大量存儲(chǔ)單元。每個(gè)存儲(chǔ)單元可為通過對(duì)浮柵充電的電編程基礎(chǔ)并且存儲(chǔ)的電荷可通過擦除操作從浮柵移除。因此，存儲(chǔ)單元中的數(shù)據(jù)通過浮柵中有無(wú)電荷來(lái)確定。正在開發(fā)具有更高存儲(chǔ)密度的閃存單元以增加數(shù)據(jù)存儲(chǔ)容量并減少制作成本。存儲(chǔ)單元的存儲(chǔ)密度和數(shù)據(jù)存儲(chǔ)容量可通過減少該單元的最小特征尺寸來(lái)增加。然而從例如亞40nm NAND Flash開始，隨著器件特征尺寸的不斷縮小，相鄰存儲(chǔ)單元的耦合效應(yīng)日趨嚴(yán)重，因此需要不斷提高器件的P/E (編程/擦除)電壓提高效率，但由此降低了器件的可靠性與讀出信號(hào)分布，造成惡性循環(huán)。因此，期望增加存儲(chǔ)單元的存儲(chǔ)密度和存儲(chǔ)容量同時(shí)，降低P/E電壓，提高編程效率。

發(fā)明內(nèi)容
本發(fā)明的目的是解決上述技術(shù)問題中的一個(gè)或多個(gè)。根據(jù)本發(fā)明的一個(gè)方面提供一種半導(dǎo)體器件的制造方法，包括
在第一半導(dǎo)體材料的半導(dǎo)體襯底上依次形成遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層；
對(duì)遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層進(jìn)行圖案化以形成柵極疊置體；
在柵極疊置體兩側(cè)的半導(dǎo)體襯底中形成凹槽；
在凹槽中填充不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料，
其中第二半導(dǎo)體材料提供第一應(yīng)力源，應(yīng)力源依據(jù)凹槽形狀與第二半導(dǎo)體材料的類型的不同而對(duì)溝道形成壓應(yīng)力與張應(yīng)力進(jìn)一步，在半導(dǎo)體襯底上形成應(yīng)力介質(zhì)層，應(yīng)力介質(zhì)層至少覆蓋所述第二半導(dǎo)體材料和所述柵極疊置體，并提供第二應(yīng)力源。其中，在半導(dǎo)體襯底中形成有半導(dǎo)體器件溝道區(qū)，柵極疊置體位于溝道區(qū)上方，所述應(yīng)力介質(zhì)層和凹槽中的第二半導(dǎo)體材料在溝道區(qū)產(chǎn)生單軸局域應(yīng)變。其中單軸局域應(yīng)變改變溝道區(qū)表面能級(jí)，從而提高遂穿電流。其中，圖案化的存儲(chǔ)介質(zhì)層形成浮柵。其中，圖案化的存儲(chǔ)介質(zhì)層形成電荷陷阱層。其中第二半導(dǎo)體材料是SiGe或Si:C。其中第一半導(dǎo)體材料為Si、SOI、應(yīng)變Si、SSOI, SiGe, Ge、III-V、金屬氧化物半導(dǎo)體或多晶硅。 其中遂穿介質(zhì)層的材料包括SiO2、高k材料和/或復(fù)合層，柵介質(zhì)層的材料包括Si02、高k材料和/或復(fù)合層，其中高k材料包括Hf02、SiN和/或Al2O315其中存儲(chǔ)介質(zhì)層的材料包括多晶硅或金屬材料，金屬材料包括Al、Ta、Ti和/或TiN。其中存儲(chǔ)介質(zhì)層的材料包括氮化硅、納米晶硅、金屬或量子點(diǎn)。根據(jù)本發(fā)明的半導(dǎo)體器件可以是CMOS器件。根據(jù)本發(fā)明在凹槽中填充不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料，同時(shí)整個(gè)器件覆蓋介質(zhì)層。通過第二半導(dǎo)體材料與覆蓋介質(zhì)層產(chǎn)生的應(yīng)力是溝道中表面能級(jí)變化，提高隧穿電流，改善器件存儲(chǔ)效果。根據(jù)本發(fā)明的一個(gè)方面提供了高壓應(yīng)變NMOS溝道上的非發(fā)揮存儲(chǔ)器件，利用單軸局域應(yīng)變工藝技術(shù)改變溝道表層載流子能級(jí)分布，提高編程效率，減低P/E電壓。根據(jù)本發(fā)明利用單軸局域工藝應(yīng)變提高溝道表面能級(jí)減低遂穿勢(shì)壘，由此提高編程電流與效率；不改變基礎(chǔ)存儲(chǔ)結(jié)構(gòu)，同時(shí)有利于存儲(chǔ)電荷的保持；工藝簡(jiǎn)單無(wú)特殊附加步驟與技術(shù)。


附圖中相同的附圖標(biāo)記表示相同或相似的部分。其中，
圖I是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖4是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖5是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖6是根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件的制造階段的剖面 圖7是根據(jù)本發(fā)明一個(gè)實(shí)施例制造完成的半導(dǎo)體器件的的剖面圖。
具體實(shí)施例方式下面，參考附圖描述本發(fā)明的實(shí)施例的一個(gè)或多個(gè)方面，其中在整個(gè)附圖中一般用相同的參考標(biāo)記來(lái)指代相同的元件。在下面的描述中，為了解釋的目的，闡述了許多特定的細(xì)節(jié)以提供對(duì)本發(fā)明實(shí)施例的一個(gè)或多個(gè)方面的徹底理解。然而，對(duì)本領(lǐng)域技術(shù)人員來(lái)說可以說顯而易見的是，可以利用較少程度的這些特定細(xì)節(jié)來(lái)實(shí)行本發(fā)明實(shí)施例的一個(gè)或多個(gè)方面。另外，雖然就一些實(shí)施方式中的僅一個(gè)實(shí)施方式來(lái)公開實(shí)施例的特定特征或方面，但是這樣的特征或方面可以結(jié)合對(duì)于任何給定或特定應(yīng)用來(lái)說可能是期望的且有利的其它實(shí)施方式的一個(gè)或多個(gè)其它特征或方面。根據(jù)本發(fā)明實(shí)施例的示例性的半導(dǎo)體器件的制造方法，參考圖1，首先提供半導(dǎo)體襯底I。半導(dǎo)體襯底I的材料可以包括但不限于Si，SOI,應(yīng)變Si，SSOI, SiGe, Ge,111-V,金屬氧化物半導(dǎo)體，多晶 硅等。盡管下文以單晶硅來(lái)描述本發(fā)明，然而在這里也明確地考慮了使用其它半導(dǎo)體材料的實(shí)施例。在半導(dǎo)體襯底I的上表面形成遂穿介質(zhì)層120，遂穿介質(zhì)層120的材料可以是SiO2或HfO2, SiNx, A1203等高k材料或者復(fù)合層。然后，在遂穿介質(zhì)層120上形成存儲(chǔ)介質(zhì)層130。對(duì)于浮柵結(jié)構(gòu)，存儲(chǔ)介質(zhì)層130的材料可以是多晶硅或Al，Ta, Ti, TiN等金屬材料；對(duì)于電荷陷阱閃存(CTF)結(jié)構(gòu)，存儲(chǔ)介質(zhì)層130的材料可為氮化硅或納米晶硅、金屬或量子點(diǎn)等電荷陷阱材料。然后，在存儲(chǔ)介質(zhì)層130上形成柵介質(zhì)層140，柵介質(zhì)層140的材料可以是SiO2或HfO2, SiNx, Al2O3等高k材料或者復(fù)合層。然后，在柵介質(zhì)層140上形成柵極層150，柵極層的材料可以為多晶硅或金屬。接下來(lái),對(duì)遂穿介質(zhì)層120、存儲(chǔ)介質(zhì)層130、柵介質(zhì)層140和柵極層150進(jìn)行圖案化以形成柵極疊置體。圖案化的存儲(chǔ)介質(zhì)層形成存儲(chǔ)單元的浮柵或電荷陷阱層，圖案化的柵極層150形成存儲(chǔ)單元的控制柵。柵極疊置體還可以包括柵極硬掩模層(圖中未示出)，其在處理期間可以提供某些優(yōu)點(diǎn)或用處，例如保護(hù)下面的各層不受隨后的離子注入工藝的影響。在本發(fā)明的實(shí)施方式中，可以利用常規(guī)用作硬掩模的材料，例如常規(guī)電介質(zhì)材料來(lái)形成該硬掩模層。在形成柵極疊置體之后，執(zhí)行離子注入工藝以對(duì)與柵極疊置體相鄰的襯底部分迸行高摻雜，使用的摻雜劑的導(dǎo)電類型與襯底的導(dǎo)電類型相反。根據(jù)本發(fā)明的可選的示例，可以基于增加襯底材料的蝕刻速率的能力來(lái)選擇在離子注入工藝中使用的摻雜劑，在所述襯底材料中注入所述摻雜劑。為離子注入工藝選擇的特定摻雜劑可以根據(jù)襯底材料和在隨后的蝕刻工藝中使用的蝕刻劑而選擇。由于大部分襯底包含大的硅、鍺或銻化銦成分，所以常常選擇可以增加硅、鍺或銻化銦的蝕刻速率的摻雜齊U。在本發(fā)明的實(shí)施方式中，可以選擇的用來(lái)增加襯底的蝕刻速率的特定摻雜劑包括但不限于碳、磷和砷。根據(jù)本發(fā)明的可選的示例，離子注入基本發(fā)生在垂直方向(即垂直于襯底的方向)上。在一些實(shí)施方式中，離子注入的至少一部分可以發(fā)生在傾斜方向上，以將離子注入到柵極疊置體的下方。如上所述，如果柵極疊置體包含金屬層，那么可以形成電介質(zhì)硬掩模，以防止對(duì)金屬層的摻雜。接下來(lái)，執(zhí)行退火，以進(jìn)一步將摻雜劑驅(qū)動(dòng)到襯底中，并減小離子注入工藝期間襯底所受到的任何損害。退火可以在700度到1100度之間的溫度下進(jìn)行。圖2示出了離子注入和擴(kuò)散工藝之后的襯底。如圖所示，離子注入工藝產(chǎn)生了兩個(gè)與柵極疊置體相鄰的摻雜區(qū)101。當(dāng)暴露于適當(dāng)?shù)奈g刻劑時(shí)，摻雜區(qū)101的蝕刻速率將高于周圍襯底材料的蝕刻速率。摻雜區(qū)101之一將用作存儲(chǔ)單元的源極區(qū)的一部分。另一個(gè)摻雜區(qū)101將用作存儲(chǔ)單元的漏極區(qū)的一部分。在本發(fā)明的各實(shí)施方式中，摻雜區(qū)101的尺寸，包括它們的深度，可以根據(jù)要形成存儲(chǔ)單元的要求而變化。之后，如圖3所示在柵極疊置體兩側(cè)形成側(cè)墻160?？梢允褂贸Ｒ?guī)材料，包括但不限于氮化硅、氧化硅、或者兩者的復(fù)合層來(lái)形成側(cè)墻?？梢曰谡纬傻钠骷脑O(shè)計(jì)要求選擇側(cè)墻的寬度。然后，執(zhí)行蝕刻工藝(例如干法蝕刻)蝕刻摻雜區(qū)，以形成凹槽103。可以部分蝕刻摻雜區(qū)，也可以完全蝕刻摻雜區(qū)，還可以蝕刻部分襯底。根據(jù)本發(fā)明的一個(gè)實(shí)施例所蝕刻的凹槽與柵極疊置體相鄰，深度比摻雜區(qū)淺。干法蝕刻工藝可以使用與離子注入工藝中使用的摻雜劑互補(bǔ)的蝕刻劑配方，以提高摻雜區(qū)的蝕刻速率。在完成干法蝕刻工藝之后，可以應(yīng)用濕法蝕刻工藝，以清潔和進(jìn)一步蝕刻凹槽。濕法蝕刻一方面提供可以在其上執(zhí)行后續(xù)處理的清潔表面。另一方面一方面，濕法蝕刻沿著例如〈111〉和〈001〉晶面去除部分襯底，以提供可以在其上發(fā)生高質(zhì)量外延沉積的光滑表 面。如圖4所示，濕法蝕刻使得凹槽103的邊緣沿著〈111〉和〈001〉晶面。凹槽的形成不限于上述工藝，可以采用本領(lǐng)域已知的任何其他工藝形成。在蝕刻工藝之后，可以利用選擇性外延沉積工藝用第二半導(dǎo)體材料(例如硅合金)填充凹槽，如圖5所示。從而形成源極和漏極區(qū)110，其中第二半導(dǎo)體材料的表面與襯底表面共面或高出襯底表面。優(yōu)選地當(dāng)存儲(chǔ)單元是NMOS晶體管時(shí)，第二半導(dǎo)體材料的表面高出襯底表面，且其垂直橫截面呈菱形，當(dāng)存儲(chǔ)單元是PMOS晶體管時(shí)，第二半導(dǎo)體材料的表面與襯底表面齊平，其垂直橫截面倒梯形。在一些實(shí)施方式中，第二半導(dǎo)體材料可以是原位摻雜的硅鍺、原位摻雜的碳化硅或原位摻雜的硅。硅合金可以使用CVD工藝進(jìn)行沉積。在本發(fā)明中，沉積在凹槽中的硅合金材料的晶格間距與襯底材料的晶格間距不同。晶格間距的差異在存儲(chǔ)單元的溝道區(qū)中引起拉伸或壓縮應(yīng)力。如本領(lǐng)域技術(shù)人員所知，決定是引起拉伸應(yīng)力還是壓縮應(yīng)力將取決于存儲(chǔ)單元溝道區(qū)的導(dǎo)電類型是N型還是P型。根據(jù)本發(fā)明的實(shí)施方式，當(dāng)存儲(chǔ)單元是NMOS晶體管時(shí)，可以利用Si:C填充凹槽。Si:C(C的原子數(shù)百分比可以為0-2%，如O. 5%、1%或I. 5%, C的含量可以根據(jù)工藝需要靈活調(diào)節(jié))。Si:C對(duì)所述存儲(chǔ)單元的溝道區(qū)提供拉應(yīng)力，利于改善半導(dǎo)體器件性能。根據(jù)本發(fā)明的實(shí)施方式，當(dāng)存儲(chǔ)單元是PMOS晶體管時(shí)，可以利用SiGe (簡(jiǎn)寫為SiGe)填充凹槽。SipxGex (Ge的原子數(shù)百分比可以為10%_70%中的任一值，具體地，可為20%、30%、40%、50%或60%)可使SiGe對(duì)存儲(chǔ)單元的溝道區(qū)提供壓應(yīng)力，利于改善半導(dǎo)體器件性能?？梢栽谏蒘i:C和SiGe過程中直接進(jìn)行離子摻雜操作(即原位摻雜)，如在生成Si :C和SiGe的反應(yīng)物中摻入包含摻雜離子成分的反應(yīng)物；也可以在生成Si :C和SiGe后，再經(jīng)由離子注入工藝進(jìn)行離子摻雜。使用原位摻雜可以產(chǎn)生如下的優(yōu)點(diǎn)由于被引入第二半導(dǎo)體材料的摻雜劑在原位摻雜期間被并入晶格結(jié)構(gòu)的取代位置，因此消除了摻雜劑激活退火的需要，由此使得摻雜劑的熱擴(kuò)散最小化。SiGe和Si : C能夠在存儲(chǔ)單元的溝道區(qū)中施加單軸應(yīng)力，由此使得由于所述單軸應(yīng)力而提高載流子的遷移率。對(duì)于SiGe，單軸應(yīng)力可以是壓應(yīng)力，由此使得由于單軸壓應(yīng)力而提高空穴遷移率。對(duì)于Si:C，以及單軸應(yīng)力可以是張應(yīng)力，由此使得由于單軸張應(yīng)力而提高電子遷移率。接下來(lái)，通過蝕刻去除硬掩模層(如果之前形成了硬掩模層)，暴露柵極層150。根據(jù)一個(gè)實(shí)施例，去除硬掩模層之后，沉積金屬層(未示出)并誘發(fā)金屬層與下面的半導(dǎo)體材料的反應(yīng)而進(jìn)行退火，從而在暴露的半導(dǎo)體表面上形成金屬半導(dǎo)體合金。具體地說，源和漏金屬半導(dǎo)體合金形成在源區(qū)和漏區(qū)上。柵金屬半導(dǎo)體合金形成柵極層(例如多晶硅層)上。在第二半導(dǎo)體材料包括例如硅鍺合金或者硅碳合金的硅合金的情況下，源和漏金屬半導(dǎo)體合金包括例如硅化物鍺化物合金或者硅化物碳合金的硅化物合金。形成各種金屬半導(dǎo)體合金的方法在現(xiàn)有技術(shù)中是已知的。然后，如圖6所示，在半導(dǎo)體襯底上形成應(yīng)力介質(zhì)層180，應(yīng)力介質(zhì)層的材料例如可以是氮化硅。當(dāng)存儲(chǔ)單元是NMOS晶體管時(shí)，形成張應(yīng)力層；存儲(chǔ)單元是PMOS晶體管時(shí)，形成壓應(yīng)力層。接著，在應(yīng)力介質(zhì)層上形成層間介質(zhì)層190，層間介質(zhì)層可以為摻雜或未摻雜的·氧化硅玻璃(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、碳氧化硅或碳氮氧化硅等)或者低介電常數(shù)介質(zhì)材料(如黑鉆石、coral等)中的一種或其組合。層間介質(zhì)層可以采用化學(xué)氣相沉積(CVD)、脈沖激光沉積(PLD)、原子層淀積(ALD)、等離子體增強(qiáng)原子層淀積(PEALD)或其他適合的工藝形成。在應(yīng)力介質(zhì)層和層間介質(zhì)層中形成各種接觸通孔并且填充以金屬，從而形成各種接觸通路210。具體地說，接觸通路形成在柵金屬半導(dǎo)體合金上并且形成在源和漏金屬半導(dǎo)體合金上。從而形成了如圖7所示的半導(dǎo)體器件。在本發(fā)明的集成電路邏輯工藝中，采用了應(yīng)變工程，其能有效改變溝道表面載流子的有效能級(jí)，由此可以影響存儲(chǔ)介質(zhì)的遂穿電流數(shù)值，實(shí)現(xiàn)對(duì)器件進(jìn)行存儲(chǔ)編程的優(yōu)化。根據(jù)本發(fā)明的半導(dǎo)體器件及其制造方法，由于采用了應(yīng)變工程，提高了襯底溝道中載流子分布的壓能級(jí)，因此，可以降低遂穿勢(shì)壘高度，由此可極大提高編程用的遂穿電流，提高編程效率，減低編程電壓；同時(shí)不用降低遂穿介質(zhì)的勢(shì)壘高度或減低有效厚度，沒有提聞反向泄漏電流的數(shù)值，由此提聞了浮棚電荷的存儲(chǔ)壽命。本發(fā)明參照具有閃存結(jié)構(gòu)的存儲(chǔ)單元的實(shí)施方式進(jìn)行說明；然而，本領(lǐng)域的技術(shù)人員將理解本發(fā)明還可應(yīng)用于其它類型的存儲(chǔ)器件，如RAM，SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器)或DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。因此，本發(fā)明不應(yīng)當(dāng)限于所示的示例性實(shí)施方式。另外，閃存結(jié)構(gòu)還可以是其他結(jié)構(gòu)，包括但不限于在此所示的這些。而且，應(yīng)當(dāng)注意在此所述的各種層和結(jié)構(gòu)可以任意次序形成在襯底上，以及制造該結(jié)構(gòu)的工藝不應(yīng)當(dāng)限于對(duì)該結(jié)構(gòu)進(jìn)行描述的次序，該次序僅為方便而選擇。此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、結(jié)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。根據(jù)本發(fā)明的公開內(nèi)容，本領(lǐng)域技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，它們?cè)趫?zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果時(shí)，依照本發(fā)明的教導(dǎo)，可以對(duì)它們進(jìn)行應(yīng)用，而不脫離本發(fā)明所要求保護(hù)的范圍。參照特定的優(yōu)選實(shí)施方式描述了本發(fā)明，然而，其他實(shí)施方式也是可以的，例如，其他類型的應(yīng)力產(chǎn)生材料也可使用，如對(duì)本領(lǐng)域技術(shù)人員來(lái)說將顯而易見。另外，形成應(yīng)力層的任選步驟也可根據(jù)所描述的實(shí)施方式的參數(shù)使用，如對(duì)本領(lǐng)域技術(shù)人員來(lái)說將顯而易見。因此，所附的權(quán)利要求書的精神和范圍不應(yīng)當(dāng)限制于在此包含的優(yōu)選實(shí)施方式的描述?！?br> 權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括 在第一半導(dǎo)體材料的半導(dǎo)體襯底上依次形成遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層； 對(duì)遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層進(jìn)行圖案化以形成柵極疊置體； 在柵極疊置體兩側(cè)的半導(dǎo)體襯底中形成凹槽； 在凹槽中填充不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料， 其中第二半導(dǎo)體材料提供第一應(yīng)力源，應(yīng)力源依據(jù)凹槽形狀與第二半導(dǎo)體材料的類型的不同而對(duì)半導(dǎo)體器件溝道區(qū)形成壓應(yīng)力與張應(yīng)力。
2.如權(quán)利要求I所述的方法，還包括 在半導(dǎo)體襯底上形成應(yīng)力介質(zhì)層，應(yīng)力介質(zhì)層至少覆蓋所述第二半導(dǎo)體材料和所述柵極疊置體，并提供第二應(yīng)力源。
3.如權(quán)利要求2所述的方法，其中，柵極疊置體位于溝道區(qū)上方，所述應(yīng)力介質(zhì)層和凹槽中的第二半導(dǎo)體材料在溝道區(qū)產(chǎn)生單軸局域應(yīng)變。
4.如權(quán)利要求3所述的方法，其中單軸局域應(yīng)變改變溝道區(qū)表面能級(jí)，從而提高遂穿電流。
5.如權(quán)利要求2所述的方法，其中，圖案化的存儲(chǔ)介質(zhì)層形成浮柵。
6.如權(quán)利要求2所述的方法，其中，圖案化的存儲(chǔ)介質(zhì)層形成電荷陷阱層。
7.如權(quán)利要求2所述的方法，其中第二半導(dǎo)體材料是SiGe或Si:C。
8.如權(quán)利要求I所述的方法，其中當(dāng)所形成的半導(dǎo)體器件是PMOS器件時(shí)，第二半導(dǎo)體材料的垂直橫截面的形狀是倒置的梯形，當(dāng)所形成的半導(dǎo)體器件是NMOS器件時(shí)，第二半導(dǎo)體材料的垂直橫截面的形狀是菱形。
9.如權(quán)利要求2所述的方法，其中遂穿介質(zhì)層的材料包括SiO2、高k材料和/或復(fù)合層，柵介質(zhì)層的材料包括Si02、高k材料和/或復(fù)合層。
10.如權(quán)利要求5所述的方法，其中存儲(chǔ)介質(zhì)層的材料包括多晶硅或金屬材料。
11.如權(quán)利要求6所述的方法，其中存儲(chǔ)介質(zhì)層的材料包括氮化硅、納米晶硅、金屬或量子點(diǎn)。
12.—種半導(dǎo)體器件，包括 第一半導(dǎo)體材料的半導(dǎo)體襯底，半導(dǎo)體襯底上的柵極疊置體，柵極疊置體包括圖案化的遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層， 在柵極疊置體兩側(cè)的半導(dǎo)體襯底中的凹槽，所述凹槽中填充有不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料， 其中第二半導(dǎo)體材料提供第一應(yīng)力源，應(yīng)力源依據(jù)凹槽形狀與第二半導(dǎo)體材料的類型的不同而對(duì)半導(dǎo)體器件的溝道區(qū)形成壓應(yīng)力與張應(yīng)力。
13.如權(quán)利要求12所述的半導(dǎo)體器件，還包括 半導(dǎo)體襯底上的應(yīng)力介質(zhì)層，應(yīng)力介質(zhì)層至少覆蓋所述第二半導(dǎo)體材料和所述柵極疊置體，并提供第二應(yīng)力源。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其中，柵極疊置體位于溝道區(qū)上方，所述應(yīng)力介質(zhì)層和凹槽中的第二半導(dǎo)體材料在溝道區(qū)產(chǎn)生單軸局域應(yīng)變。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其中單軸局域應(yīng)變改變溝道區(qū)表面能級(jí)，從而提聞遂穿電流。
16.如權(quán)利要求13所述的半導(dǎo)體器件，其中，圖案化的存儲(chǔ)介質(zhì)層形成浮柵。
17.如權(quán)利要求13所述的半導(dǎo)體器件，其中，圖案化的存儲(chǔ)介質(zhì)層形成電荷陷阱層。
18.如權(quán)利要求13所述的半導(dǎo)體器件，其中第二半導(dǎo)體材料是SiGe或Si:C。
19.如權(quán)利要求12所述的半導(dǎo)體器件，其中當(dāng)所形成的半導(dǎo)體器件是PMOS器件時(shí)，第二半導(dǎo)體材料的垂直橫截面的形狀是倒置的梯形，當(dāng)所形成的半導(dǎo)體器件是NMOS器件時(shí)，第二半導(dǎo)體材料的垂直橫截面的形狀是菱形。
20.如權(quán)利要求13所述的半導(dǎo)體器件，其中遂穿介質(zhì)層的材料包括SiO2、高k材料和/或復(fù)合層，柵介質(zhì)層的材料包括Si02、高k材料和/或復(fù)合層。
21.如權(quán)利要求16所述的半導(dǎo)體器件，其中存儲(chǔ)介質(zhì)層的材料包括多晶硅或金屬材料。
22.如權(quán)利要求17所述的半導(dǎo)體器件，其中存儲(chǔ)介質(zhì)層的材料包括氮化硅、納米晶硅、金屬或量子點(diǎn)。
全文摘要
一種半導(dǎo)體器件的制造方法，包括在第一半導(dǎo)體材料的半導(dǎo)體襯底上依次形成遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層。對(duì)遂穿介質(zhì)層、存儲(chǔ)介質(zhì)層、柵介質(zhì)層和柵極層進(jìn)行圖案化以形成柵極疊置體。在柵極疊置體兩側(cè)的半導(dǎo)體襯底中形成凹槽。在凹槽中填充不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料，同時(shí)整個(gè)器件覆蓋介質(zhì)層。通過第二半導(dǎo)體材料與覆蓋介質(zhì)層產(chǎn)生的應(yīng)力是溝道中表面能級(jí)變化，提高隧穿電流，改善器件存儲(chǔ)效果。
文檔編號(hào)H01L29/788GK102903638SQ20111021509
公開日2013年1月30日 申請(qǐng)日期2011年7月29日 優(yōu)先權(quán)日2011年7月29日
發(fā)明者殷華湘, 徐秋霞, 陳大鵬 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所