專利名稱：制造超結(jié)半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造包括具有交替導(dǎo)電型層的漂移層的半導(dǎo)體器件的方法。交替導(dǎo)電型層包括η型列和P型列，兩者都在與半導(dǎo)體襯底的主面垂直的方向上延伸。η型列和P型列平行于半導(dǎo)體襯底的主面地交替重復(fù)排列，使得η型列和ρ型列彼此鄰接。下文中，有時(shí)將交替導(dǎo)電型層稱為“超結(jié)結(jié)構(gòu)”，并將包括交替導(dǎo)電型層的半導(dǎo)體器件稱為“超結(jié)半導(dǎo)體器件”。
背景技術(shù)：
超結(jié)M0SFET、即包括設(shè)有超結(jié)結(jié)構(gòu)的漂移層的垂直功率M0SFET，已知作為超結(jié)半導(dǎo)體器件的一種。即使將超結(jié)半導(dǎo)體器件中的構(gòu)成設(shè)有超結(jié)結(jié)構(gòu)的漂移層的ρ型列和η型列中的雜質(zhì)濃度設(shè)定成比相同擊穿電壓級別的一般的功率半導(dǎo)體器件中的雜質(zhì)濃度更高，在器件的斷開狀態(tài)下耗盡層也會從P型列和η型列之間的ρη結(jié)擴(kuò)大到兩側(cè)。在器件的斷開狀態(tài)下從P型列和η型列之間的ρη結(jié)擴(kuò)大到兩側(cè)的耗盡層在低電場強(qiáng)度下使ρ型列和η型列耗盡。因此，可能對超結(jié)半導(dǎo)體器件提供較高的擊穿電壓。為了對超結(jié)半導(dǎo)體器件提供較高的擊穿電壓，P型列和η型列之間的電荷平衡很重要。換句話說，期望ρ型列和η型列所帶電荷為相同程度。其結(jié)果是，超結(jié)半導(dǎo)體器件有助于將相對于擊穿電壓處于權(quán)衡關(guān)系的導(dǎo)通狀態(tài)電阻減小成如下的值，該值不僅低得足以超越權(quán)衡關(guān)系所產(chǎn)生的極限而且低得足以超越材料的理論極限。下述專利文獻(xiàn)1記載了本領(lǐng)域的技術(shù)人員所公知的用于制造超結(jié)結(jié)構(gòu)的方法。專利文獻(xiàn)1中記載的方法包括在呈低電阻的半導(dǎo)體襯底上生長外延層的步驟； 使抗蝕劑圖案化的步驟；以及注入P型離子和η型離子以用于形成薄P型列和薄η型列的步驟。專利文獻(xiàn)1中記載的方法重復(fù)了多次生長的步驟、圖案化的步驟、以及注入的步驟， 直到獲得期望厚度的P型列和期望厚度的η型列為止。為了良好地形成兩者厚度都垂直于襯底表面的P型列和η型列，需要將薄ρ型列精確地置于已形成的ρ型列上，并將薄η型列精確地置于已形成的η型列上。換句話說，需要以高定位精度對準(zhǔn)ρ型列和η型列。下面說明制造超結(jié)結(jié)構(gòu)的傳統(tǒng)方法，該方法重復(fù)多次外延生長的步驟、抗蝕劑圖案化的步驟、以及離子注入的步驟，以期望的定位精度垂直于襯底表面地層疊P型列和η型列。首先，在呈低電阻的硅襯底上生長幾ym的硅外延層(第一層)，并形成用于對用于離子注入的抗蝕劑進(jìn)行圖案化的對準(zhǔn)標(biāo)記。使用溝槽在劃線上形成對準(zhǔn)標(biāo)記。將磷離子注入到整個(gè)外延層中。通過光刻形成用于界定硼離子注入?yún)^(qū)的抗蝕劑開口部，并通過抗蝕劑開口部注入硼離子。去除抗蝕劑并生長硅外延層(第二層)。然后，將磷離子注入到整個(gè)第二層中。然后，再次對用于界定硼離子注入?yún)^(qū)的抗蝕劑進(jìn)行圖案化。在第一層表面中形成并轉(zhuǎn)印至第二層表面的初始對準(zhǔn)標(biāo)記被用作為如下的對準(zhǔn)標(biāo)記，該對準(zhǔn)標(biāo)記用于使抗蝕劑圖案化以使第二層中的硼離子注入?yún)^(qū)正好位于第一層中的硼離子注入?yún)^(qū)上。如上所述，重復(fù)多次外延生長的步驟、抗蝕劑圖案化的步驟、以及離子注入的步驟，以形成包括P型列和η型列的交替導(dǎo)電型層，該ρ型列和η型列位于相應(yīng)準(zhǔn)確的位置， 具有期望的厚度，并平行于襯底表面交替重復(fù)地排列，使得P型列和η型列彼此鄰接。交替導(dǎo)電型層形成超結(jié)結(jié)構(gòu)。下述專利文獻(xiàn)2記載了本領(lǐng)域的技術(shù)人員公知的用于提高對準(zhǔn)選擇性離子注入?yún)^(qū)的精度的方法。專利文獻(xiàn)2中記載的方法涉及用于對在低電阻的硅襯底上生長的硅外延層中形成的選擇性離子注入?yún)^(qū)進(jìn)行圖案化的對準(zhǔn)標(biāo)記。該對準(zhǔn)標(biāo)記形成在硅外延層的表面中。專利文獻(xiàn)2中記載的方法在第二層中與對準(zhǔn)標(biāo)記從第一層轉(zhuǎn)印至第二層的位置不同的位置形成新對準(zhǔn)標(biāo)記。在第二層中與從第一層轉(zhuǎn)印至第二層的對準(zhǔn)標(biāo)記位置不同的位置使用新對準(zhǔn)標(biāo)記，相比于使用從第一層轉(zhuǎn)印至第二層的對準(zhǔn)標(biāo)記，可提高對準(zhǔn)精度。專利文獻(xiàn)2還記載了用于對因每個(gè)外延層生長而淡化的所轉(zhuǎn)印的對準(zhǔn)標(biāo)記的邊界進(jìn)行尖銳化以使其對于有效的下一掩模對準(zhǔn)足夠清晰的蝕刻方法。專利文獻(xiàn)3記載了優(yōu)選將KOH用作蝕刻劑，以使淡化的對準(zhǔn)標(biāo)記邊界變得尖銳化。[專利文獻(xiàn)1]日本未審查專利申請公開No.2001-119022[專利文獻(xiàn)2]日本未審查專利申請公開No.平5(1993)-343319[專利文獻(xiàn)3]日本未審查專利申請公開No.2008-130919如專利文獻(xiàn)2所述，為了在第二層中與第一層中的對準(zhǔn)標(biāo)記的形成位置不同的位置形成對準(zhǔn)標(biāo)記以提高對準(zhǔn)精度，需要增加用于在第二層中形成對準(zhǔn)標(biāo)記的新對準(zhǔn)步驟。若使外延層生長速率低，則會減少在對準(zhǔn)標(biāo)記上產(chǎn)生的變形或淡化。其結(jié)果是，第二外延層表面中從初始對準(zhǔn)標(biāo)記轉(zhuǎn)印的轉(zhuǎn)印對準(zhǔn)標(biāo)記僅稍有變形或淡化。因此，轉(zhuǎn)印對準(zhǔn)標(biāo)記高精度地用于在第二外延層和后繼外延層上的對準(zhǔn)而無需校正。在表現(xiàn)出高擊穿電壓的器件中，通過層疊許多外延層來形成其厚漂移層。若將外延生長速率設(shè)得低，則生長外延層將耗費(fèi)過長的時(shí)間。因此，不希望低的外延生長速率。若在每次外延層生長后形成對準(zhǔn)標(biāo)記，則可以高精度進(jìn)行對準(zhǔn)，并使外延生長速率變高。然而，需要增加許多麻煩的對準(zhǔn)步驟。

發(fā)明內(nèi)容
鑒于以上的內(nèi)容，期望消除如上所述的問題。還期望提供一種制造超結(jié)半導(dǎo)體器件的方法，其有助于提高外延生長速率而無需大幅增加制造步驟。根據(jù)本發(fā)明的第一方面，提供一種制造超結(jié)半導(dǎo)體器件的方法，該方法包括下述步驟(a)在第一導(dǎo)電型的重?fù)诫s半導(dǎo)體襯底上生長外延層；(b)在外延層的表面上形成對準(zhǔn)標(biāo)記；(c)將第一導(dǎo)電型或第二導(dǎo)電型的雜質(zhì)離子注入整個(gè)外延層；(d)通過光刻使抗蝕劑圖案化，該抗蝕劑用于對外延層的選擇性雜質(zhì)離子注入；(e)通過經(jīng)圖案化的抗蝕劑，選擇性地注入第二導(dǎo)電型或第一導(dǎo)電型的雜質(zhì)離子；(f)重復(fù)多次包括步驟(a)、(c)、(d)、和(e)的步驟循環(huán)，用于形成具有所希望的
4厚度的漂移層，所述漂移層包括具有第一導(dǎo)電型的第一列和第二導(dǎo)電型的第二列的交替導(dǎo)電型層，所述第一列和第二列垂直于襯底主面延伸，第一列和第二列平行于襯底主面地交替重復(fù)地排列，使得第一列和第二列彼此鄰接；(g)在對用于選擇性雜質(zhì)離子注入的抗蝕劑進(jìn)行圖案化的同時(shí)，進(jìn)行用于形成新對準(zhǔn)標(biāo)記的圖案化；以及(h)將新對準(zhǔn)標(biāo)記形成在與之前的外延層中的對準(zhǔn)標(biāo)記的形成位置不同的位置，在每一個(gè)或每多個(gè)重復(fù)步驟循環(huán)中，在執(zhí)行步驟(d)的同時(shí)執(zhí)行步驟(g)，并且在每一個(gè)或每多個(gè)重復(fù)步驟循環(huán)中，在步驟(g)之后且在步驟(e)之前執(zhí)行步驟 (h)。優(yōu)選地，對準(zhǔn)標(biāo)記或新對準(zhǔn)標(biāo)記在半導(dǎo)體晶片的劃線上的表面部分中形成，該半導(dǎo)體晶片在半導(dǎo)體襯底上包括一個(gè)或多個(gè)外延層，且對準(zhǔn)標(biāo)記或新對準(zhǔn)標(biāo)記包括深度為 0. 3μπι或更小的溝槽。根據(jù)本發(fā)明的第二方面，提供一種制造超結(jié)半導(dǎo)體器件的方法，該方法包括下述步驟(a)在第一導(dǎo)電型的重?fù)诫s半導(dǎo)體襯底上生長無摻雜外延層；(b)在無摻雜外延層的表面上形成對準(zhǔn)標(biāo)記；(c)將第一導(dǎo)電型或第二導(dǎo)電型的雜質(zhì)離子注入整個(gè)外延層；(d)通過光刻使抗蝕劑圖案化，該抗蝕劑用于對外延層的選擇性雜質(zhì)離子注入；(e)通過經(jīng)圖案化的抗蝕劑，選擇性地注入第二導(dǎo)電型或第一導(dǎo)電型的雜質(zhì)離子；(f)重復(fù)多次包括步驟(a)、(c)、(d)、和(e)的步驟循環(huán)，用于形成具有所希望的厚度的漂移層，所述漂移層包括具有第一導(dǎo)電型的第一列和第二導(dǎo)電型的第二列的交替導(dǎo)電型層，第一列和第二列垂直于襯底主面延伸，第一列和第二列平行于襯底主面地交替重復(fù)排列，使得第一列和第二列彼此鄰接；(g)通過各向同性蝕刻，對之前的無摻雜外延層的表面上的對準(zhǔn)標(biāo)記轉(zhuǎn)印至的無摻雜外延層的表面進(jìn)行蝕刻，在每一個(gè)或每多個(gè)循環(huán)中，在步驟(a)之后執(zhí)行步驟(g)。優(yōu)選的是，各向同性蝕刻的蝕刻量為，從無摻雜外延層的表面起算深度為0.5μπι 或更小。根據(jù)本發(fā)明，獲得一種制造超結(jié)半導(dǎo)體器件的方法，其有助于提高外延生長速率而無需大幅增加制造步驟。


圖1是示意性地示出根據(jù)本發(fā)明的第一實(shí)施例的超結(jié)半導(dǎo)體晶片的橫截面圖。圖2是描述用于制造圖1中示出的超結(jié)半導(dǎo)體晶片的初始步驟的第一橫截面圖。圖3是描述在圖2所示的步驟之后用于制造超結(jié)半導(dǎo)體晶片的步驟的第二橫截面圖。圖4是描述在圖3所示的步驟之后用于制造超結(jié)半導(dǎo)體晶片的步驟的第三橫截面圖。
圖5是描述在圖4所示的步驟之后用于制造超結(jié)半導(dǎo)體晶片的步驟的第四橫截面圖。圖6(a)是描述在圖5所示的步驟之后用于制造超結(jié)半導(dǎo)體晶片的步驟的第五橫截面圖。圖6(b)是示出根據(jù)本發(fā)明的半導(dǎo)體晶片中的第一及第二對準(zhǔn)標(biāo)記和半導(dǎo)體芯片區(qū)段的排列的俯視圖。圖7是描述在圖6(a)所示的步驟之后用于制造超結(jié)半導(dǎo)體晶片的步驟的第六橫截面圖。圖8是描述根據(jù)本發(fā)明第二實(shí)施例的制造超結(jié)半導(dǎo)體晶片的方法的超結(jié)半導(dǎo)體晶片的橫截面圖。圖9是根據(jù)本發(fā)明的超結(jié)MOSFET的橫截面圖。
具體實(shí)施例方式現(xiàn)參考示出本發(fā)明的優(yōu)選實(shí)施例的附圖，在下文中具體描述本發(fā)明。雖然將結(jié)合這里的優(yōu)選實(shí)施例來描述本發(fā)明，但一些改變和修改對于本領(lǐng)域的技術(shù)人員而言是顯而易見的，其不脫離本發(fā)明的真實(shí)精神。因此，本發(fā)明并非是通過這里的具體描述來進(jìn)行理解而是通過所附權(quán)利要求來進(jìn)行理解。指示層或區(qū)域的導(dǎo)電類型的字母“η”或“P”的右上角處的上標(biāo)“ + ”指示該層或區(qū)域是相對重?fù)诫s的。指示層或區(qū)域的導(dǎo)電類型的字母“η”或“ρ”的右上角處的上標(biāo)“-”指示該層或區(qū)域是相對輕摻雜的。(第一實(shí)施例)圖1是示意性地示出根據(jù)本發(fā)明的第一實(shí)施例的超結(jié)半導(dǎo)體晶片的橫截面圖。現(xiàn)參考圖1，在n+Si襯底1上形成用作緩沖層的rT層2。在η—層2上形成超結(jié)結(jié)構(gòu)10。超結(jié)結(jié)構(gòu)10包括η型列4和P型列5，兩者均垂直于襯底表面延伸。η型列4和ρ 型列5平行于襯底表面地交替重復(fù)排列，使得η型列4和ρ型列5彼此鄰接。圖2到7是描述用于制造圖1中示出的超結(jié)晶片的步驟的橫截面圖?，F(xiàn)參考圖2，通過硅外延生長在η+硅襯底1上以12 μ m左右的厚度形成其中雜質(zhì)濃度為3X IO14CnT3的rT層2。通過硅外延生長在rT層2上以例如為3 μ m的厚度形成無摻雜外延層3a。在包括形成在其中的無摻雜外延層3a的晶片的分配給半導(dǎo)體芯片區(qū)段100之間的劃線50的表面部分中，通過光刻并通過溝槽蝕刻形成第一對準(zhǔn)標(biāo)記20，以作為在每個(gè)階段用于對準(zhǔn)的基準(zhǔn)。現(xiàn)參考圖3，將例如磷離子4a的η型雜質(zhì)離子如虛線所示那樣注入到整個(gè)無摻雜外延層3a。然后，通過利用光刻所形成的抗蝕劑掩模6a中形成的抗蝕劑開口部6b選擇性地注入例如硼離子5a的ρ型雜質(zhì)離子?？紤]到在之后的步驟中因熱擴(kuò)散所引起的膨脹，將抗蝕劑開口部6b的寬度設(shè)定成剩余抗蝕劑掩模6a的四分之一左右。根據(jù)抗蝕劑開口部寬度設(shè)定，將所注入的硼量設(shè)定成所注入的磷量的四倍，以平衡P型列5和η型列4之間的電荷?，F(xiàn)參考圖4，通過硅外延生長以7μπι的厚度形成第二無摻雜外延層3b。雖然未在圖4中示出，但以與第一層中相同的方式將磷離子4b注入到整個(gè)無摻雜外延層3b。通過用于形成硼離子注入?yún)^(qū)的抗蝕劑掩模利用光刻形成抗蝕劑開口部。在無摻雜外延層北表面內(nèi)的劃線50上，轉(zhuǎn)印的對準(zhǔn)標(biāo)記20a以如下方式從第一對準(zhǔn)標(biāo)記20轉(zhuǎn)印轉(zhuǎn)印的對準(zhǔn)標(biāo)記 20a與第一對準(zhǔn)標(biāo)記20相比稍有變形且比第一對準(zhǔn)標(biāo)記20窄。為了對準(zhǔn)第一和第二交替導(dǎo)電型層(第一層和第二層)，使用轉(zhuǎn)印對準(zhǔn)標(biāo)記20a。 現(xiàn)參考圖5，通過用于形成離子注入?yún)^(qū)而形成的抗蝕劑開口部注入硼離子恥。然后，如圖5所示，通過硅外延生長以7μπι的厚度形成第三無摻雜外延層3c (第三層)。第一對準(zhǔn)標(biāo)記20進(jìn)一步因第三無摻雜外延層3c的層疊而變形，并以轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b的形式轉(zhuǎn)印至第三無摻雜外延層3c表面，其寬度進(jìn)一步減小。現(xiàn)參考圖6(a)，通過光刻形成用于形成第三無摻雜外延層3c中的硼離子注入?yún)^(qū)的抗蝕劑掩模6c和抗蝕劑開口部6d。用于第三外延層的光刻與用于第二外延層的光刻不同。在用于第三外延層的光刻中，在為形成抗蝕劑開口部6d進(jìn)行圖案化的同時(shí)，進(jìn)行圖案化，以在與形成有第一對準(zhǔn)標(biāo)記20的位置不同的位置形成抗蝕劑開口部6e，上述抗蝕劑開口部6d用于形成如上所述的硼離子注入?yún)^(qū)，上述抗蝕劑開口部6e用于形成第二對準(zhǔn)標(biāo)記 21。同時(shí)圖案化是本發(fā)明的特定特征。同時(shí)圖案化有助于省去單單用于形成第二對準(zhǔn)標(biāo)記21的光刻步驟。然后，以0. 1 μ m的深度對暴露于抗蝕劑6d的硅表面和暴露于形成對準(zhǔn)標(biāo)記21的開口部6e的硅表面進(jìn)行蝕刻，以形成第二對準(zhǔn)標(biāo)記21。暴露于抗蝕劑開口部6d的硅表面和暴露于開口部6e的硅表面是無摻雜外延層3c表面。圖6(b)是示出晶片中的第一及第二對準(zhǔn)標(biāo)記和半導(dǎo)體芯片區(qū)段100的排列的俯視圖。圖6(a)和7中示出沿圖6(b)中的剖切線A-A’的橫截面圖。在圖6(a)中將硼離子注入到無摻雜外延層3c中之后，如圖7所示剝離抗蝕劑掩模6c，并將磷離子注入到整個(gè)晶片中。這樣，第二對準(zhǔn)標(biāo)記21形成在與對準(zhǔn)標(biāo)記20b從第一對準(zhǔn)標(biāo)記20轉(zhuǎn)印到的劃線50的位置不同的位置上。由于下面的說明中將重復(fù)上述說明，因此下面的說明將不參考附圖來進(jìn)行。生長第四無摻雜外延層，注入離子，并進(jìn)行圖案化。為了提高圖案化中的對準(zhǔn)精度，采用從第二對準(zhǔn)標(biāo)記21轉(zhuǎn)印至第四無摻雜外延層表面的轉(zhuǎn)印的對準(zhǔn)標(biāo)記。在第五無摻雜外延層中，以與第三無摻雜外延層中的第二對準(zhǔn)標(biāo)記相同的方式， 在劃線50上形成與第一和第二對準(zhǔn)標(biāo)記不同的第三對準(zhǔn)標(biāo)記。這樣，重復(fù)進(jìn)行用于形成第二和第三層的無摻雜外延層生長、離子注入、圖案化、和對準(zhǔn)標(biāo)記形成，直到獲得具有期望厚度的交替導(dǎo)電型層為止。具有期望厚度的交替導(dǎo)電型層被厚度在5μπι左右的無摻雜層覆蓋。然后，所注入的硼離子和磷離子進(jìn)行熱擴(kuò)散以形成超結(jié)結(jié)構(gòu)。然后，如作為本發(fā)明的超結(jié)MOSFET的橫截面圖的圖9所示，以與用于形成一般的平面型MOSFET的制造工藝相同的方式，通過熱氧化形成場氧化膜8并形成柵絕緣膜15。在形成多晶硅層之后，使用上述的對準(zhǔn)標(biāo)記形成柵電極16。使用多晶硅層作為掩膜注入硼離子以形成P型基極區(qū)13和保護(hù)環(huán)7。在形成η型源極區(qū)14之后，隔著夾設(shè)在源電極17和 MOS柵極之間的層間絕緣膜，在MOS柵極上形成覆蓋MOS柵極的源電極17。源電極17與η 型源極區(qū)14和ρ型基極區(qū)13接觸。
這樣，在有源區(qū)段200形成ρ型基極區(qū)、η型源極區(qū)14、柵絕緣膜15、柵電極16、源電極17。在耐擊穿邊緣端接區(qū)段300形成包括保護(hù)環(huán)7和場絕緣膜8的表面?zhèn)葏^(qū)。最后，對背面?zhèn)冗M(jìn)行拋光，并形成漏電極。這樣，制成超結(jié)MOSFET晶片。雖然圖9 中的超結(jié)MOSFET是平面型的，但毫無疑問圖9中的超結(jié)MOSFET也可以是溝槽型的。在上述說明中，在外延層生長的每兩個(gè)階段，在不同位置形成新對準(zhǔn)標(biāo)記。作為替代，毫無疑問也可在外延層生長的每一個(gè)階段或外延層生長的每三個(gè)階段形成新對準(zhǔn)標(biāo)記。若如上所述在形成用于硼離子注入的開口部的同時(shí)形成第一無摻雜外延層中的對準(zhǔn)標(biāo)記，則可減少一個(gè)光刻步驟。在上述說明中，通過用于對第三無摻雜外延層的硼離子注入的圖案化來形成第二對準(zhǔn)標(biāo)記。若將硼離子注入到整個(gè)無摻雜外延層中并為了選擇性磷離子注入采用圖案化， 則用于形成對準(zhǔn)標(biāo)記的開口部可以在用于選擇性磷離子注入的圖案化的同時(shí)形成。(第二實(shí)施例)下面參照圖8來說明根據(jù)本發(fā)明的第二實(shí)施例的制造超結(jié)半導(dǎo)體晶片的方法。在形成第三無摻雜外延層3c之后，通過第二無摻雜外延層3b表面中轉(zhuǎn)印的對準(zhǔn)標(biāo)記20a將第一對準(zhǔn)標(biāo)記20轉(zhuǎn)印至第三無摻雜外延層3c表面。從轉(zhuǎn)印對準(zhǔn)標(biāo)記20a轉(zhuǎn)印的轉(zhuǎn)印對準(zhǔn)標(biāo)記20b其標(biāo)記寬度比轉(zhuǎn)印的對準(zhǔn)標(biāo)記20a更窄。雖然圖8中未示出，但轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b比轉(zhuǎn)印的對準(zhǔn)標(biāo)記20a更淡化。若轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b的寬度和形狀回到與第一對準(zhǔn)標(biāo)記20的寬度和形狀接近的寬度和形狀，則掩膜對準(zhǔn)可以高定位精度進(jìn)行。下面說明對轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b進(jìn)行成形的方法。在形成第三無摻雜外延層3c之后，通過使用分解CF4、XeF2和此等氟化物而獲得的 F基團(tuán)的各向同性干式蝕刻技術(shù)，以虛線22所示的0. 5 μ m深度對第三無摻雜外延層3c表面進(jìn)行蝕刻。其結(jié)果是，轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b的寬度擴(kuò)大，使其與初始對準(zhǔn)標(biāo)記20的寬度幾乎相同。若以第三無摻雜外延層3c表面中的轉(zhuǎn)印的對準(zhǔn)標(biāo)記20b擴(kuò)大后的寬度作為基準(zhǔn)，則可以高定位精度對用于離子注入的掩模進(jìn)行圖案化。根據(jù)本發(fā)明的第一和第二實(shí)施例，形成有助于以高定位精度進(jìn)行掩模對準(zhǔn)的對準(zhǔn)標(biāo)記，而無需大幅增加制造步驟。因此，無摻雜外延層生長的生長速率增加，對制造超結(jié)半導(dǎo)體器件所需的超結(jié)半導(dǎo)體晶片進(jìn)行制造的制造成本減少。
權(quán)利要求
1.一種制造超結(jié)半導(dǎo)體器件的方法，該方法包括下述步驟(a)在第一導(dǎo)電型的重?fù)诫s半導(dǎo)體襯底上生長外延層；(b)在所述外延層的表面上形成對準(zhǔn)標(biāo)記；(c)將所述第一導(dǎo)電型或所述第二導(dǎo)電型的雜質(zhì)離子注入整個(gè)外延層；(d)通過光刻使抗蝕劑圖案化，該抗蝕劑用于對所述外延層的選擇性雜質(zhì)離子注入；(e)通過經(jīng)圖案化的所述抗蝕劑，選擇性地注入所述第二導(dǎo)電型或所述第一導(dǎo)電型的雜質(zhì)離子；(f)重復(fù)多次包括所述步驟(a)、(c)、(d)、和(e)的步驟循環(huán)，用于形成具有所希望的厚度的漂移層，所述漂移層包括具有所述第一導(dǎo)電型的第一列和所述第二導(dǎo)電型的第二列的交替導(dǎo)電型層，所述第一列和所述第二列垂直于襯底主面延伸，所述第一列和所述第二列平行于所述襯底主面地交替重復(fù)排列，使得所述第一列和所述第二列彼此鄰接；(g)在對用于所述選擇性雜質(zhì)離子注入的所述抗蝕劑進(jìn)行圖案化的同時(shí)，進(jìn)行用于形成新對準(zhǔn)標(biāo)記的圖案化；以及(h)將所述新對準(zhǔn)標(biāo)記形成在與之前的外延層中的所述對準(zhǔn)標(biāo)記的形成位置不同的位置，在每一個(gè)或每多個(gè)重復(fù)步驟循環(huán)中，在執(zhí)行所述步驟(d)的同時(shí)執(zhí)行所述步驟(g)，并且在所述每一個(gè)或每多個(gè)重復(fù)步驟循環(huán)中，在所述步驟(g)之后且在所述步驟(e)之前執(zhí)行所述步驟(h)。
2.如權(quán)利要求1所述的方法，其特征在于，所述對準(zhǔn)標(biāo)記或所述新對準(zhǔn)標(biāo)記在半導(dǎo)體晶片的劃線上的表面部分中形成，該半導(dǎo)體晶片在所述半導(dǎo)體襯底上包括一個(gè)或多個(gè)外延層，且所述對準(zhǔn)標(biāo)記或所述新對準(zhǔn)標(biāo)記包括深度為0.3μπι或更小的溝槽。
3.—種制造超結(jié)半導(dǎo)體器件的方法，該方法包括下述步驟(a)在第一導(dǎo)電型的重?fù)诫s半導(dǎo)體襯底上生長無摻雜外延層；(b)在所述無摻雜外延層的表面上形成對準(zhǔn)標(biāo)記；(c)將所述第一導(dǎo)電型或所述第二導(dǎo)電型的雜質(zhì)離子注入整個(gè)外延層；(d)通過光刻使抗蝕劑圖案化，該抗蝕劑用于對所述外延層的選擇性雜質(zhì)離子注入；(e)通過經(jīng)圖案化的所述抗蝕劑，選擇性地注入所述第二導(dǎo)電型或所述第一導(dǎo)電型的雜質(zhì)離子；(f)重復(fù)多次包括所述步驟(a)、(c)、(d)、和(e)的步驟循環(huán)，用于形成具有所希望的厚度的漂移層，所述漂移層包括具有所述第一導(dǎo)電型的第一列和所述第二導(dǎo)電型的第二列的交替導(dǎo)電型層，所述第一列和所述第二列垂直于襯底主面延伸，所述第一列和所述第二列平行于所述襯底主面地交替重復(fù)排列，使得所述第一列和所述第二列彼此鄰接；以及(g)通過各向同性蝕刻，對之前的無摻雜外延層的表面上的所述對準(zhǔn)標(biāo)記轉(zhuǎn)印至的所述無摻雜外延層的表面進(jìn)行蝕刻，在每一個(gè)或每多個(gè)循環(huán)中，在所述步驟(a)之后執(zhí)行所述步驟(g)。
4.如權(quán)利要求3所述的方法，其特征在于，所述各向同性蝕刻的蝕刻量為，從所述無摻雜外延層的所述表面起算深度為0. 5 μ m 或更小。
全文摘要
本發(fā)明涉及一種制造超結(jié)半導(dǎo)體器件的方法。作為在第二和之后的無摻雜外延層的表面中的對準(zhǔn)標(biāo)記(20)的形成的替代，在進(jìn)行用于對第二和之后的無摻雜外延層的選擇性離子注入的抗蝕劑圖案化的同時(shí)，進(jìn)行用于形成新對準(zhǔn)標(biāo)記(21)的圖案化，以在與形成初始對準(zhǔn)標(biāo)記(20)的位置不同的位置形成新對準(zhǔn)標(biāo)記(21)，并在每一個(gè)或每多個(gè)重復(fù)外延層生長循環(huán)中形成新對準(zhǔn)標(biāo)記(21)。根據(jù)本發(fā)明的制造超結(jié)半導(dǎo)體器件的方法其有助于增加外延生長速率而無需大幅增加制造步驟。
文檔編號H01L21/336GK102280383SQ20111017078
公開日2011年12月14日 申請日期2011年6月13日 優(yōu)先權(quán)日2010年6月14日
發(fā)明者大井明彥 申請人:富士電機(jī)株式會社