專利名稱：提高p阱到n阱的反向擊穿電壓的方法和cmos硅器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子領(lǐng)域，尤其涉及一種提高P阱到N阱的反向擊穿電壓的方法和 CMOS硅器件。
背景技術(shù)：
隨著CMOS工藝的發(fā)展，CMOS集成電路成為集成電路發(fā)展的主流，在CMOS工藝的發(fā)展過程中，形成了標(biāo)準(zhǔn)CMOS工藝。采用標(biāo)準(zhǔn)CMOS工藝制造的一種CMOS硅器件中，N阱 (N-well)周圍緊鄰著P阱(P-well)。如圖IA所示，為現(xiàn)有技術(shù)中CMOS硅器件的平面圖， 如圖IB所示，為現(xiàn)有技術(shù)中圖IA所示示意圖沿AA線的剖面圖，該CMOS硅器件包括N阱 11、P阱12和P型硅襯底13，N阱11和P阱12位于P型硅襯底13中，N阱11周圍緊鄰著 P阱12，N阱11中具有N+注入?yún)^(qū)111，通過N+注入?yún)^(qū)111給N阱施加高電壓，P阱12中具有P+注入?yún)^(qū)121，通過P+注入?yún)^(qū)121將P阱12連接到地。對(duì)于0. 18um工藝節(jié)點(diǎn)而言，如果給N阱11中的N+注入?yún)^(qū)111施加超過14V的高電壓，P阱12和N阱11形成的二極管就會(huì)被擊穿，也就是說，P阱12和N阱11所形成的二極管的反向擊穿電壓只有14V左右。

發(fā)明內(nèi)容
本發(fā)明提供一種提高P阱到N阱的反向擊穿電壓的方法和CMOS硅器件，用以實(shí)現(xiàn)在標(biāo)準(zhǔn)CMOS工藝下，提高P阱到N阱的反向擊穿電壓。本發(fā)明提供一種提高P阱到N阱的反向擊穿電壓的方法，包括提供一 P型硅襯底；在所述P型硅襯底中形成N阱和P講，所述N阱和P阱由所述P型硅襯底隔離；在所述N阱中形成N+注入?yún)^(qū)，在所述P阱中形成P+注入?yún)^(qū)。本發(fā)明還提供一種CMOS硅器件，包括P型硅襯底；P阱，位于所述P型硅襯底中，所述P阱中具有P+注入?yún)^(qū)；N阱，位于所述P型硅襯底中，所述N阱和所述P阱由所述P型硅襯底隔離，所述N 阱中具有N+注入?yún)^(qū)。在本發(fā)明中，由于在N阱周圍都是P型硅襯底，而P型硅襯底的載流子濃度比P阱的載流子濃度低幾個(gè)數(shù)量級(jí)，所以P阱到N阱的反向擊穿電壓就被提高了。


圖IA為現(xiàn)有技術(shù)中CMOS硅器件的平面圖；圖IB為現(xiàn)有技術(shù)中圖IA所示示意圖沿AA線的剖面圖；圖2A為本發(fā)明CMOS硅器件第一實(shí)施例的平面圖；圖2B為本發(fā)明CMOS硅器件第一實(shí)施例中圖2A所示平面圖沿BB線的剖面4
圖3為本發(fā)明CMOS硅器件第二實(shí)施例中PMOS管的平面圖；圖4為本發(fā)明CMOS硅器件第二實(shí)施例中圖3所示示意圖沿CC線的剖面圖；圖5為本發(fā)明提高P阱到N阱的反向擊穿電壓的方法第一實(shí)施例的流程示意圖；圖6為本發(fā)明提高P阱到N阱的反向擊穿電壓的方法第二實(shí)施例的流程示意圖。
具體實(shí)施例方式下面結(jié)合說明書附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步的描述。CMOS硅器件第一實(shí)施例如圖2A所示，為本發(fā)明CMOS硅器件第一實(shí)施例的平面圖，如圖2B所示，為本發(fā)明 CMOS硅器件第一實(shí)施例中圖2A所示平面圖沿BB線的剖面圖，該CMOS硅器件可以包括N阱 11、P阱12和P型硅襯底13。其中，N阱11和P阱12位于P型硅襯底13中，N阱11和P 阱12由P型硅襯底13隔開，N阱11中具有N+注入?yún)^(qū)111，P阱12中具有P+注入?yún)^(qū)121。在本實(shí)施例中，由于在N阱11周圍都是P型硅襯底13，而P型硅襯底13的載流子濃度比P阱12的載流子濃度低幾個(gè)數(shù)量級(jí)，所以P阱12到N阱11的反向擊穿電壓就被提尚了。CMOS硅器件第二實(shí)施例與上一實(shí)施例的不同之處在于，為了進(jìn)一步地改善性能，N阱11和P阱12之間的距離Wp滿足如下關(guān)系
權(quán)利要求
1.一種提高P阱到N阱的反向擊穿電壓的方法，其特征在于，包括 提供一 P型硅襯底；在所述P型硅襯底中形成N阱和P阱，所述N阱和P阱由所述P型硅襯底隔離； 在所述N阱中形成N+注入?yún)^(qū)，在所述P阱中形成P+注入?yún)^(qū)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述在所述P型硅襯底上形成隔離的N阱和P阱包括在所述P型硅襯底中形成N阱； 在所述N阱周圍劃出隔離帶；在所述P型硅襯底中形成P阱，所述隔離帶隔離所述N阱和所述P阱。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述N阱和所述P阱之間的距離WP按照如下公式計(jì)算
4.根據(jù)權(quán)利要求1-3任一所述的方法，其特征在于，所述在所述N阱中形成N+注入?yún)^(qū)， 在所述P阱中形成P+注入?yún)^(qū)之前還包括在所述N阱上形成多晶硅柵；所述在所述N阱上形成多晶硅柵之后還包括在所述N阱中形成兩個(gè)P+注入?yún)^(qū)，所述多晶硅柵位于所述兩個(gè)P+注入?yún)^(qū)之間。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述N阱中的P+注入?yún)^(qū)與所述N阱的邊緣之間的距離Wn2按照如下公式計(jì)算
6.一種CMOS硅器件，其特征在于，包括 P型硅襯底；P阱，位于所述P型硅襯底中，所述P阱中具有P+注入?yún)^(qū)；N阱，位于所述P型硅襯底中，所述N阱和所述P阱由所述P型硅襯底隔離，所述N阱中具有N+注入?yún)^(qū)。
7.根據(jù)權(quán)利要求6所述的CMOS硅器件，其特征在于，所述N阱和所述P阱之間的距離 Wp滿足如下關(guān)系
8.根據(jù)權(quán)利要求6或7所述的CMOS硅器件，其特征在于，所述N阱中還具有兩個(gè)P+注入?yún)^(qū)，所述N阱上具有一個(gè)多晶硅柵，所述多晶硅柵位于所述兩個(gè)P+注入?yún)^(qū)之間。
9.根據(jù)權(quán)利要求8所述的CMOS硅器件，其特征在于，所述N阱中的P+注入?yún)^(qū)與所述N 阱的邊緣之間的距離Wn2滿足如下關(guān)系
全文摘要
本發(fā)明涉及一種提高P阱到N阱的反向擊穿電壓的方法和CMOS硅器件。所述CMOS硅器件，包括P型硅襯底；P阱，位于所述P型硅襯底中，所述P阱中具有P+注入?yún)^(qū)；N阱，位于所述P型硅襯底中，所述N阱和所述P阱由所述P型硅襯底隔離，所述N阱中具有N+注入?yún)^(qū)。所述方法包括提供一P型硅襯底；在所述P型硅襯底中形成N阱和P阱，所述N阱和P阱由所述P型硅襯底隔離；在所述N阱中形成N+注入?yún)^(qū)，在所述P阱中形成P+注入?yún)^(qū)。本發(fā)明可以在標(biāo)準(zhǔn)CMOS工藝下，提高P阱到N阱的反向擊穿電壓。
文檔編號(hào)H01L29/78GK102201342SQ20111007611
公開日2011年9月28日 申請(qǐng)日期2011年3月29日 優(yōu)先權(quán)日2011年3月29日
發(fā)明者劉忠志, 向毅海, 曹靖, 白蓉蓉 申請(qǐng)人:北京昆騰微電子有限公司