專利名稱：一種半導(dǎo)體器件的柵極形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件的柵極形成方法。
背景技術(shù)：
隨著半導(dǎo)體制造技術(shù)的飛速發(fā)展，半導(dǎo)體器件為了達(dá)到更快的運算速度、更大的數(shù)據(jù)存儲量以及更多的功能，晶片朝向更高的元件密度、高集成度方向發(fā)展，金屬氧化物半導(dǎo)體器件(M0Q的柵極變得越來越細(xì)且長度變得較以往更短。半導(dǎo)體器件的制造技術(shù)已經(jīng)進(jìn)入65nm乃至45nm工藝節(jié)點，柵極寬度的最小特征尺寸已經(jīng)達(dá)到45nm或更小。在互補金屬氧化物半導(dǎo)體器件(CMOS)的NMOS和PMOS晶體管中，制造柵極的優(yōu)選材料是多晶硅，其具有特殊的耐熱性以及較高的刻蝕成圖精確性。公開號為CN1787176A的中國專利申請公開了一種可控制柵極結(jié)構(gòu)長度的刻蝕工藝。該方法在圖案化的光刻膠下加設(shè)硬掩膜層，先將圖案化光刻膠的圖案轉(zhuǎn)移至硬掩膜層上，并將圖案化光刻膠移除，最后再以此圖案化硬掩膜為掩膜進(jìn)行刻蝕。眾所周知，對CMOS器件中的NMOS和PMOS的柵極進(jìn)行預(yù)摻雜，能夠降低器件的電阻值，改善器件的閾值電壓和驅(qū)動電流特性，從而提高器件性能。具體地，通過離子注入在 NMOS的多晶硅柵極中注入η型雜質(zhì)，例如磷，對柵極進(jìn)行摻雜，或通過離子注入在PMOS的多晶硅柵極中注入P型雜質(zhì)，例如硼，對柵極進(jìn)行摻雜，從而提高器件的性能。圖1至圖4為現(xiàn)有柵極形成過程的剖面示意圖。如圖1所示，半導(dǎo)體襯底100表面的區(qū)域I為PMOS區(qū)域，區(qū)域II為NMOS區(qū)域，在半導(dǎo)體襯底100表面形成一層?xùn)艠O氧化硅101，在柵極氧化層101上沉積多晶硅層102。如圖2所示，在多晶硅層102表面涂布光刻膠并對光刻膠進(jìn)行圖案化，形成暴露 NMOS區(qū)域的光刻膠層103，并以所述光刻膠層103為掩膜注入η型雜質(zhì)，例如磷。如圖3所示，利用灰化工藝去除光刻膠層103，并在多晶硅層102表面形成硬掩膜層 104。如圖4所示，以所述硬掩膜層104為掩膜刻蝕多晶硅層102，形成CMOS器件中的 NMOS的柵極和PMOS的柵極，但是NMOS的柵極105會出現(xiàn)瓶頸現(xiàn)象，從而影響CMOS器件的
工作性能。一種改善瓶頸現(xiàn)象的辦法是，采用氮化硅硬掩膜層和光刻膠來形成刻蝕圖案，并通過降低氮化硅和多晶硅干法蝕刻比來改善瓶頸現(xiàn)象，但是后續(xù)磷酸濕法蝕刻去除氮化硅還是會形成瓶頸現(xiàn)象。在公開號為CN100561673C的中國發(fā)明專利申請中，公開了一種在干法刻蝕形成帶摻雜的多晶硅柵極后，通過沉積氧化硅和氮化硅保護(hù)層，然后干法刻蝕氮化硅層和氧化硅層，最后使用磷酸來去除氮化硅層方法來避免濕法蝕刻氮化硅工藝帶來的瓶頸現(xiàn)象的方法，但該發(fā)明沒有辦法完全去除干法蝕刻本身帶來的瓶頸，氮化硅和多晶硅干法蝕刻比過高會得到比較直的多晶硅柵圖形，但會產(chǎn)生瓶頸。而過低的氮化硅和多晶硅干法蝕刻比會降低瓶頸，但無法得到很直的多晶硅柵圖形。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種半導(dǎo)體器件的柵極形成方法，能夠避免柵極的瓶頸 (necking)現(xiàn)象的發(fā)生。為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件的柵極形成方法，包括提供襯底，所述襯底表面包含電介質(zhì)層和多晶硅層；在所述襯底表面形成柵極； 形成覆蓋所述襯底和柵極的介質(zhì)層，并進(jìn)行平坦化處理，直至暴露所述柵極；對所述柵極進(jìn)行摻雜；形成覆蓋柵極側(cè)壁的氧化層。優(yōu)選地，在所述襯底表面形成柵極的步驟包括在多晶硅層表面涂布光刻膠，并圖案化所涂布的光刻膠；以所形成的光刻膠圖案為掩膜，刻蝕多晶硅層以及電介質(zhì)層；去除多晶硅層表面的光刻膠圖案。優(yōu)選地，采用灰化工藝去除光刻膠圖案。優(yōu)選地，對所述NMOS柵極摻雜的材料是磷。優(yōu)選地，對所述PMOS柵極摻雜的材料是硼。優(yōu)選地，覆蓋所述襯底和柵極的介質(zhì)層的材料是二氧化硅或者無定形碳。優(yōu)選地，覆蓋所述襯底和柵極的介質(zhì)層的厚度是襯底表面的電介質(zhì)層和多晶硅層的厚度之和的1.1倍。優(yōu)選地，對所述柵極摻雜的步驟包括在介質(zhì)層表面形成光刻膠層，所述光刻膠層的開口是柵電極層寬度的的1.0 1. 1倍；以所述光刻膠層為掩膜，對所述柵電極層進(jìn)行摻雜；去除光刻膠層。優(yōu)選地，采用離子注入的方法對所述柵電極層進(jìn)行摻雜。優(yōu)選地，形成覆蓋柵極側(cè)壁的氧化層的步驟包括去除覆蓋所述襯底和柵極的介質(zhì)層。與現(xiàn)有技術(shù)相比，利用本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法，先刻蝕多晶硅，形成柵極，然后再進(jìn)行摻雜，有效避免了由于摻雜離子分布不均勻而導(dǎo)致刻蝕選擇比不同，從而避免了瓶頸現(xiàn)象，此外，本發(fā)明所提供的方法，可以避免摻雜過程對柵極表面的氧化層的破壞。


圖1至圖4為現(xiàn)有柵極形成過程的剖面示意圖；圖5是采用離子注入法在多晶硅層中摻磷摻雜濃度分布示意圖；圖6為本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法的示意性流程圖；圖7至圖11是本發(fā)明的實施例中柵極形成過程的剖面示意圖。
具體實施例方式由背景技術(shù)可知，利用現(xiàn)有的柵極形成方法形成柵極會產(chǎn)生瓶頸現(xiàn)象。本發(fā)明的發(fā)明人經(jīng)過研究發(fā)現(xiàn)，利用現(xiàn)有的柵極形成方法形成柵極會產(chǎn)生瓶頸現(xiàn)象的原因是，現(xiàn)有技術(shù)先對位于MOS區(qū)域的多晶硅層進(jìn)行摻雜，然后刻蝕所述多晶硅層形成柵極。圖5是采用離子注入法在多晶硅層中摻磷摻雜濃度分布示意圖。如圖5所示，區(qū)域A為多晶硅層，區(qū)域B為電介質(zhì)層和襯底。本發(fā)明的發(fā)明人經(jīng)過研究發(fā)現(xiàn)，不管是干法刻蝕還是濕法刻蝕形成瓶頸現(xiàn)象，都是因為有離子摻雜后的多晶硅與沒有離子摻雜的多晶硅刻蝕率的不同造成的，而且離子植入濃度越高，刻蝕率也越高。本發(fā)明的發(fā)明人還發(fā)現(xiàn)，如果形成柵極后，先對柵極側(cè)壁和表面的多晶硅進(jìn)行氧化形成氧化層，所形成的氧化層會在后續(xù)的磷酸去除工藝中被破壞。為此，本發(fā)明的發(fā)明人在本發(fā)明中提供一種半導(dǎo)體器件的柵極形成方法。圖6為本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法的示意性流程圖，本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法包括以下步驟步驟S101，提供襯底，所述襯底表面包含電介質(zhì)層和多晶硅層。步驟S102，在所述襯底表面形成柵極。步驟S103，形成覆蓋所述襯底和柵極的介質(zhì)層，并進(jìn)行平坦化處理，直至暴露所述柵極。步驟S104，對所述柵極進(jìn)行摻雜。步驟S105，形成覆蓋所述柵極側(cè)壁的氧化層。本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法，先刻蝕多晶硅，形成柵極，然后再進(jìn)行摻雜，有效避免了由于摻雜離子分布不均勻而導(dǎo)致干法和濕法刻蝕選擇比不同，從而避免了瓶頸現(xiàn)象，此外，本發(fā)明所提供的方法，可以避免后續(xù)濕法去除工藝摻雜過程對柵極表面的氧化層的破壞。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細(xì)的說明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施例的限制。本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法既適用于PMOS的柵極形成方法，也適用于NMOS的柵極形成方法，為了表述方便，在本發(fā)明的實施例和附圖中，僅以NMOS的柵極形成方法為例，示意性地說明本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法，本領(lǐng)域的技術(shù)人員可以以同樣的方法形成PMOS的柵極。參考圖7，提供襯底200，所述襯底200表面形成有電介質(zhì)層201和多晶硅層202。半導(dǎo)體襯底200的材料可以是單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺(SiGe)，也可以是絕緣體上硅(SOI)?；蛘哌€可以包括其它的材料，例如銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。雖然在此描述了可以形成襯底200的材料的幾個示例，但是可以作為半導(dǎo)體襯底的任何材料均落入本發(fā)明的精神和范圍。本發(fā)明的柵極特征尺寸在65nm乃至45nm及其下，電介質(zhì)層201作為柵極電介質(zhì)層，其材料可以是氧化硅，氮氧化硅，優(yōu)選為高介電常數(shù)(high k)材料。High k材料能夠減小柵極與襯底之間的漏電流。本發(fā)明實施例中的highk材料是指介電常數(shù)在4以上的材料。 可以作為形成high k柵極電介質(zhì)層的材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等。特別優(yōu)選的是氧化鉿、氧化鋯和氧化鋁。雖然在此描述了可以用來形成電介質(zhì)層201的材料的少數(shù)示例，但是該層可以由減小柵極漏電流的其它材料形成。電介質(zhì)層201的生長方法可以是任何常規(guī)真空鍍膜技術(shù)，比如原子層沉積(ALD)、物理氣相淀積(PVD)、化學(xué)氣相淀積(CVD)、 等離子體增強型化學(xué)氣相淀積(PECVD)工藝，優(yōu)選為原子層沉積工藝。在這樣的工藝中，襯底200和電介質(zhì)層201之間會形成光滑的原子界面，可以形成理想厚度的電介質(zhì)層。本發(fā)明方法中，電介質(zhì)層201優(yōu)選的厚度在10-100 A之間。然后，在電介質(zhì)層201上形成多晶硅層202。多晶硅層202的材料為多晶硅或摻雜金屬雜質(zhì)的多晶硅，金屬雜質(zhì)至少包括一種金屬(例如鈦、鉭、鎢等)以及金屬硅化物。形成多晶硅層202的方法包括原子層沉積(ALD)、化學(xué)氣相淀積(CVD)、物理氣相淀積(PVD)、 等離子體增強型化學(xué)氣相淀積(PECVD)工藝。接著，執(zhí)行在所述襯底表面形成柵極的步驟。如圖8所示，形成所述柵極的步驟包括在多晶硅層202表面涂布光刻膠，并圖案化所涂布的光刻膠，形成如圖8所示光刻膠圖案205 ；以所形成的光刻膠圖案205為掩膜， 所形成的光刻膠圖案205定義了后續(xù)形成的柵極的位置和寬度，刻蝕暴露的多晶硅層202 以及電介質(zhì)層201，比如采用干法刻蝕工藝刻蝕多晶硅層202以及電介質(zhì)層201，形成柵極。在其它的實施例中，還可以在多晶硅層表面同時使用氮化硅硬掩膜層和光刻膠來形成刻蝕圖案，并以所形成的刻蝕圖案為掩膜刻蝕暴露的多晶硅層202以及電介質(zhì)層201， 形成柵極。在形成柵極并去除光刻膠后，使用磷酸去除硬掩膜層。在本發(fā)明的一個實施例中，刻蝕刻蝕多晶硅層202的工藝在等離子體刻蝕反應(yīng)室內(nèi)進(jìn)行，刻蝕的方向性可以通過控制離子源的偏置功率和陰極(也就是襯底)的偏壓功率實現(xiàn)，在本實施例中，反應(yīng)室內(nèi)通入刻蝕氣體的流量為50 400SCCm，襯底溫度控制在 20°C 90°C之間，腔體壓強為4 80mtorr，等離子源輸出功率為500 2000W，刻蝕劑采用氣體混合物，包括含氟氣體和氧氣、氮氣等；去除多晶硅層202表面的光刻膠圖案205，去除光刻膠圖案205可以利用灰化工藝或者濕法刻蝕工藝，因為利用濕法刻蝕工藝去除光刻膠圖案205的腐蝕液可能損傷柵電極層，所以優(yōu)選采用灰化工藝去除光刻膠圖案205。通過上述刻蝕步驟中，所刻蝕的是未摻雜的多晶硅，所以在不同位置刻蝕選擇比相同，刻蝕后所形成的柵極沒有瓶頸現(xiàn)象發(fā)生。參考圖9，在所述襯底200和柵極表面形成覆蓋所述襯底200和柵極的介質(zhì)層 206，并進(jìn)行平坦化處理，直至暴露所述柵極表面。形成所述介質(zhì)層206的工藝可以選擇現(xiàn)有的沉積工藝，比如，原子層沉積(ALD)、 化學(xué)氣相淀積(CVD)、物理氣相淀積(PVD)、等離子體增強型化學(xué)氣相淀積(PECVD)工藝，所述介質(zhì)層206的材料可以選擇與多晶硅有很高刻蝕選擇比的任意介質(zhì)材料，比如，二氧化硅或者無定形碳。所述介質(zhì)層206覆蓋所述柵電極層204，所述介質(zhì)層206的厚度等于所述多晶硅層202和電介質(zhì)層201的厚度之和的1. 1倍到5倍左右，從而確保后續(xù)化學(xué)機械研磨工藝可以得到比較平坦的效果，所形成的介質(zhì)層206可以在后續(xù)摻雜過程中避免離子植入到襯底200和其他不需要摻雜的柵極表面，從而形成保護(hù)和避免閾值電壓的改變。優(yōu)選地，介質(zhì)層206的厚度等于所述多晶硅層202和電介質(zhì)層201的厚度之和的1. 1倍。之后，對所形成的介質(zhì)層206進(jìn)行平坦化處理，直至暴露柵極，以與外部器件(未示出)形成良好電接觸。平坦化處理可以采用化學(xué)機械研磨法。參考圖10，對所述柵極進(jìn)行摻雜。對所述柵極摻雜的步驟包括在介質(zhì)層206表面形成暴露柵電極層204的光刻膠層207，為了在后續(xù)摻雜步驟中，光刻膠層207不影響柵電極層204側(cè)壁部分的摻雜濃度， 光刻膠層207的開口是柵電極層204的寬度d的1. 0 1. 1倍；以所述光刻膠層207為掩膜，采用離子注入法對所述柵電極層204進(jìn)行摻雜，以注入磷離子為例，磷離子的注入劑量為5. 0E+14 5. 0E+15原子/平方厘米，磷離子的注入能量為3 15KeV，可以通過控制注入劑量和注入能量以及注入時間控制摻雜濃度；去除光刻膠層207，去除光刻膠層207可以利用灰化工藝或者濕法刻蝕工藝，因為利用濕法刻蝕工藝去除光刻膠層207的腐蝕液可能損傷柵電極層，所以優(yōu)選采用灰化工藝去除光刻膠層207。參考圖11，形成覆蓋所述柵極側(cè)壁的氧化層208。形成覆蓋所述柵極側(cè)壁的氧化層208的步驟還包括去除介質(zhì)層206，因為介質(zhì)層 206與多晶硅柵有很高的刻蝕選擇比，所以可以利用干法刻蝕去除所述介質(zhì)層206，如果所述介質(zhì)層206的材料選擇的是無定形碳還可以選擇灰化工藝去除所述介質(zhì)層206。形成所述氧化層208的工藝可以選擇熱氧化工藝，在熱氧化爐或者爐管中進(jìn)行， 所形成的氧化層208可以對柵電極層204進(jìn)行修復(fù)刻蝕帶來的損傷，從而形成保護(hù)。因為所述氧化層208在摻雜和濕法去除工藝之后形成，所以可以避免摻雜工藝和濕法去除工藝對氧化層208造成影響，從而可以對柵極形成良好的保護(hù)。綜上，利用本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法，先刻蝕多晶硅，形成柵極，然后再進(jìn)行摻雜，有效避免了由于摻雜離子分布不均勻而導(dǎo)致刻蝕選擇比不同，從而避免引起瓶頸現(xiàn)象，此外，本發(fā)明所提供的方法，可以避免摻雜過程對柵極表面的氧化層的破壞。雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體器件的柵極形成方法，其特征在于，包含 提供襯底，所述襯底表面包含電介質(zhì)層和多晶硅層； 在所述襯底表面形成柵極；形成覆蓋所述襯底和柵極的介質(zhì)層，并進(jìn)行平坦化處理，直至暴露所述柵極； 對所述柵極進(jìn)行摻雜； 形成覆蓋柵極側(cè)壁的氧化層。
2.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，在所述襯底表面形成柵極的步驟包括在多晶硅層表面涂布光刻膠，并圖案化所涂布的光刻膠； 以所形成的光刻膠圖案為掩膜，刻蝕多晶硅層以及電介質(zhì)層； 去除多晶硅層表面的光刻膠圖案。
3.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，采用灰化工藝去除光刻膠圖案。
4.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，對所述NMOS柵極摻雜的材料是磷。
5.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，對所述PMOS柵極摻雜的材料是硼。
6.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，覆蓋所述襯底和柵極的介質(zhì)層的材料是二氧化硅或者無定形碳。
7.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，覆蓋所述襯底和柵極的介質(zhì)層的厚度是襯底表面的電介質(zhì)層和多晶硅層的厚度之和的1.1倍。
8.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，對所述柵極摻雜的步驟包括在介質(zhì)層表面形成光刻膠層，所述光刻膠層的開口是柵電極層的寬度的1.0 1. 1倍；以所述光刻膠層為掩膜，對所述柵電極層進(jìn)行摻雜； 去除光刻膠層。
9.依據(jù)權(quán)利要求1的柵極形成方法，其特征在于，采用離子注入的方法對所述柵電極層進(jìn)行摻雜。
10.據(jù)權(quán)利要求1的柵極形成方法，其特征在于，形成覆蓋柵極側(cè)壁的氧化層的步驟包括去除覆蓋所述襯底和柵極的介質(zhì)層。
全文摘要
一種半導(dǎo)體器件的柵極形成方法，包含提供襯底，所述襯底表面包含電介質(zhì)層和多晶硅層；在所述襯底表面形成柵極；形成覆蓋所述襯底和柵極的介質(zhì)層，并進(jìn)行平坦化處理，直至暴露所述柵極表面；對所述柵極進(jìn)行摻雜；形成覆蓋柵極側(cè)壁的氧化層。利用本發(fā)明所提供的半導(dǎo)體器件的柵極形成方法，先刻蝕多晶硅，形成柵極，然后再進(jìn)行摻雜，有效避免了由于摻雜離子分布不均勻而導(dǎo)致刻蝕和酸洗選擇比不同，從而避免了瓶頸現(xiàn)象，此外，本發(fā)明所提供的方法，可以避免摻雜過程對柵極表面的氧化層的破壞。
文檔編號H01L21/28GK102468147SQ20101053265
公開日2012年5月23日 申請日期2010年11月1日 優(yōu)先權(quán)日2010年11月1日
發(fā)明者何有豐, 何永根 申請人:中芯國際集成電路制造(上海)有限公司