專利名稱：整合轉(zhuǎn)換器的半導(dǎo)體組件及其封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體組件及其封裝結(jié)構(gòu)，尤指一種整合轉(zhuǎn)換器的半導(dǎo)體組件及其封裝結(jié)構(gòu)。
背景技術(shù)：
電子裝置通常包含有不同的組件，每一組件所需的操作電壓可能都不同。因此，在電子裝置中，需要通過直流對(duì)直流電壓轉(zhuǎn)換電路，來達(dá)到電壓準(zhǔn)位的調(diào)節(jié)(升壓或降壓)， 并使之穩(wěn)定在所設(shè)定的電壓數(shù)值。依不同的電源需求，可延伸出許多不同型態(tài)的直流對(duì)直流電壓轉(zhuǎn)換器，但其皆源自于降壓式轉(zhuǎn)換器(Buck/St印Down Converter)及升壓式轉(zhuǎn)換器 (Boost/Step Up Converter)。公知降壓轉(zhuǎn)換器是由一高側(cè)N型金屬氧化物半導(dǎo)體場(chǎng)效晶體管(high sideNMOSFET)組件以及一低側(cè)N型金屬氧化物半導(dǎo)體場(chǎng)效晶體管(low sideNMOSFET)組件所構(gòu)成。并且，為了使高側(cè)NM0SFET組件與低側(cè)NM0SFET組件可電性連接至電路板上，一般需封裝至同一封裝結(jié)構(gòu)中。請(qǐng)參考圖1，圖1為公知降壓轉(zhuǎn)換器封裝結(jié)構(gòu)示意圖。如圖1所示，公知降壓轉(zhuǎn)換器封裝結(jié)構(gòu)10包括一導(dǎo)線架12、一高側(cè)NM0SFET組件14、一低側(cè)NM0SFET組件16、一肖特基二極管(Schottky diode) 18以及一封裝膠體20。導(dǎo)線架12包括一第一導(dǎo)腳12a、一第二導(dǎo)腳12b、一第三導(dǎo)腳12c、一第四導(dǎo)腳12d、一第五導(dǎo)腳12e、一第六導(dǎo)腳12f、一第七導(dǎo)腳 12g、一第八導(dǎo)腳12h、一第一芯片承座12i以及一第二芯片承座12j。第一導(dǎo)腳12a以及第二導(dǎo)腳12b與第一芯片承座12i連接在一起，且第五導(dǎo)腳12e、第六導(dǎo)腳12f以及第七導(dǎo)腳 12g與第二芯片承座12j連接在一起。高側(cè)NM0SFET組件14設(shè)于第一芯片承座12i上，使高側(cè)NM0SFET組件14的漏極電性連接至第一芯片承座12i，且高側(cè)NM0SFET組件14的源極14b以及柵極14c分別通過金線22電性連接至第七導(dǎo)腳12g以及第八導(dǎo)腳12h。此外， 低側(cè)NM0SFET組件16與肖特基二極管18設(shè)于第二芯片承座12 j上，使低側(cè)NM0SFET組件 16的漏極與肖特基二極管18的N型端電性連接至第二芯片承座12 j，且低側(cè)NM0SFET組件 16的源極16b通過金線22電性連接肖特基二極管18的P型端以及第四導(dǎo)腳12d，而低側(cè) NM0SFET組件16的柵極16c則通過金線22電性連接至第三導(dǎo)腳12c。因此，第一導(dǎo)腳12a 與第二導(dǎo)腳12b即代表高側(cè)NM0SFET組件14的漏極，且第三導(dǎo)腳12c代表低側(cè)NM0SFET組件16的柵極16c。第四導(dǎo)腳12d代表低側(cè)NM0SFET組件16的源極16b，且第五導(dǎo)腳12e、第六導(dǎo)腳12f以及第七導(dǎo)腳12g代表高側(cè)NM0SFET組件14的源極14b以及低側(cè)NM0SFET組件16的漏極。第八導(dǎo)腳12h代表高側(cè)NM0SFET組件14的柵極14c。于公知降壓轉(zhuǎn)換器封裝結(jié)構(gòu)10中，由于高側(cè)NM0SFET組件14的漏極與低側(cè) NM0SFET組件16的漏極皆位于組件芯片的下表面，因此導(dǎo)線架12需具有彼此電性隔離的第一芯片承座12i與第二芯片承座12j，用以分別設(shè)置高側(cè)NM0SFET組件14以及低側(cè)NM0SFET 組件16，才能避免高側(cè)NM0SFET組件14的漏極與低側(cè)NM0SFET組件16的漏極電性連接。 如此一來，第一芯片承座12i與第二芯片承座12 j之間需具有一定距離的間隙，一般為250微米，并且高側(cè)NM0SFET組件14距離第一芯片承座12i邊緣的寬度以及低側(cè)NM0SFET組件 16距離第二芯片承座12j邊緣的寬度皆亦須約略為250微米，以避免于設(shè)置高側(cè)NM0SFET 組件14與低側(cè)NM0SFET組件16時(shí)，高側(cè)NM0SFET組件14與低側(cè)NM0SFET組件16的位置分別超出第一芯片承座12i與第二芯片承座12j。由此可知，高側(cè)NM0SFET組件14與低側(cè)NM0SFET組件16的間距至少需750微米。 于固定封裝結(jié)構(gòu)的大小時(shí)，高側(cè)NM0SFET組件14與低側(cè)NM0SFET組件16的大小因而會(huì)隨之被限制住。借此，高側(cè)NM0SFET組件14的漏極與源極14b之間與低側(cè)NM0SFET組件16 的漏極與源極16b之間的開啟電阻會(huì)受到組件芯片的縮小而相對(duì)應(yīng)增加，進(jìn)而增加電壓轉(zhuǎn)換的功率損失。并且，在公知降壓轉(zhuǎn)換器封裝結(jié)構(gòu)10中，高側(cè)NM0SFET組件14的源極14b電性連接至低側(cè)NM0SFET組件16的漏極，因此為了達(dá)到此目的，公知降壓轉(zhuǎn)換器封裝結(jié)構(gòu)10須利用金線將高側(cè)NM0SFET組件14的源極14b電性連接至第七導(dǎo)腳12g，并通過第七導(dǎo)腳12g 與第二芯片承座12 j連接在一起，才能使高側(cè)NM0SFET組件14的源極14b電性連接至低側(cè) NM0SFET組件16的漏極。因此，高側(cè)NM0SFET組件14的源極14b與低側(cè)NM0SFET組件16 的漏極之間的電阻亦會(huì)受到傳遞路徑的限制，因而亦造成電壓轉(zhuǎn)換的功率損失。因此，降低公知降壓轉(zhuǎn)換器的封裝結(jié)構(gòu)中所產(chǎn)生的功率損失實(shí)為業(yè)界極力改善的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種整合轉(zhuǎn)換器的半導(dǎo)體組件及其封裝結(jié)構(gòu)，以降低轉(zhuǎn)換器的封裝結(jié)構(gòu)中所產(chǎn)生的功率損失。為達(dá)上述的目的，本發(fā)明提供一種整合轉(zhuǎn)換器的半導(dǎo)體組件。半導(dǎo)體組件包括一半導(dǎo)體基底、至少一高側(cè)晶體管組件、一高側(cè)漏極金屬層、一高側(cè)柵極金屬層、一共同金屬層、至少一低側(cè)晶體管組件、一低側(cè)源極金屬層、一低側(cè)柵極金屬層以及一第一層間介電層。半導(dǎo)體基底定義有一高側(cè)晶體管組件區(qū)以及一低側(cè)晶體管組件區(qū)，且半導(dǎo)體基底具有一第一導(dǎo)電類型。高側(cè)晶體管組件設(shè)于高側(cè)晶體管組件區(qū)內(nèi)，且高側(cè)晶體管組件包括一高側(cè)基體摻雜區(qū)、一輕漏極摻雜區(qū)、一漏極摻雜區(qū)、一高側(cè)源極摻雜區(qū)以及一高側(cè)柵極導(dǎo)電層。高側(cè)基體摻雜區(qū)設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底內(nèi)，且高側(cè)基體摻雜區(qū)具有一第二導(dǎo)電類型。輕漏極摻雜區(qū)設(shè)于高側(cè)基體摻雜區(qū)內(nèi)，且輕漏極摻雜區(qū)具有第一導(dǎo)電類型。 漏極摻雜區(qū)設(shè)于輕漏極摻雜區(qū)內(nèi)，且漏極摻雜區(qū)具有第一導(dǎo)電類型。高側(cè)源極摻雜區(qū)設(shè)于輕漏極摻雜區(qū)一側(cè)的高側(cè)基體摻雜區(qū)內(nèi)，且高側(cè)源極摻雜區(qū)具有第一導(dǎo)電類型。高側(cè)柵極導(dǎo)電層設(shè)于輕漏極摻雜區(qū)與高側(cè)源極摻雜區(qū)之間的高側(cè)基體摻雜區(qū)上。高側(cè)漏極金屬層設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接漏極摻雜區(qū)。高側(cè)柵極金屬層設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接至高側(cè)柵極導(dǎo)電層。共同金屬層設(shè)于半導(dǎo)體基底下，且電性連接高側(cè)源極摻雜區(qū)與半導(dǎo)體基底。低側(cè)晶體管組件設(shè)于低側(cè)晶體管組件區(qū)內(nèi)，且低側(cè)晶體管組件具有一柵極、一源極以及一漏極，其中半導(dǎo)體基底作為低側(cè)晶體管組件的漏極。低側(cè)源極金屬層設(shè)于低側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接低側(cè)晶體管組件的源極。低側(cè)柵極金屬層設(shè)于低側(cè)晶體管組件的半導(dǎo)體基底上，且電性連接低側(cè)晶體管組件的柵極。第一層間介電層設(shè)于半導(dǎo)體基底與高側(cè)漏極金屬層以及低側(cè)源極金屬層之間。為達(dá)上述的目的，本發(fā)明提供一種整合轉(zhuǎn)換器的半導(dǎo)體組件封裝結(jié)構(gòu)。半導(dǎo)體組件封裝結(jié)構(gòu)包括一導(dǎo)線架、一半導(dǎo)體組件以及一封裝體。導(dǎo)線架包括一芯片承座、一第一導(dǎo)腳、一第二導(dǎo)腳、一第三導(dǎo)腳、一第四導(dǎo)腳、一第五導(dǎo)腳、一第六導(dǎo)腳、一第七導(dǎo)腳以及一第八導(dǎo)腳。芯片承座具有一第一側(cè)以及一相對(duì)于第一側(cè)的第二側(cè)。第一導(dǎo)腳、第二導(dǎo)腳、第三導(dǎo)腳以及第四導(dǎo)腳設(shè)于芯片承座的第一側(cè)，且第三導(dǎo)腳與第四導(dǎo)腳電性連接芯片承座。 第五導(dǎo)腳、第六導(dǎo)腳、第七導(dǎo)腳以及第八導(dǎo)腳設(shè)于芯片承座的第二側(cè)，且第六導(dǎo)腳與第五導(dǎo)腳相連接，而第八導(dǎo)腳與第七導(dǎo)腳相連接。半導(dǎo)體組件設(shè)于芯片承座上，且半導(dǎo)體組件包括一半導(dǎo)體基底、至少一高側(cè)晶體管組件、一高側(cè)漏極金屬層、一高側(cè)柵極金屬層、一共同金屬層、至少一低側(cè)晶體管組件、一低側(cè)源極金屬層、一低側(cè)柵極金屬層以及一第一層間介電層。半導(dǎo)體基底定義有一高側(cè)晶體管組件區(qū)以及一低側(cè)晶體管組件區(qū)，且半導(dǎo)體基底具有一第一導(dǎo)電類型。高側(cè)晶體管組件設(shè)于高側(cè)晶體管組件區(qū)內(nèi)，且高側(cè)晶體管組件包括一高側(cè)基體摻雜區(qū)、一輕漏極摻雜區(qū)、一漏極摻雜區(qū)、一高側(cè)源極摻雜區(qū)以及一高側(cè)柵極導(dǎo)電層。高側(cè)基體摻雜區(qū)設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底內(nèi)，且高側(cè)基體摻雜區(qū)具有一第二導(dǎo)電類型。輕漏極摻雜區(qū)設(shè)于高側(cè)基體摻雜區(qū)內(nèi)，且輕漏極摻雜區(qū)具有第一導(dǎo)電類型。 漏極摻雜區(qū)設(shè)于輕漏極摻雜區(qū)內(nèi)，且漏極摻雜區(qū)具有第一導(dǎo)電類型。高側(cè)源極摻雜區(qū)設(shè)于輕漏極摻雜區(qū)一側(cè)的高側(cè)基體摻雜區(qū)內(nèi)，且高側(cè)源極摻雜區(qū)具有第一導(dǎo)電類型。高側(cè)柵極導(dǎo)電層設(shè)于輕漏極摻雜區(qū)與高側(cè)源極摻雜區(qū)之間的高側(cè)基體摻雜區(qū)上。高側(cè)漏極金屬層設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接漏極摻雜區(qū)。高側(cè)柵極金屬層設(shè)于高側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接至高側(cè)柵極導(dǎo)電層。共同金屬層設(shè)于半導(dǎo)體基底下，且電性連接高側(cè)源極摻雜區(qū)與半導(dǎo)體基底。低側(cè)晶體管組件設(shè)于低側(cè)晶體管組件區(qū)內(nèi)，且低側(cè)晶體管組件具有一柵極、一源極以及一漏極，其中半導(dǎo)體基底作為低側(cè)晶體管組件的漏極。低側(cè)源極金屬層設(shè)于低側(cè)晶體管組件區(qū)的半導(dǎo)體基底上，且電性連接低側(cè)晶體管組件的源極。低側(cè)柵極金屬層設(shè)于低側(cè)晶體管組件的半導(dǎo)體基底上，且電性連接低側(cè)晶體管組件的柵極。第一層間介電層設(shè)于半導(dǎo)體基底與高側(cè)漏極金屬層以及低側(cè)源極金屬層之間。封裝體包覆半導(dǎo)體組件以及部分導(dǎo)線架。綜上所述，本發(fā)明的半導(dǎo)體組件是于同一半導(dǎo)體基底上制作出高側(cè)晶體管組件與低側(cè)晶體管組件，使半導(dǎo)體組件封裝結(jié)構(gòu)僅需利用一芯片承座來設(shè)置一半導(dǎo)體組件，且設(shè)置于芯片承座的半導(dǎo)體組件可增加半導(dǎo)體基底的面積或增加高側(cè)晶體管組件與低側(cè)晶體管組件的大小，借此高側(cè)晶體管組件的漏極與源極之間與低側(cè)晶體管組件的漏極與源極之間的開啟電阻可被提高，進(jìn)而降低電源轉(zhuǎn)換的功率損耗。


圖1為公知降壓轉(zhuǎn)換器的封裝結(jié)構(gòu)示意圖。圖2為本發(fā)明第一實(shí)施例的整合轉(zhuǎn)換器的半導(dǎo)體組件的封裝結(jié)構(gòu)的上視示意圖。圖3至圖7為本發(fā)明第一實(shí)施例整合轉(zhuǎn)換器的半導(dǎo)體組件的制作方法示意圖。圖8為利用本發(fā)明半導(dǎo)體組件來做切換的一轉(zhuǎn)換器的電路示意圖。圖9為本發(fā)明第一實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的另一實(shí)施態(tài)樣。圖10為本發(fā)明第一實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)又一實(shí)施態(tài)樣。
圖11為本發(fā)明第二實(shí)施例的半導(dǎo)體組件的剖面示意圖。圖12為本發(fā)明第二實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的上視示意圖。圖13為本發(fā)明第三實(shí)施例的半導(dǎo)體組件以及其封裝結(jié)構(gòu)的上視示意圖。圖14為本發(fā)明第四實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的上視示意圖。其中，附圖標(biāo)記說明如下10降壓轉(zhuǎn)換器封裝結(jié)構(gòu)12導(dǎo)線架
12a第一導(dǎo)腳12b第二導(dǎo)腳
12c第三導(dǎo)腳12d第四導(dǎo)腳
12e第五導(dǎo)腳12f第六導(dǎo)腳
12g第七導(dǎo)腳12h第八導(dǎo)腳
12i第一芯片承座12j第二芯片承座
14高側(cè)NM0SFET組件14b源極
14c柵極16低側(cè)NM0SFET組件
16b源極16c柵極
18肖特基二極管20封裝膠體
22金線100半導(dǎo)體組件
102半導(dǎo)體基底104高側(cè)晶體管組件
106低側(cè)晶體管組件108上表面
110下表面112高側(cè)晶體管組件區(qū)
114低側(cè)晶體管組件區(qū)116基材
118外延層120高側(cè)基體摻雜區(qū)
122輕漏極摻雜區(qū)124漏極摻雜區(qū)
126高側(cè)源極摻雜區(qū)128第一絕緣層
130高側(cè)柵極導(dǎo)電層132第一層間介電層
134第一接觸摻雜區(qū)136第一接觸插塞
138第二接觸插塞140第三接觸插塞
142第二接觸摻雜區(qū)144溝槽
146第二絕緣層148低側(cè)柵極導(dǎo)電層
150低側(cè)基體摻雜區(qū)152低側(cè)源極摻雜區(qū)
154第三接觸摻雜區(qū)156第四接觸插塞
158第二層間介電層160高側(cè)漏極金屬層
162高側(cè)源極金屬層164高側(cè)柵極金屬層
166共同金屬層168低側(cè)源極金屬層
170低側(cè)柵極金屬層172基體摻雜區(qū)
174第一接觸洞176第二接觸洞
178第三接觸洞180第四接觸洞
182第五接觸洞184第四接觸摻雜區(qū)
186第五接觸插塞200半導(dǎo)體組件封裝結(jié)構(gòu)
202導(dǎo)線架202a芯片承座
202b第一導(dǎo)腳202c第二導(dǎo)腳
202d第三導(dǎo)腳202e第四導(dǎo)腳
202f第五導(dǎo)腳202g第六導(dǎo)腳
202h第七導(dǎo)腳202i第八導(dǎo)腳
204封裝體206第一導(dǎo)電組件
208第二導(dǎo)電組件210第三導(dǎo)電組件
212第四導(dǎo)電組件214第五導(dǎo)電組件
216控制組件218方向
300半導(dǎo)體組件302第二層間介電層
304第二接觸插塞306高側(cè)漏極金屬層
350半導(dǎo)體組件封裝結(jié)構(gòu)352第四導(dǎo)電組件
400半導(dǎo)體組件450半導(dǎo)體組件封裝結(jié)構(gòu)
500半導(dǎo)體組件550半導(dǎo)體組件封裝結(jié)構(gòu)
Vin輸入端Vout 輸出端
L電感D肖特基二極管
C電容R負(fù)載電阻
具體實(shí)施例方式請(qǐng)參考圖2至圖4，圖2為本發(fā)明第一實(shí)施例的整合轉(zhuǎn)換器的半導(dǎo)體組件的封裝結(jié)構(gòu)的上視示意圖，圖3為圖2沿著AA’線的剖面示意圖，且圖4為圖2沿著BB’線的剖面示意圖。如圖2至圖4所示，本實(shí)施例的半導(dǎo)體組件100包括一半導(dǎo)體基底102、至少一高側(cè)晶體管組件104以及至少一低側(cè)晶體管組件106。半導(dǎo)體基底102具有一上表面108以及一下表面110，且半導(dǎo)體基底102的上表面108定義有一高側(cè)晶體管組件區(qū)112以及一低側(cè)晶體管組件區(qū)114，其中高側(cè)晶體管組件104設(shè)置于高側(cè)晶體管組件區(qū)112內(nèi)，且低側(cè)晶體管組件106設(shè)置于低側(cè)晶體管組件區(qū)114內(nèi)。此外，半導(dǎo)體基底102具有一第一導(dǎo)電類型， 且本實(shí)施例的第一導(dǎo)電類型以N型為例，但不以此為限。半導(dǎo)體基底102包括一基材116 以及一外延層118，其中外延層118設(shè)于基材116?；?16可包括例如硅基材的材料，且基材116的摻雜濃度高于外延層118的摻雜濃度。由于半導(dǎo)體組件100的耐壓能力隨著外延層118的厚度增加及摻雜濃度降低而增加，因此外延層118的厚度可視耐壓需求加以調(diào)
iF. ο于本實(shí)施例中，高側(cè)晶體管組件104包括一高側(cè)基體摻雜區(qū)120、一輕漏極摻雜 (light-doped drain, LDD)區(qū)122、一漏極摻雜區(qū)124、至少一高側(cè)源極摻雜區(qū)126、一第一絕緣層128以及至少一高側(cè)柵極導(dǎo)電層130。高側(cè)基體摻雜區(qū)120設(shè)于高側(cè)晶體管組件區(qū) 112的半導(dǎo)體基底102內(nèi)，且高側(cè)基體摻雜區(qū)120具有一第二導(dǎo)電類型。本實(shí)施例的第二導(dǎo)電類型以P型為例，但不以此為限。本發(fā)明的第一導(dǎo)電類型與第二導(dǎo)電類型不限分別為N型與P型，亦可互換。輕漏極摻雜區(qū)122設(shè)于高側(cè)基體摻雜區(qū)120內(nèi)，且輕漏極摻雜區(qū)122具有第一導(dǎo)電類型。漏極摻雜區(qū)124設(shè)于輕漏極摻雜區(qū)122內(nèi)，且漏極摻雜區(qū)124具有第一導(dǎo)電類型。并且，輕漏極摻雜區(qū)122與漏極摻雜區(qū)124可作為高側(cè)晶體管組件104的漏極。 高側(cè)源極摻雜區(qū)126設(shè)于輕漏極摻雜區(qū)122 —側(cè)的高側(cè)基體摻雜區(qū)120內(nèi)，且高側(cè)源極摻雜區(qū)126具有第一導(dǎo)電類型。高側(cè)源極摻雜區(qū)126可作為高側(cè)晶體管組件104的源極，且位于輕漏極摻雜區(qū)122與高側(cè)源極摻雜區(qū)126之間的高側(cè)基體摻雜區(qū)120可作為高側(cè)晶體管組件104的信道區(qū)。本實(shí)施例的高側(cè)源極摻雜區(qū)126與漏極摻雜區(qū)124的摻雜濃度高于輕漏極摻雜區(qū)122的摻雜濃度，且輕漏極摻雜區(qū)122是用于承受從漏極摻雜區(qū)124傳來的高電壓，以避免高電壓破壞高側(cè)晶體管組件104的結(jié)構(gòu)。由此可知，高側(cè)晶體管組件104為一橫向擴(kuò)散金屬氧化物半導(dǎo)體(laterally diffused metal-oxide-semiconductor, LDMOS) 組件。此外，第一絕緣層128覆蓋于半導(dǎo)體基底102的上表面108，且高側(cè)柵極導(dǎo)電層130 設(shè)于輕漏極摻雜區(qū)122與高側(cè)源極摻雜區(qū)126之間的高側(cè)基體摻雜區(qū)120上，以作為高側(cè)晶體管組件104的柵極。本發(fā)明的高側(cè)晶體管組件104不限于僅具有單一高側(cè)源極摻雜區(qū) 126與單一高側(cè)柵極導(dǎo)電層130，可根據(jù)所欲形成高側(cè)晶體管組件104的數(shù)量來調(diào)整高側(cè)源極摻雜區(qū)126與高側(cè)柵極導(dǎo)電層130的數(shù)量，亦即高側(cè)晶體管組件104可包括二個(gè)高側(cè)源極摻雜區(qū)126，分別設(shè)于輕漏極摻雜區(qū)122兩側(cè)的高側(cè)基體摻雜區(qū)120內(nèi)，本發(fā)明不以此為限。再者，本實(shí)施例的半導(dǎo)體組件100另包括一第一層間介電層132、一第一接觸摻雜區(qū)134、一第一接觸插塞136、至少一第二接觸插塞138以及一第三接觸插塞140，且高側(cè)晶體管組件104另包括一第二接觸摻雜區(qū)142。第一層間介電層132覆蓋于第一絕緣層128 上。第一接觸摻雜區(qū)134設(shè)于高側(cè)晶體管組件區(qū)112的高側(cè)基體摻雜區(qū)120 —側(cè)的半導(dǎo)體基底102內(nèi)，且第一接觸摻雜區(qū)134具有第二導(dǎo)電類型。第一接觸插塞136設(shè)于第一接觸摻雜區(qū)134上，并貫穿第一絕緣層128以及第一層間介電層132。第二接觸摻雜區(qū)142設(shè)于高側(cè)源極摻雜區(qū)126下的高側(cè)基體摻雜區(qū)120內(nèi)，且第二接觸摻雜區(qū)142具有第二導(dǎo)電類型。第二接觸插塞138設(shè)于第二接觸摻雜區(qū)142上，并貫穿高側(cè)源極摻雜區(qū)126、第一絕緣層128以及第一層間介電層132。第三接觸插塞140位于輕漏極摻雜區(qū)122上，且貫穿漏極摻雜區(qū)124、第一絕緣層128以及第一層間介電層132。于本實(shí)施例中，低側(cè)晶體管組件區(qū)114的半導(dǎo)體基底102具有至少一溝槽144。低側(cè)晶體管組件106包括一第二絕緣層146、一低側(cè)柵極導(dǎo)電層148、一低側(cè)基體摻雜區(qū)150、 一低側(cè)源極摻雜區(qū)152、一第三接觸摻雜區(qū)154以及一第四接觸插塞156。第二絕緣層146 覆蓋于溝槽144內(nèi)的半導(dǎo)體基底102上，且本實(shí)施例的第一絕緣層128與第二絕緣層146 的材料可包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介電層，但不限于此。低側(cè)柵極導(dǎo)電層148設(shè)于溝槽144內(nèi)，且作為低側(cè)晶體管組件106的柵極。本實(shí)施例的高側(cè)柵極導(dǎo)電層130與低側(cè)柵極導(dǎo)電層148的材料可包括例如摻雜的多晶硅材料，但不限于此。低側(cè)基體摻雜區(qū)150設(shè)于低側(cè)晶體管組件區(qū)114的溝槽144 一側(cè)的半導(dǎo)體基底102 內(nèi)，且低側(cè)基體摻雜區(qū)150具有第二導(dǎo)電類型。低側(cè)源極摻雜區(qū)152設(shè)于低側(cè)基體摻雜區(qū) 150內(nèi)，且低側(cè)源極摻雜區(qū)152具有第一導(dǎo)電類型，并作為低側(cè)晶體管組件106的源極。第三接觸摻雜區(qū)154設(shè)于低側(cè)源極摻雜區(qū)152下的低側(cè)基體摻雜區(qū)150內(nèi)，且具有第二導(dǎo)電類型。第四接觸插塞156設(shè)于第三接觸摻雜區(qū)154上，并貫穿低側(cè)源極摻雜區(qū)152、第一絕緣層128以及第一層間介電層132。另外，本實(shí)施例的位于低側(cè)晶體管組件區(qū)114的半導(dǎo)體基底102是作為低側(cè)晶體管組件106的漏極，且位于低側(cè)源極摻雜區(qū)152與半導(dǎo)體基底 102之間并鄰近第二絕緣層146的低側(cè)基體摻雜區(qū)150是作為低側(cè)晶體管組件106的信道區(qū)。由此可知，本實(shí)施例的低側(cè)晶體管組件106為一溝槽式金氧半導(dǎo)體晶體管組件，但不限于此。并且，本發(fā)明所形成的溝槽144的數(shù)量不限僅為單一個(gè)，亦可為多個(gè)，并可根據(jù)所欲形成低側(cè)晶體管組件的數(shù)量來做相對(duì)應(yīng)的調(diào)整。此外，本實(shí)施例的半導(dǎo)體組件100另包括一第二層間介電層158、一高側(cè)漏極金屬層160、一高側(cè)源極金屬層162、一高側(cè)柵極金屬層164、一共同金屬層166、一低側(cè)源極金屬層168以及一低側(cè)柵極金屬層170。第二層間介電層158設(shè)置于第一層間介電層132上，且暴露出部分第一接觸插塞136、部分第二接觸插塞138以及部分第三接觸插塞140。高側(cè)漏極金屬層160設(shè)于高側(cè)晶體管組件區(qū)112的第一層間介電層132、第二層間介電層158以及第三接觸插塞140上，且通過第三接觸插塞140電性連接至漏極摻雜區(qū)124與輕漏極摻雜區(qū)122。高側(cè)源極金屬層162設(shè)于高側(cè)晶體管組件區(qū)112的第一層間介電層132、第二層間介電層158、第一接觸插塞136以及第二接觸插塞138上，并位于高側(cè)漏極金屬層160的一側(cè)，且通過第一接觸插塞136電性連接至第一接觸摻雜區(qū)134與外延層118，并通過第二接觸插塞138電性連接至高側(cè)源極摻雜區(qū)126與第二接觸摻雜區(qū)142。值得注意的是，本實(shí)施例的高側(cè)漏極金屬層160與高側(cè)源極金屬層162分別與第一接觸插塞136、第二接觸插塞 138以及第三接觸插塞140部分重迭，但本實(shí)施例的第二層間介電層158不僅設(shè)置于高側(cè)漏極金屬層160與第一接觸插塞136以及第二接觸插塞138之間，亦設(shè)置于高側(cè)源極金屬層 162與第三接觸插塞140之間，以電性隔離高側(cè)漏極金屬層160與第一接觸插塞136以及第二接觸插塞138，且電性隔離高側(cè)源極金屬層162與第三接觸插塞140。因此，高側(cè)漏極金屬層160可與高側(cè)晶體管組件104的源極電性隔離，且高側(cè)源極金屬層162可與高側(cè)晶體管組件104的漏極電性隔離。本實(shí)施例的第一層間介電層132與第二層間介電層158的材料可包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介電層，但不限于此。此外，高側(cè)柵極金屬層164設(shè)于高側(cè)晶體管組件區(qū)112的第一層間介電層132，并圍繞高側(cè)漏極金屬層160與高側(cè)源極金屬層162，且電性連接至高側(cè)柵極導(dǎo)電層130。共同金屬層166設(shè)于半導(dǎo)體基底102的下表面110，借此可電性連接高側(cè)源極摻雜區(qū)126與半導(dǎo)體基底102。低側(cè)源極金屬層168設(shè)于低側(cè)晶體管組件區(qū)114的半導(dǎo)體基底102上，且通過第四接觸插塞156電性連接至低側(cè)源極摻雜區(qū)152。低側(cè)柵極金屬層170設(shè)于低側(cè)晶體管組件106的半導(dǎo)體基底102上，且電性連接低側(cè)柵極導(dǎo)電層148。值得注意的是，本實(shí)施例的半導(dǎo)體組件100利用第一接觸插塞136將高側(cè)源極金屬層162電性連接至作為低側(cè)晶體管組件106的漏極的半導(dǎo)體基底102，借此高側(cè)晶體管組件104的源極可電性連接低側(cè)晶體管組件106的漏極，并電性連接至共同金屬層166。由此可知，本實(shí)施例的半導(dǎo)體組件100將高側(cè)晶體管組件104與低側(cè)晶體管組件 106制作于同一半導(dǎo)體基底102，并通過第一接觸插塞136將高側(cè)晶體管組件104的源極與低側(cè)晶體管組件106的漏極電性連接在一起，使高側(cè)晶體管組件104與低側(cè)晶體管組件106
可整合為一轉(zhuǎn)換器。以下將描述本實(shí)施例半導(dǎo)體組件的制作方法，且第一導(dǎo)電類型與第二導(dǎo)電類型分別以N型與P型為例，但本發(fā)明不限于此。請(qǐng)參考圖5至圖7，且一并參考圖3與圖4。圖3 至圖7為本發(fā)明第一實(shí)施例整合轉(zhuǎn)換器的半導(dǎo)體組件的制作方法示意圖。如圖5所示，首先提供N型半導(dǎo)體基底102。然后，利用一第一道光掩膜配合光刻暨蝕刻工藝，于低側(cè)晶體管組件區(qū)114內(nèi)的N型半導(dǎo)體基底102的上表面108形成溝槽144。接著，于溝槽144內(nèi)的N 型半導(dǎo)體基底102上覆蓋第二絕緣層146，并且于溝槽144內(nèi)填入低側(cè)柵極導(dǎo)電層148。隨后，利用一第二道光掩膜配合光刻暨蝕刻工藝，進(jìn)行一 P型離子注入工藝以及一驅(qū)入工藝， 于高側(cè)晶體管組件區(qū)112的N型半導(dǎo)體基底102內(nèi)形成P型高側(cè)基體摻雜區(qū)120、于溝槽 144 一側(cè)的N型半導(dǎo)體基底102內(nèi)形成P型低側(cè)基體摻雜區(qū)150以及于位于低側(cè)晶體管組件區(qū)114的邊緣的半導(dǎo)體基底102內(nèi)形成一 P型基體摻雜區(qū)172。由于P型高側(cè)基體摻雜區(qū)120與P型低側(cè)基體摻雜區(qū)150同時(shí)形成，因此具有相同深度。用于形成P型摻雜區(qū)的離子注入工藝所注入的離子包括例如硼離子或氟化硼離子等摻質(zhì)離子，但不以此為限。接著，利用一第三道光掩膜配合光刻暨蝕刻工藝，進(jìn)行一 N型離子注入工藝以及一驅(qū)入工藝， 于P型高側(cè)基體摻雜區(qū)120內(nèi)形成N型輕漏極摻雜區(qū)122。然后，如圖6所示，利用一第四道光掩膜配合光刻暨蝕刻工藝，于N型輕漏極摻雜區(qū)122 —側(cè)的P型高側(cè)基體摻雜區(qū)120內(nèi)形成N型高側(cè)源極摻雜區(qū)126、于高側(cè)晶體管組件區(qū)112的N型輕漏極摻雜區(qū)122內(nèi)形成N型漏極摻雜區(qū)124以及于P型低側(cè)基體摻雜區(qū) 150內(nèi)形成N型低側(cè)源極摻雜區(qū)152。接著，于N型半導(dǎo)體基底102的上表面108覆蓋第一絕緣層128。然后，利用一第五道光掩膜配合光刻暨蝕刻工藝，于N型輕漏極摻雜區(qū)122與 N型高側(cè)源極摻雜區(qū)126之間的第一絕緣層128上形成高側(cè)柵極導(dǎo)電層130。接著，如圖7所示，于第一絕緣層128與高側(cè)柵極導(dǎo)電層130上覆蓋第一層間介電層132，并且再利用一第六道光掩膜配合光刻暨蝕刻工藝，于第一層間介電層132中形成一第一接觸洞174、至少一第二接觸洞176、一第三接觸洞178、一第四接觸洞180以及一第五接觸洞182。第一接觸洞174貫穿高側(cè)晶體管組件區(qū)112的第一層間介電層132以及第一絕緣層128，并暴露出高側(cè)晶體管組件區(qū)112與低側(cè)晶體管組件區(qū)114之間的N型半導(dǎo)體基底102的一部分。第二接觸洞176貫穿第一層間介電層132、第一絕緣層128以及N型高側(cè)源極摻雜區(qū)126，并暴露出P型高側(cè)基體摻雜區(qū)120。第三接觸洞178貫穿第一層間介電層 132、第一絕緣層128與N型漏極摻雜區(qū)124，并暴露出N型輕漏極摻雜區(qū)122。第四接觸洞 180貫穿低側(cè)晶體管組件區(qū)114的第一層間介電層132、第一絕緣層128以及N型低側(cè)源極摻雜區(qū)152，并暴露出P型低側(cè)基體摻雜區(qū)150。第五接觸洞182貫穿第一層間介電層132 與第一絕緣層128，并暴露出P型基體摻雜區(qū)172。然后，利用一第七道光掩膜配合光刻暨蝕刻工藝，進(jìn)行一 P型離子注入工藝以及一驅(qū)入工藝，于第一接觸洞174所暴露的N型半導(dǎo)體基底102內(nèi)形成第一 P型接觸摻雜區(qū)134、于第二接觸洞176所暴露出的P型高側(cè)基體摻雜區(qū)120內(nèi)形成第二 P型接觸摻雜區(qū)142、于第四接觸洞180所暴露出的P型低側(cè)基體摻雜區(qū)150內(nèi)形成第三P型接觸摻雜區(qū)154、以及于第五接觸洞182所暴露出的P型基體摻雜區(qū) 172內(nèi)形成一第四P型接觸摻雜區(qū)184。接著，形成第一接觸插塞136填滿第一接觸洞174、 形成第二接觸插塞138填滿第二接觸洞176、形成第三接觸插塞140填滿第三接觸洞178、 形成第四接觸插塞156填滿第四接觸洞180以及形成一第五接觸插塞186填滿第五接觸洞 182。然后，如圖3與圖4所示，利用一第八道光掩膜配合光刻暨蝕刻工藝，于高側(cè)晶體管組件區(qū)112的第一層間介電層132上形成一第二層間介電層158，且第二層間介電層158 暴露出第一接觸插塞136以及第二接觸插塞138的一部分與第三接觸插塞140的一部分。 接著，利用一第九道光掩膜配合光刻暨蝕刻工藝，于高側(cè)晶體管組件區(qū)112的第二層間介電層158上形成高側(cè)漏極金屬層160、高側(cè)源極金屬層162以及高側(cè)柵極金屬層(未示于圖 3與圖4中)，以及于低側(cè)晶體管組件區(qū)114的第一層間介電層132上形成低側(cè)源極金屬層168以及低側(cè)柵極金屬層(未示于圖3與圖4中)。最后，再于N型半導(dǎo)體基底102的下表面110形成一共同金屬層166，至此已完成本實(shí)施例的整合轉(zhuǎn)換器的半導(dǎo)體組件100。本發(fā)明形成共同金屬層166、低側(cè)源極金屬層168、高側(cè)源極金屬層162以及高側(cè)漏極金屬層160 的材料可為如鋁銅(AlCu)、鋁硅銅(AlSiCu)Jj^I (TiW)、氮化鈦(TiN)、鎢等金屬，但不以此為限。此外，本發(fā)明另提供整合轉(zhuǎn)換器的半導(dǎo)體組件的封裝結(jié)構(gòu)。請(qǐng)繼續(xù)參考圖2。本實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)200包括一導(dǎo)線架202、一整合轉(zhuǎn)換器的半導(dǎo)體組件100以及一封裝體204。導(dǎo)線架202包括一芯片承座202a、一第一導(dǎo)腳202b、一第二導(dǎo)腳202c、一第三導(dǎo)腳202d、一第四導(dǎo)腳202e、一第五導(dǎo)腳202f、一第六導(dǎo)腳202g、一第七導(dǎo)腳202h以及一第八導(dǎo)腳202i。芯片承座202a具有一第一側(cè)以及一相對(duì)于第一側(cè)的第二側(cè)。第一導(dǎo)腳202b、第二導(dǎo)腳202c、第三導(dǎo)腳202d以及第四導(dǎo)腳202e設(shè)于芯片承座202a的第一側(cè)， 且沿著一方向218依序排列。第五導(dǎo)腳202f、第六導(dǎo)腳202g、第七導(dǎo)腳202h以及第八導(dǎo)腳 202 設(shè)于芯片承座202a的第二側(cè)，且第八導(dǎo)腳202i、第七導(dǎo)腳202h、第六導(dǎo)腳202g以及第五導(dǎo)腳202f沿著此方向218依序排列。并且，第三導(dǎo)腳202d與第四導(dǎo)腳202e相連接，而第七導(dǎo)腳202h與第八導(dǎo)腳202i相連接。第五導(dǎo)腳202f與第六導(dǎo)腳202g相連接，并與芯片承座202a相連接，因而電性連接芯片承座202a。此外，半導(dǎo)體組件100利用一導(dǎo)電膠黏貼于芯片承座202a上，使半導(dǎo)體組件100的共同金屬層電性連接至芯片承座202a，進(jìn)而電性連接至第五導(dǎo)腳202f與第六導(dǎo)腳202g。于本實(shí)施例中，半導(dǎo)體組件封裝結(jié)構(gòu)200另包括一第一導(dǎo)電組件206、一第二導(dǎo)電組件208、一第三導(dǎo)電組件210、一第四導(dǎo)電組件212以及一第五導(dǎo)電組件214。第一導(dǎo)電組件206分別電性連接高側(cè)柵極金屬層164與第一導(dǎo)腳202b，且第二導(dǎo)電組件208電性連接低側(cè)柵極金屬層170與第二導(dǎo)腳202c。第三導(dǎo)電組件210電性連接低側(cè)源極金屬層168 與第三導(dǎo)腳202d以及第四導(dǎo)腳202e，第四導(dǎo)電組件212電性連接高側(cè)漏極金屬層160與第七導(dǎo)腳202h以及第八導(dǎo)腳202i，且第五導(dǎo)電組件214電性連接高側(cè)源極金屬層162與第五導(dǎo)腳202f以及第六導(dǎo)腳202g。因此，第一導(dǎo)腳202b代表高側(cè)晶體管組件104的柵極導(dǎo)腳，第二導(dǎo)腳202c代表低側(cè)晶體管組件106的柵極導(dǎo)腳，第三導(dǎo)腳202d與第四導(dǎo)腳202e 代表低側(cè)晶體管組件106的源極導(dǎo)腳，第五導(dǎo)腳202f與第六導(dǎo)腳202g代表高側(cè)晶體管組件104的源極導(dǎo)腳與低側(cè)晶體管組件106的漏極導(dǎo)腳，且第七導(dǎo)腳202h與第八導(dǎo)腳202i 代表高側(cè)晶體管組件104的漏極導(dǎo)腳。本實(shí)施例的第一導(dǎo)電組件206與第二導(dǎo)電組件208 為金屬導(dǎo)線，其材料包括金或銅，但不限于此。并且，本實(shí)施例的第三導(dǎo)電組件210、第四導(dǎo)電組件212以及第五導(dǎo)電組件214為一金屬片，其材料包括銅，但不限于此。此外，封裝體 204包覆半導(dǎo)體組件100、第一導(dǎo)電組件206、第二導(dǎo)電組件208、第三導(dǎo)電組件210、第四導(dǎo)電組件212、第五導(dǎo)電組件214以及部分導(dǎo)線架，用以保護(hù)半導(dǎo)體組件100，且避免半導(dǎo)體組件100電性連接至導(dǎo)線架202的導(dǎo)電組件被破壞。本實(shí)施例的封裝體204可包括例如環(huán)氧樹脂的封裝材料，但本發(fā)明不限于此。值得注意的是，本實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)200僅需設(shè)置一半導(dǎo)體組件100， 因此不需將芯片承座202a分為兩個(gè)。于固定封裝結(jié)構(gòu)大小的情況下，本實(shí)施例的芯片承座 202a的面積可大于公知第一芯片承座與第二芯片承座的總面積，使設(shè)置于芯片承座202a 的半導(dǎo)體組件100可增加半導(dǎo)體基底102的面積或增加高側(cè)晶體管組件104與低側(cè)晶體管組件106的大小。借此，高側(cè)晶體管組件104的漏極與源極之間與低側(cè)晶體管組件106的漏極與源極之間的開啟電阻可被提高，進(jìn)而降低電源轉(zhuǎn)換的功率損耗。并且，代表低側(cè)晶體管組件106的柵極導(dǎo)腳的第二導(dǎo)腳202c鄰近于代表低側(cè)晶體管組件106的源極導(dǎo)腳的第三導(dǎo)腳202d與第四導(dǎo)腳202e，以縮短低側(cè)晶體管組件106的柵極與源極間的距離，并降低串聯(lián)于低側(cè)晶體管組件106的柵極與源極的電阻值與電感值，使低側(cè)晶體管組件106的柵極于接收訊號(hào)時(shí)不致于延遲動(dòng)作。請(qǐng)參考圖8，且一并參考圖2。圖8為利用本發(fā)明半導(dǎo)體組件來做切換的一轉(zhuǎn)換器的電路示意圖。如圖2與圖8所示，高側(cè)晶體管組件104的柵極電性連接至一控制組件216， 且低側(cè)晶體管組件106的柵極電性連接至控制組件216，因此代表高側(cè)晶體管組件104的柵極導(dǎo)腳的第一導(dǎo)腳202b與代表低側(cè)晶體管組件106的柵極導(dǎo)腳的第二導(dǎo)腳202c分別電性連接至控制組件216。低側(cè)晶體管組件106的源極電性連接至一接地端GND，使代表低側(cè)晶體管組件106的源極導(dǎo)腳的第三導(dǎo)腳202d與第四導(dǎo)腳202e電性連接至接地端GND。高側(cè)晶體管組件104的漏極電性連接至一輸入端Vin，使代表高側(cè)晶體管組件104的漏極導(dǎo)腳的第七導(dǎo)腳202h與第八導(dǎo)腳202i電性連接至輸入端Vin。并且，高側(cè)晶體管組件104的源極與低側(cè)晶體管組件106的漏極的共同連接點(diǎn)電性連接至一電感L的一端以及一肖特基二極管D的一端，使代表高側(cè)晶體管組件104的源極導(dǎo)腳與低側(cè)晶體管組件106的漏極導(dǎo)腳的第五導(dǎo)腳202f與第六導(dǎo)腳202g電性連接至電感L的一端與肖特基二極管D的一端。電感 L的另一端電性連接至一輸出端Vout以及一電容C的一端，且肖特基二極管D的另一端以及電容C的另一端電性連接至接地端GND。此外，一負(fù)載電阻R電性連接于輸出端Vout與接地端GND之間。值得說明的是，電性連接至輸入端Vin的第七導(dǎo)腳202h與第八導(dǎo)腳202i 以及經(jīng)由電感L電性連接至輸出端Vout的第五導(dǎo)腳202f與第六導(dǎo)腳202g設(shè)置于芯片承座202a的同一側(cè)，使串聯(lián)于輸入端Vin與輸出端Vout之間的電阻值、電感值以及電容值降低，進(jìn)而提升半導(dǎo)體組件封裝結(jié)構(gòu)200的電壓轉(zhuǎn)換效率。此外，本發(fā)明的第三導(dǎo)電組件、第四導(dǎo)電組件與第五導(dǎo)電組件并不限為金屬片，亦可為其它導(dǎo)電組件。請(qǐng)參考圖9與圖10，圖9為本發(fā)明第一實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的另一實(shí)施態(tài)樣，且圖10為本發(fā)明第一實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)又一實(shí)施態(tài)樣。如圖 9所示，相較于上述第一實(shí)施例，本實(shí)施態(tài)樣的第三導(dǎo)電組件210、第四導(dǎo)電組件212以及第五導(dǎo)電組件214為一金屬引線帶，其材料包括鋁，但不限于此。如圖10所示，相較于上述第一實(shí)施例，本實(shí)施態(tài)樣的第三導(dǎo)電組件210、第四導(dǎo)電組件212以及第五導(dǎo)電組件214分別為多條金屬導(dǎo)線。另外，本發(fā)明的半導(dǎo)體組件的第一 N型源極摻雜區(qū)并不限于利用高側(cè)源極金屬層與第一接觸插塞電性連接至N型半導(dǎo)體基底。請(qǐng)參考圖11，圖11為本發(fā)明第二實(shí)施例的半導(dǎo)體組件的剖面示意圖。下文將繼續(xù)揭示本發(fā)明的其它實(shí)施例，然為了簡(jiǎn)化說明并突顯各實(shí)施例之間的差異，下文中將使用相同標(biāo)號(hào)標(biāo)注相同組件，并不再對(duì)重復(fù)部分作贅述。如圖11所示，相較于第一實(shí)施例，本實(shí)施例的半導(dǎo)體組件300并未包括高側(cè)源極金屬層以及第一接觸插塞，來電性連接高側(cè)源極摻雜區(qū)126以及半導(dǎo)體基底102，且本實(shí)施例的第二層間介電層302完全覆蓋第二接觸插塞304，以電性隔離高側(cè)漏極金屬層306與第二接觸插塞304。借此，本實(shí)施例的高側(cè)漏極金屬層306的面積可大于第一實(shí)施例的高側(cè)漏極金屬層 160的面積。并且，為了將高側(cè)源極摻雜區(qū)126電性連接至半導(dǎo)體基底102，本實(shí)施例的第二接觸插塞304貫穿第二接觸摻雜區(qū)142、高側(cè)基體摻雜區(qū)120以及外延層118，使高側(cè)源極摻雜區(qū)126可通過第二接觸插塞304電性連接半導(dǎo)體基底102，因此高側(cè)晶體管組件104 的源極可電性連接低側(cè)晶體管組件106的漏極。并且，本實(shí)施例的第二接觸插塞304的深度大于第三接觸插塞140的深度。本實(shí)施例半導(dǎo)體組件的制作方法另可于形成接觸摻雜區(qū)的步驟與形成接觸插塞的步驟之間，利用一第十道光掩膜配合光刻暨蝕刻工藝，繼續(xù)蝕刻第二接觸洞176，使第二接觸洞176貫穿第二接觸摻雜區(qū)142、高側(cè)基體摻雜區(qū)120以及外延層118，而延伸至基材116。然后，再進(jìn)行接觸插塞的工藝，以形成第二接觸插塞304。因此，本實(shí)施例的第二接觸插塞304除了貫穿第二接觸摻雜區(qū)142、高側(cè)基體摻雜區(qū)120以及外延層118外，另貫穿了第一層間介電層132與高側(cè)源極摻雜區(qū)126。不過，本發(fā)明的第二接觸插塞304不限于貫穿外延層118，亦可未貫穿外延層118，而僅與外延層118相接觸。本發(fā)明另利用第二實(shí)施例的半導(dǎo)體組件提供一半導(dǎo)體組件封裝結(jié)構(gòu)。請(qǐng)參考圖 12，圖12為本發(fā)明第二實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的上視示意圖。如圖12所示，相較于第一實(shí)施例，由于本實(shí)施例的半導(dǎo)體組件300未包括高側(cè)源極金屬層，因此本實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)350未包括第五導(dǎo)電組件。并且，本實(shí)施例的高側(cè)漏極金屬層306大于第一實(shí)施例的高側(cè)漏極金屬層160的面積，因此第四導(dǎo)電組件352與高側(cè)漏極金屬層306 的接觸面積可大于第一實(shí)施例的第四導(dǎo)電組件212與高側(cè)漏極金屬層160的接觸面積，使高側(cè)晶體管組件104的漏極與輸入端之間的電阻值減小。此外，本發(fā)明的導(dǎo)線架的結(jié)構(gòu)并不限于上述實(shí)施例的結(jié)構(gòu)。請(qǐng)參考圖13，圖13為本發(fā)明第三實(shí)施例的半導(dǎo)體組件以及其封裝結(jié)構(gòu)的上視示意圖。如圖13所示，相較于第一實(shí)施例，本實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)450的第五導(dǎo)腳202f、第六導(dǎo)腳202g、第七導(dǎo)腳202h以及第八導(dǎo)腳202i的排列方向與第一實(shí)施例的排列方向相反，亦即本實(shí)施例的第五導(dǎo)腳202f、第六導(dǎo)腳202g、第七導(dǎo)腳202h以及第八導(dǎo)腳202i沿著此方向218依序排列， 且第五導(dǎo)腳202f與第六導(dǎo)腳202g仍與芯片承座202a相連接。值得注意的是，為了使本實(shí)施例半導(dǎo)體組件400的高側(cè)源極金屬層162仍與共同金屬層166電性連接，本實(shí)施例的半導(dǎo)體組件400的高側(cè)源極金屬層162與高側(cè)漏極金屬層160亦須與第一實(shí)施例的高側(cè)漏極金屬層與高側(cè)源極金屬層的排列位置相反，即本實(shí)施例的高側(cè)源極金屬層162與漏極金屬層160沿著此方向218依序排列。由此可知，本實(shí)施例代表高側(cè)晶體管組件104的源極導(dǎo)腳的第五導(dǎo)腳202f與第六導(dǎo)腳202g以及代表高側(cè)晶體管組件104的柵極導(dǎo)腳的第一導(dǎo)腳 202b設(shè)于鄰近封裝體204的同一側(cè)，借此可縮短高側(cè)晶體管組件104的源極導(dǎo)腳與柵極導(dǎo)腳間的距離，以降低串聯(lián)于高側(cè)晶體管組件104的柵極導(dǎo)腳以及源極導(dǎo)腳的電阻值與電感值，使高側(cè)晶體管組件104的柵極于接收訊號(hào)時(shí)不致于延遲動(dòng)作。此外，本發(fā)明的半導(dǎo)體組件封裝結(jié)構(gòu)亦可將第二實(shí)施例的半導(dǎo)體組件封裝于第三實(shí)施例的導(dǎo)線架上。請(qǐng)參考圖14，圖14為本發(fā)明第四實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)的上視示意圖。如圖14所示，相較于第三實(shí)施例，本實(shí)施例的半導(dǎo)體組件500未包括高側(cè)源極金屬層，因此本實(shí)施例的半導(dǎo)體組件封裝結(jié)構(gòu)550未包括第五導(dǎo)電組件。并且，本實(shí)施例的高側(cè)漏極金屬層306大于第三實(shí)施例的高側(cè)漏極金屬層306的面積，因此第四導(dǎo)電組件352 與高側(cè)漏極金屬層306的接觸面積可大于第一實(shí)施例的第四導(dǎo)電組件212與高側(cè)漏極金屬層160的接觸面積，使高側(cè)晶體管組件104的漏極與輸入端之間的電阻值減小。綜上所述，本發(fā)明的半導(dǎo)體組件是于同一半導(dǎo)體基底上制作出高側(cè)晶體管組件與低側(cè)晶體管組件，并通過接觸插塞將高側(cè)晶體管組件的源極與低側(cè)晶體管組件的漏極電性連接在一起，使作為轉(zhuǎn)換器的高側(cè)晶體管組件與低側(cè)晶體管組件可整合在一起。借此，半導(dǎo)體組件封裝結(jié)構(gòu)僅需利用一芯片承座來設(shè)置一半導(dǎo)體組件，使設(shè)置于芯片承座的半導(dǎo)體組件可增加半導(dǎo)體基底的面積或增加高側(cè)晶體管組件與低側(cè)晶體管組件的大小。借此，高側(cè)晶體管組件的漏極與源極之間與低側(cè)晶體管組件的漏極與源極之間的開啟電阻可被提高， 進(jìn)而降低電源轉(zhuǎn)換的功率損耗。并且，本發(fā)明的半導(dǎo)體組件封裝結(jié)構(gòu)進(jìn)一步將電性連接至輸入端的第七導(dǎo)腳與第八導(dǎo)腳以及接近輸出端的第五導(dǎo)腳與第六導(dǎo)腳設(shè)置于芯片承座的同一側(cè)，使串聯(lián)于輸入端與輸出端之間的電阻值、電感值以及電容值降低，進(jìn)而可提升半導(dǎo)體組件封裝結(jié)構(gòu)的電壓轉(zhuǎn)換效率。 以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種整合轉(zhuǎn)換器的半導(dǎo)體組件，其特征在于，包括一半導(dǎo)體基底，該半導(dǎo)體基底定義有一高側(cè)晶體管組件區(qū)以及一低側(cè)晶體管組件區(qū)， 且該半導(dǎo)體基底具有一第一導(dǎo)電類型；一高側(cè)晶體管組件，設(shè)于該高側(cè)晶體管組件區(qū)內(nèi)，且該高側(cè)晶體管組件包括 一高側(cè)基體摻雜區(qū)，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底內(nèi)，且該高側(cè)基體摻雜區(qū)具有一第二導(dǎo)電類型；一輕漏極摻雜區(qū)，設(shè)于該高側(cè)基體摻雜區(qū)內(nèi)，且該輕漏極摻雜區(qū)具有該第一導(dǎo)電類型；一漏極摻雜區(qū)，設(shè)于該輕漏極摻雜區(qū)內(nèi)，且該漏極摻雜區(qū)具有該第一導(dǎo)電類型； 一高側(cè)源極摻雜區(qū)，設(shè)于該輕漏極摻雜區(qū)一側(cè)的該高側(cè)基體摻雜區(qū)內(nèi)，且該高側(cè)源極摻雜區(qū)具有該第一導(dǎo)電類型；以及一高側(cè)柵極導(dǎo)電層，設(shè)于該輕漏極摻雜區(qū)與該高側(cè)源極摻雜區(qū)之間的該高側(cè)基體摻雜區(qū)上；一高側(cè)漏極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接該漏極摻雜區(qū)；一高側(cè)柵極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接至該高側(cè)柵極導(dǎo)電層；一共同金屬層，設(shè)于該半導(dǎo)體基底下，且電性連接該高側(cè)源極摻雜區(qū)與該半導(dǎo)體基底；一低側(cè)晶體管組件，設(shè)于該低側(cè)晶體管組件區(qū)內(nèi)，且該低側(cè)晶體管組件具有一柵極、一源極以及一漏極，其中該半導(dǎo)體基底作為該低側(cè)晶體管組件的該漏極；一低側(cè)源極金屬層，設(shè)于該低側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接該低側(cè)晶體管組件的該源極；一低側(cè)柵極金屬層，設(shè)于該低側(cè)晶體管組件的該半導(dǎo)體基底上，且電性連接該低側(cè)晶體管組件的該柵極；以及一第一層間介電層，設(shè)于該半導(dǎo)體基底與該高側(cè)漏極金屬層以及該低側(cè)源極金屬層之間。
2.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，另包括一高側(cè)源極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該第一層間介電層上，且電性連接該半導(dǎo)體基底與該高側(cè)源極摻雜區(qū)。
3.如權(quán)利要求2所述的半導(dǎo)體組件，其特征在于，另包括一第一接觸插塞，貫穿該第一層間介電層，且電性連接該高側(cè)源極金屬層與該半導(dǎo)體基底；以及一第二接觸插塞，貫穿該第一層間介電層與該高側(cè)源極摻雜區(qū)，且電性連接該高側(cè)源極金屬層與該高側(cè)源極摻雜區(qū)。
4.如權(quán)利要求3所述的半導(dǎo)體組件，其特征在于，另包括一第三接觸插塞，貫穿該第一層間介電層與該漏極摻雜區(qū)，且電性連接該高側(cè)漏極金屬層、該漏極摻雜區(qū)與該輕漏極摻雜區(qū)。
5.如權(quán)利要求4所述的半導(dǎo)體組件，其特征在于，另包括一第二層間介電層，設(shè)于該第一層間介電層上，且電性隔離該高側(cè)漏極金屬層與該第一接觸插塞以及該第二接觸插塞，以及電性隔離該高側(cè)源極金屬層與該第三接觸插塞。
6.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，另包括一第二接觸插塞，貫穿該第一層間介電層、該高側(cè)源極摻雜區(qū)以及該高側(cè)基體摻雜區(qū)， 且電性連接該高側(cè)源極摻雜區(qū)與該半導(dǎo)體基底；以及一第三接觸插塞，貫穿該第一層間介電層與該漏極摻雜區(qū)，且電性連接該高側(cè)漏極金屬層與該漏極摻雜區(qū)以及該輕漏極摻雜區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體組件，其特征在于，另包括一第二層間介電層，設(shè)于該第二接觸插塞與該高側(cè)漏極金屬層之間，以電性隔離該高側(cè)漏極金屬層與該第二接觸插塞。
8.如權(quán)利要求6所述的半導(dǎo)體組件，其特征在于，其中該第二接觸插塞的深度大于該第三接觸插塞的深度。
9.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，另包括一接觸摻雜區(qū)，設(shè)于該高側(cè)基體摻雜區(qū)一側(cè)的該半導(dǎo)體基底內(nèi)，且電性連接該高側(cè)源極金屬層，并具有該第二導(dǎo)電類型。
10.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，其中該低側(cè)晶體管組件區(qū)的該半導(dǎo)體基底具有一溝槽，且該低側(cè)晶體管組件包括一絕緣層，覆蓋于該溝槽內(nèi)的該半導(dǎo)體基底上； 一低側(cè)柵極導(dǎo)電層，設(shè)于該溝槽內(nèi)，且作為該低側(cè)晶體管組件的該柵極； 一低側(cè)基體摻雜區(qū)，設(shè)于該溝槽一側(cè)的該半導(dǎo)體基底內(nèi)，且該低側(cè)基體摻雜區(qū)具有該第二導(dǎo)電類型；以及一低側(cè)源極摻雜區(qū)，設(shè)于該低側(cè)基體摻雜區(qū)內(nèi)，且該低側(cè)源極摻雜區(qū)具有該第一導(dǎo)電類型，并作為該低側(cè)晶體管組件的該源極。
11.如權(quán)利要求10所述的半導(dǎo)體組件，其特征在于，其中該高側(cè)基體摻雜區(qū)與該低側(cè)基體摻雜區(qū)具有相同深度。
12.一種整合轉(zhuǎn)換器的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，包括 一導(dǎo)線架，包括一芯片承座，具有一第一側(cè)以及一相對(duì)于該第一側(cè)的第二側(cè)； 一第一導(dǎo)腳，設(shè)于該芯片承座的該第一側(cè)； 一第二導(dǎo)腳，設(shè)于該芯片承座的該第一側(cè)； 一第三導(dǎo)腳，設(shè)于該芯片承座的該第一側(cè)；一第四導(dǎo)腳，設(shè)于該芯片承座的該第一側(cè)，且該第三導(dǎo)腳與該第四導(dǎo)腳電性連接該芯片承座；一第五導(dǎo)腳，設(shè)于該芯片承座的該第二側(cè)；一第六導(dǎo)腳，設(shè)于該芯片承座的該第二側(cè)，并與該第五導(dǎo)腳相連接；一第七導(dǎo)腳，設(shè)于該芯片承座的該第二側(cè)；以及一第八導(dǎo)腳，設(shè)于該芯片承座的該第二側(cè)，并與該第七導(dǎo)腳相連接；一半導(dǎo)體組件，設(shè)于該芯片承座上，且該半導(dǎo)體組件包括一半導(dǎo)體基底，該半導(dǎo)體基底定義有一高側(cè)晶體管組件區(qū)以及一低側(cè)晶體管組件區(qū)， 且該半導(dǎo)體基底具有一第一導(dǎo)電類型；一高側(cè)晶體管組件，設(shè)于該高側(cè)晶體管組件區(qū)內(nèi)，且該高側(cè)晶體管組件包括 一高側(cè)基體摻雜區(qū)，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底內(nèi)，且該高側(cè)基體摻雜區(qū)具有一第二導(dǎo)電類型；一輕漏極摻雜區(qū)，設(shè)于該高側(cè)基體摻雜區(qū)內(nèi)，且該輕漏極摻雜區(qū)具有該第一導(dǎo)電類型；一漏極摻雜區(qū)，設(shè)于該輕漏極摻雜區(qū)內(nèi)，且該漏極摻雜區(qū)具有該第一導(dǎo)電類型； 一高側(cè)源極摻雜區(qū)，設(shè)于該輕漏極摻雜區(qū)一側(cè)的該高側(cè)基體摻雜區(qū)內(nèi)，且該高側(cè)源極摻雜區(qū)具有該第一導(dǎo)電類型；以及一高側(cè)柵極導(dǎo)電層，設(shè)于該輕漏極摻雜區(qū)與該高側(cè)源極摻雜區(qū)之間的該高側(cè)基體摻雜區(qū)上；一高側(cè)漏極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接該漏極摻雜區(qū)；一高側(cè)柵極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接至該高側(cè)柵極導(dǎo)電層；一共同金屬層，設(shè)于該半導(dǎo)體基底下，且電性連接該高側(cè)源極摻雜區(qū)與該半導(dǎo)體基底；一低側(cè)晶體管組件，設(shè)于該低側(cè)晶體管組件區(qū)內(nèi)，且該低側(cè)晶體管組件具有一柵極、一源極以及一漏極，其中該半導(dǎo)體基底作為該低側(cè)晶體管組件的該漏極；一低側(cè)源極金屬層，設(shè)于該低側(cè)晶體管組件區(qū)的該半導(dǎo)體基底上，且電性連接該低側(cè)晶體管組件的該源極；一低側(cè)柵極金屬層，設(shè)于該低側(cè)晶體管組件的該半導(dǎo)體基底上，且電性連接該低側(cè)晶體管組件的該柵極；以及一第一層間介電層，設(shè)于該半導(dǎo)體基底與該高側(cè)漏極金屬層以及該低側(cè)源極金屬層之間；以及一封裝體，包覆該半導(dǎo)體組件以及部分該導(dǎo)線架。
13.如權(quán)利要求12所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，另包括一第一導(dǎo)電組件、 一第二導(dǎo)電組件、一第三導(dǎo)電組件以及一第四導(dǎo)電組件，該第一導(dǎo)電組件電性連接高側(cè)柵極金屬層與該第一導(dǎo)腳，該第二導(dǎo)電組件電性連接該低側(cè)柵極金屬層與該第二導(dǎo)腳，該第三導(dǎo)電組件電性連接該低側(cè)源極金屬層與該第三導(dǎo)腳以及該第四導(dǎo)腳，且該第四導(dǎo)電組件電性連接該高側(cè)漏極金屬層與該第七導(dǎo)腳以及該第八導(dǎo)腳。
14.如權(quán)利要求13所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第一導(dǎo)電組件與該第二導(dǎo)電組件分別為一金屬導(dǎo)線。
15.如權(quán)利要求13所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第三導(dǎo)電組件與該第四導(dǎo)電組件分別為一金屬引線帶。
16.如權(quán)利要求13所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第三導(dǎo)電組件與該第四導(dǎo)電組件分別為一金屬片。
17.如權(quán)利要求13所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第三導(dǎo)電組件與該第四導(dǎo)電組件分別為多條金屬導(dǎo)線。
18.如權(quán)利要求13所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，另包括一高側(cè)源極金屬層，設(shè)于該高側(cè)晶體管組件區(qū)的該第一層間介電層上，且電性連接該半導(dǎo)體基底與該高側(cè)源極摻雜區(qū)。
19.如權(quán)利要求18所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，另包括一第五導(dǎo)電組件， 電性連接該高側(cè)源極金屬層與該第五導(dǎo)腳以及該第六導(dǎo)腳。
20.如權(quán)利要求12所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第一導(dǎo)腳、該第二導(dǎo)腳、該第三導(dǎo)腳以及該第四導(dǎo)腳沿著一方向依序排列，且該第八導(dǎo)腳、該第七導(dǎo)腳、該第六導(dǎo)腳以及該第五導(dǎo)腳沿著該方向依序排列。
21.如權(quán)利要求12所述的半導(dǎo)體組件封裝結(jié)構(gòu)，其特征在于，其中該第一導(dǎo)腳、該第二導(dǎo)腳、該第三導(dǎo)腳以及該第四導(dǎo)腳沿著一方向依序排列，且該第五導(dǎo)腳、該第六導(dǎo)腳、該第七導(dǎo)腳以及該第八導(dǎo)腳沿著該方向依序排列。
全文摘要
本發(fā)明公開了半導(dǎo)體組件，其包括一具有一第一導(dǎo)電類型的半導(dǎo)體基底、至少一高側(cè)晶體管組件以及至少一低側(cè)晶體管組件。高側(cè)晶體管組件包括一具有一第二導(dǎo)電類型的高側(cè)基體摻雜區(qū)、一具有第一導(dǎo)電類型的高側(cè)源極摻雜區(qū)以及一具有第一導(dǎo)電類型的漏極摻雜區(qū)。高側(cè)基體摻雜區(qū)設(shè)于半導(dǎo)體基底內(nèi)，且高側(cè)源極摻雜區(qū)與漏極摻雜區(qū)設(shè)于高側(cè)基體摻雜區(qū)內(nèi)。高側(cè)源極摻雜區(qū)電性連接半導(dǎo)體基底，且半導(dǎo)體基底作為低側(cè)晶體管組件的一漏極。借此，可增加高側(cè)晶體管組件與低側(cè)晶體管組件的大小，進(jìn)而降低電源轉(zhuǎn)換的功率損耗。
文檔編號(hào)H01L23/495GK102447383SQ20101050945
公開日2012年5月9日 申請(qǐng)日期2010年10月8日 優(yōu)先權(quán)日2010年10月8日
發(fā)明者林偉捷 申請(qǐng)人:大中積體電路股份有限公司