專利名稱：包括電阻器的半導體器件及其制造方法
技術領域：
本公開涉及半導體器件及其形成方法，更為具體地涉及具有電阻器的半導體器 件及其制造方法。
背景技術：
用于數(shù)據(jù)存儲的半導體存儲設備典型地分為易失性存儲設備和非易失性存儲設 備。易失性存儲設備一旦切斷電源就失去所存儲的數(shù)據(jù)，而非易失性存儲設備(如，閃 存設備)即使在切斷電源時也保留所存儲的數(shù)據(jù)。閃存設備可以包括單元陣列區(qū)和外圍電路區(qū)，所述單元陣列區(qū)包括用于數(shù)據(jù)存 儲的多個存儲單元晶體管，所述外圍電路區(qū)包括用于驅動單元晶體管的驅動電路。外圍 電路區(qū)可以包括用于在存儲單元晶體管的編程、擦除和讀取操作期間調節(jié)參考電壓的電 阻器。如果使用電阻器來調節(jié)參考電壓，則電阻的電阻值需要穩(wěn)定地維持在所需范圍 內。為了滿足這一需求，應當使電阻圖案和線之間的接觸電阻的影響最小化，使得電阻 器的電阻值主要基于電阻圖案的電阻來確定。

發(fā)明內容
因此，實施例針對半導體器件和制造半導體器件的方法，所述半導體器件及其 制造方法基本上克服了由于現(xiàn)有技術的局限性和缺點而造成的一個或多個問題。因此，實施例的特征是提供一種包括電阻器的半導體器件，所述電阻器減小了 由接觸電阻造成的影響。因此實施例的另一特征是提供一種制造半導體器件的方法，所述半導體器件包 括電阻器，所述電阻器減小了由接觸電阻造成的影響?？梢酝ㄟ^提供一種半導體器件來實現(xiàn)上述和其他特征和優(yōu)點中的至少一個，所 述半導體器件包括模型圖案，被布置在半導體襯底上以限定溝槽；電阻圖案，包括本 體區(qū)以及第一接觸區(qū)和第二接觸區(qū)，本體區(qū)覆蓋溝槽的底部和側壁，第一接觸區(qū)和第二 接觸區(qū)分別在模型圖案的上表面上從本體區(qū)開始延伸；以及第一線和第二線，分別接觸 第一接觸區(qū)和第二接觸區(qū)。半導體器件還可以包括第一導電圖案，被布置在第一線與第一接觸區(qū)之間； 以及第二導電圖案，被布置在第二線與第二接觸區(qū)之間。本體區(qū)的底部和側壁限定溝槽上的間隙區(qū)，半導體器件還可以包括用于使第一 接觸區(qū)和第二接觸區(qū)的頂面外露并填充間隙區(qū)的絕緣層結構。半導體襯底可以包括電阻區(qū)和單元陣列區(qū)，在所述電阻區(qū)形成電阻圖案，在所 述單元陣列區(qū)形成存儲單元；存儲單元包括下部柵極結構和上部柵極結構，所述下部柵 極結構和上部柵極結構可以順序地堆疊在半導體襯底上；下部柵極結構包括可以順序地 堆疊的隧道絕緣層和浮置柵電極；模型圖案包括第一薄層結構，所述第一薄層結構包括與下部柵極結構相同的材料。上部柵極結構可以包括可以順序地堆疊的柵極層間絕緣層、第一控制電極、第 二控制電極以及第三控制電極；模型圖案還可以包括由與柵極層間絕緣層和第一控制電 極相同的材料形成的第二薄層結構；電阻圖案具有與第二控制電極相同的材料。半導體器件還可以包括第一導電圖案，被布置在第一線與第一接觸區(qū)之間； 以及第二導電圖案，被布置在第二線與第二接觸區(qū)之間，其中，第一導電圖案和第二導 電圖案可以包括與第三控制電極相同的材料。半導體器件還可以包括器件隔離層，被布置在電阻圖案的本體區(qū)與半導體襯 底之間，其中，器件隔離層可以包括在本體區(qū)之下的中間部分以及從中間部分延伸到第 一薄層結構與本體區(qū)之間的側壁?？梢酝ㄟ^提供一種制造半導體器件的方法來分別實現(xiàn)上述和其他特征和優(yōu)點中 的至少一個，所述方法包括在半導體襯底上形成模型圖案以限定溝槽；在模型圖案上 形成電阻圖案以在溝槽上穿過；在電阻圖案上形成彼此隔開的第一導電圖案和第二導電 圖案；以及形成分別與第一導電圖案和第二導電圖案接觸的第一線和第二線，其中，分 別在模型圖案的上表面上形成第一導電圖案和第二導電圖案。形成電阻圖案可以包括在半導體襯底上形成電阻層，所述電阻層保形地覆蓋 模型圖案并且限定溝槽上的間隙區(qū)；在電阻層上形成填充絕緣層以填充間隙區(qū)；以及形 成絕緣層結構，以通過對填充絕緣層進行蝕刻使電阻層的頂面外露，并局部地填充間隙 區(qū)，其中，形成第一導電圖案和第二導電圖案可以包括通過執(zhí)行硅化物工藝在外露的 電阻層的頂面上局部地形成硅化物圖案。半導體襯底可以包括電阻區(qū)和單元陣列區(qū)，在所述電阻區(qū)形成電阻圖案，在所 述單元陣列區(qū)布置存儲單元；存儲單元包括下部柵極結構和上部柵極結構，所述下部柵 極結構和上部柵極結構順序地堆疊在半導體襯底上；下部柵極結構包括順序地堆疊的隧 道絕緣層和浮置柵電極；上部柵極結構包括順序地堆疊的柵極層間絕緣層、第一控制電 極、第二控制電極以及第三控制電極；可以使用形成下部柵極結構、柵極層間絕緣層以 及第一控制電極的工藝來形成模型圖案；可以使用形成第二控制電極的工藝來形成電阻 圖案；以及可以使用形成第三控制電極的工藝來形成第一導電圖案和第二導電圖案。


通過參考附圖對示例實施例進行詳細描述，上述和其他特征和優(yōu)點對于本領域 普通技術人員來說將更為清楚，附圖中圖1、2、3和4示出了根據(jù)本發(fā)明構思實施例的半導體器件的制造方法各階段所 得到的結構的透視圖；圖5和6示出了根據(jù)本發(fā)明構思另一實施例的半導體器件的單元陣列區(qū)和電阻器 區(qū)的平面圖；圖7A、8A、9A、10A、IlA和12A示出了制造半導體器件的方法各階段所得到 的結構沿著圖5的虛線Ι-Γ的截面圖，圖7B、8B、9B、10B、IlB和12B示出了制造半 導體器件的方法各階段所得到的結構沿著圖6的虛線11-11’的截面圖；圖13示出了根據(jù)本發(fā)明構思實施例的配備有閃存設備的存儲卡的框圖；以及
圖14示出了根據(jù)本發(fā)明構思實施例的配備有閃存系統(tǒng)的信息處理系統(tǒng)的框圖。
具體實施例方式于2009年9月15日向韓國知識產(chǎn)權局提交的題為"SemiconductorDevice Including Resistor and Method of Fabricating the same (包括電阻器的半導體器件及其制造方 法)，，的編號為10-2009-0087064的韓國專利申請整體內容一并在此作為參考。下文中，參考附圖來描述本發(fā)明構思的實施例。通過以下與附圖有關的優(yōu)選實 施例，不難理解本發(fā)明構思的目的、特征以及優(yōu)點。然而，本發(fā)明構思可以以不同形式 來體現(xiàn)，不應被解釋為限于在此所闡述的實施例。相反，這些實施例僅用于使本公開詳 盡且完整，并且向本領域技術人員傳達本發(fā)明構思的范圍。附圖和說明書中，相同的參 考數(shù)字表示相同的組件。在說明書中，在提到諸如導電層、半導體層或絕緣層之類的特定元件被布置在 另一元件(例如，襯底)“上”時，可以將所述特定元件直接形成在所述另一元件上， 或者可以將一個或多個其他元件置于所述特定元件與所述另一元件之間。此外，還將理 解，當提到元件在兩個元件“之間”時，該元件可以是兩個元件之間的唯一元件，或者 也可以存在一個或多個居間元件。此外，盡管在本發(fā)明構思的不同實施例中使用諸如第一、第二和第三之類的術 語來描述不同的區(qū)和層，然而這些區(qū)和層不限于這些術語。此外，這些術語僅用于區(qū)分 特定的預定部分與其他部分。因此，一個實施例中稱作第一部分的部分在另一實施例中 可以稱作第二部分。應理解，本說明書中的術語“和/或”是指在術語“和/或”之 前和之后所列組件之一或全部。圖1、2、3和4示出了根據(jù)本發(fā)明構思實施例的半導體器件的制造方法各階段所 得到的結構的透視圖。參考圖1和2，可以形成具有溝槽TRC的模型圖案MLDP。可以在具有溝槽TRC 的模型圖案MLDP上形成電阻圖案RP。參考圖1，模型圖案MLDP的下部LM和上部UM可以限定溝槽TRC。更具體 地，模型圖案MLDP的下部LM可以限定在模型圖案MLDP的相應上部UM之間延伸的 溝槽TRC的側壁TW以及溝槽TRC的底面TB。模型圖案MLDP的下部LM可以與模型 圖案MLDP的一部分相對應，與模型圖案MLDP的上部UM相比，該部分相對于與溝槽 TRC相對的模型MLDP表面沿ζ軸相對更低。更具體地，可以在模型圖案MLDP的相應 上部UM之間限定溝槽TRC。模型圖案MLDP的上部UM可以與延伸出溝槽TRC側壁 TW的模型圖案MLDP上表面相對應。電阻圖案RP可以包括多個接觸區(qū)CR和本體區(qū)BD。電阻圖案RP的接觸區(qū)CR 可以被布置在相對于與溝槽TRC相對的模型圖案MLDP表面沿ζ軸相對高的模型MLDP 部分上。例如，電阻圖案RP的接觸區(qū)CR可以被布置在模型圖案MLDP的上部UM上； 本體區(qū)BD可以被布置在模型圖案MLDP的相對下部LM上，例如，溝槽TRC的側壁TW 和底面TB。更具體地，例如，電阻圖案RP可以包括多個第一接觸區(qū)CRl和第二接觸區(qū) CR2，以及在第一接觸區(qū)CRl和第二接觸區(qū)CR2之間延伸的本體區(qū)BD。在包括多個電阻圖案RP的實施例中，各個本體區(qū)BD可以在相應的第一接觸區(qū)CRl和第二接觸區(qū)CR2 之間延伸。第一接觸區(qū)CRl和第二接觸區(qū)CR2可以彼此隔開。參考圖2，本體區(qū)BD可 以沿表面(例如溝槽TRC的TB、TW)在相應的第一接觸區(qū)CRl和第二接觸區(qū)CR2之間 延伸。第一接觸區(qū)CRl和第二接觸區(qū)CR2可以覆蓋模型圖案MLDP的上部UM和相應 側壁TW的上端部的一部分。此外，電阻圖案RP的相應上表面可以在溝槽TRC內限定 間隙區(qū)GR?？梢詫嵸|上以保形厚度形成電阻圖案RP。相應地，電阻圖案RP的第一接觸區(qū) CRl和第二接觸區(qū)CR2可以具有例如與相應本體部分BD的頂面相比相對于ζ軸被布置得 實質上更高的頂面。如圖所示，可以在模型圖案MLDP上形成在溝槽TRC上穿過的多個電阻圖案 RP。電阻圖案RP可以包括一種或多種導電材料。更具體地，例如，電阻圖案RP可以 包括多晶硅、金屬、金屬硅化物和/或金屬氮化物。參考圖3和4，可以在電阻層RP上形成絕緣層200。在實施例中，在形成絕緣 層200之后，可以對絕緣層200的一部分進行蝕刻，以使電阻圖案RP的頂面外露?？梢?使用以下技術之一來執(zhí)行對絕緣層200的蝕刻濕毯式蝕刻、干毯式蝕刻和化學機械拋 光(CMP)。更具體地，例如，電阻圖案RP的接觸區(qū)CR1、CR2的頂面可以外露，并且 可以沿著與絕緣層200的頂面相同的平面延伸。仍參考圖3和4，可以在外露的電阻圖案RP上形成導電圖案210和插塞 (plug) 220?？梢栽趯щ妶D案210和插塞220上形成上部線ULl和UL2。上部線ULl和 UL2可以接觸插塞220?？梢栽谕饴兜碾娮鑸D案RP的頂面上局部形成導電圖案210。導 電圖案210可以包括電阻率比電阻圖案RP的電阻率低的一種或多種材料。例如，電阻圖 案RP可以是多晶硅層，導電圖案210可以是硅化物層。插塞220以及上部線ULl和UL2可以包括電阻率比電阻圖案RP的電阻率低的 導電材料，例如，金屬材料。在一些實施例中，上部線ULl和UL2之一(例如，ULl) 可以與電阻圖案RP的第一接觸區(qū)CRl上形成的導電圖案210電連接，而另一個(例如， UL2)可以與電阻圖案RP的第二接觸區(qū)CR2上形成的導電圖案210電連接。S卩，上部線 ULl和UL2可以分別接觸電阻圖案RP的兩端，并且可以彼此電分離。電阻圖案RP可以包括例如多晶硅層。導電圖案210可以包括例如使用自對準硅 化物形成技術而形成的硅化物層。如上所述，電阻圖案RP的第一接觸區(qū)CRl和第二接 觸區(qū)CR2可以具有與本體部分BD的頂面相比相對于ζ軸更高的頂面。相應地，當使用 自對準硅化物形成技術時，可以形成導電圖案210的區(qū)域可能被限制在電阻圖案RP的第 一接觸區(qū)CRl和第二接觸區(qū)CR2的頂部。S卩，導電圖案210可以不形成在電阻圖案RP 的本體區(qū)BD上。如上所述，導電圖案210可以具有比電阻圖案RP的電阻率低的電阻率，并且可 以介于插塞220與電阻圖案RP之間。相應地，可以減小插塞220與電阻圖案RP之間的 接觸電阻。此外，可以不在電阻圖案RP的本體區(qū)BD上形成導電圖案210?？梢栽诘?一接觸區(qū)CRl和第二接觸區(qū)CR2的頂部局部地形成導電圖案210。相應地，電阻器的整 個電阻值可以主要由電阻圖案RP的本體區(qū)BD的電阻值來確定。S卩，可以減小插塞220 與電阻圖案RP之間的接觸電阻對于電阻器整個電阻值的影響。
圖5和6示出了根據(jù)本發(fā)明構思的另一實施例的半導體器件的單元陣列區(qū)和電阻 器區(qū)的平面圖。更具體地，圖5和6示出了與應用了本發(fā)明構思的技術范圍以實現(xiàn)NAND 閃存設備的實施例有關的平面圖，其中，圖5示出了 NAND閃存設備的單元陣列區(qū)的一 部分的平面圖，圖6示出了 NAND閃存設備的電阻器區(qū)的平面圖。參考圖5，可以在單元陣列區(qū)上布置器件隔離層圖案109以限定有源區(qū)ACT。 可以在有源區(qū)ACT上布置跨過器件隔離層圖案109的柵極線結構。柵極線結構可以包括 串選擇線SSL、地選擇線GSL以及布置在串選擇線SSL與地選擇線GSL之間的多條字線 WL。與有源區(qū)ACT接觸的位線插塞220可以被布置在柵極線結構的一側。在器件隔離 圖案109上穿過并且與有源區(qū)ACT接觸的公共源極線CSL可以被布置在柵極線結構的另 一側。位線BL可以通過位線插塞220與有源區(qū)ACT電連接，并且可以在字線WL上穿 過。位線BL可以被布置在柵極線結構的頂部。相應的字線WL可以用作相應存儲單元晶體管的柵電極。地選擇線GSL可以用 作地選擇晶體管的柵電極，所述地選擇晶體管控制公共源極線CSL與存儲單元晶體管之 間的電連接。串選擇線SSL可以用作串選擇晶體管的柵電極，所述串選擇晶體管控制位 線BL與存儲單元晶體管之間的電連接。參考圖6，可以在電阻器區(qū)上形成限定了彼此隔開的連接區(qū)Cl和C2的器件隔離 層圖案109?？梢詫⒅辽僖粋€電阻圖案RP布置為在器件隔離層圖案109上穿過。電阻 圖案RP可以包括第一接觸區(qū)CRl和第二接觸區(qū)CR2以及在第一接觸區(qū)CRl和第二接觸 區(qū)CR2之間形成的本體區(qū)BD，其中第一接觸區(qū)CRl和第二接觸區(qū)CR2可以分別形成在 連接區(qū)Cl和C2上。連接第一接觸區(qū)CRl的第一上部線ULl以及連接第二接觸區(qū)CR2 的第二上線UL2可以分別被布置在連接區(qū)Cl和C2上。電阻圖案RP可以包括導電材料，例如，多晶硅、金屬、金屬硅化物和/或金屬 氮化物?？梢栽诘谝簧喜烤€ULl與電阻圖案RP的第一接觸區(qū)CRl之間，以及在第二上 部線UL2與電阻圖案RP的第二接觸區(qū)CR2之間，布置電阻率比電阻圖案RP的電阻率低 的導電圖案210。如上所述，電阻圖案RP可以在溝槽TRC上穿過。溝槽TRC可以與器件隔離圖 案109相對應。如圖6所示，可以在連接區(qū)Cl和C2之間形成電阻圖案RP，電阻圖案 RP的本體區(qū)BD可以覆蓋溝槽TRC的內壁和/或表面。電阻圖案RP的本體區(qū)BD的上 表面或外露的表面可以限定間隙區(qū)GR?？梢杂煞馍w圖案165和填充絕緣層180來填充間 隙區(qū)GP。根據(jù)實施例，導電圖案210可以在相應電阻圖案RP的相應接觸區(qū)CR1、CR2禾口 /或本體區(qū)BD的一部分上延伸。例如，導電圖案210可以從連接區(qū)Cl和C2的頂面向 間隙區(qū)GR的邊界延伸。導電圖案210可以與電阻圖案RP的全部和/或實質上全部頂面 重疊，更具體地，與電阻圖案RP的所有和/或實質上所有相應接觸區(qū)CR1、CR2重疊。 在一些實施例中，導電圖案210可以不覆蓋電阻圖案RP的本體區(qū)BD的任何部分和/或 可以在間隙區(qū)GR的外部。圖7A、8A、9A、10A、IlA和12A示出了制造半導體器件的方法各階段所得到 的結構沿圖5的虛線Ι-Γ的截面圖，圖7B、8B、9B、10B、IlB和12B示出了制造半導 體器件的方法各階段所得到的結構沿著圖6的虛線11-11’的截面圖。
參考圖7A和7B，可以提供包括單元陣列區(qū)和電阻器區(qū)在內的半導體襯底100。 可以在單元陣列區(qū)中限定有源區(qū)ACT?？梢栽陔娮杵鲄^(qū)中形成限定第一連接區(qū)Cl和第 二連接區(qū)C2的器件隔離層圖案109?？梢栽谟性磪^(qū)ACT以及第一連接區(qū)Cl和第二連接 區(qū)C2上順序形成隧道絕緣層110和浮置柵極導電層120。形成器件隔離層圖案109可以包括形成限定有源區(qū)ACT以及第一連接區(qū)Cl 和第二連接區(qū)C2的器件隔離溝槽105，形成用于填充器件隔離溝槽105的器件隔離層， 以及在器件隔離層上執(zhí)行平坦化蝕刻工藝。根據(jù)實施例，形成器件隔離溝槽105可以包 括在半導體襯底100上形成隧道絕緣層110和浮置柵極導電層120以使半導體襯底100 的頂面中要形成器件隔離層圖案109的區(qū)域外露，以及通過將隧道絕緣層110和浮置柵極 導電層120用作蝕刻掩模來對半導體器件100的外露頂面進行蝕刻。根據(jù)另一實施例， 可以在形成器件隔離層圖案109之后形成隧道絕緣層110和浮置柵極導電層120。半導體襯底100例如可以是單晶硅晶片。隧道絕緣層110例如可以是使用熱氧 化工藝形成的氧化硅層。浮置柵極導電層120例如可以是多晶硅層。器件隔離圖案109 可以包括氧化硅層、氮化硅層、氮氧化硅層和/或硅層。例如，器件隔離層圖案109可 以包括包括熱氧化層、氮化硅襯層、和/或高密度等離子氧化層的填充絕緣層，其覆 蓋器件隔離溝槽105的內壁。然而，以上關于薄層材料的描述用于實現(xiàn)本發(fā)明構思的技 術思想的實施例，可以對實施例進行各種修改。例如，在一些實施例中，隧道絕緣層110 例如可以包括高k層。在一些實施例中，浮置柵極導電層120可以被替換成絕緣層，例 如具有大量電荷阱位置的氮化硅層。參考圖8A和8B，可以在半導體襯底100上順序形成柵極層間絕緣層130和第一 導電層140?？梢酝ㄟ^對第一導電層140、柵極層間絕緣層130和器件隔離層圖案109構 圖，形成第一開口 01，以使浮置柵極導電層120的頂面外露。可以在單元陣列區(qū)中，更 具體地，在形成串選擇線SSL和地選擇線GSL的位置，形成第一開口單元01。柵極層間絕緣層130可以包括氧化硅層和/或氮化硅層。例如，柵極層間絕緣 層130可以包括順序堆疊的氧化硅層、氮化硅層和/或氮氧化硅層。在一些實施例中， 浮置柵極導電層120可以包括具有大量電荷阱位置的絕緣薄層，柵極層間絕緣層130可以 包括高k層，例如氧化鋁層。第一導電層140可以包括諸如多晶硅之類的導電材料。仍參考圖8A和8B，可以通過使電阻器區(qū)中器件隔離層圖案109的頂面凹陷來形 成溝槽TRC。可以使用形成第一開口 Ol的工藝來形成溝槽TRC。例如，形成第一開口 Ol可以包括通過對電阻器區(qū)的器件隔離層圖案109上的柵極層間絕緣層130和第一導 電層140進行蝕刻，來使電阻器區(qū)的器件隔離層圖案109外露。然后，可以通過使用相 對于浮置柵極導電層120具有蝕刻選擇性的蝕刻劑來對外露的器件隔離層圖案109進行各 向異性蝕刻。因此，可以在第一連接區(qū)Cl和第二連接區(qū)C2之間形成溝槽TRC。如圖 所示，溝槽TRC的內壁可以形成為與器件隔離溝槽105的內壁隔開。在這樣的實施例中，器件隔離層圖案109可以是U形的，可以在器件隔離圖案 109的頂部中間表面上形成溝槽TRC。即，器件隔離層圖案109可以限定溝槽TRC，并 且可以包括溝槽TRC下方的中間部分以及從中間部分兩側向上延伸的側壁部分，以便覆 蓋器件隔離溝槽105和/或隧道絕緣層110和/或浮置柵極導電層120的一部分。參考圖9A和9B，可以在半導體襯底100上順序地形成形成第二導電層150和封蓋層160。第二導電層150可以包括例如多晶硅之類的導電材料。根據(jù)實施例，根據(jù) 本發(fā)明構思，可以將第二導電層150用作構成電阻器的電阻圖案。第二導電層150例如 可以包括以預定雜質濃度摻雜的多晶硅，雜質濃度可以被選擇為實現(xiàn)電阻器的所需電阻 值。封蓋層160例如可以包括氮化硅層、氧化硅層和/或氮氧化硅層。參考圖9A和9B，可以在半導體襯底100上保形地形成第二導電層150。在這樣 的實施例中，在溝槽TRC上保形地形成的第二導電層150和保形地形成的封蓋層160可 以限定間隙區(qū)GR。例如可以形成例如厚度是溝槽TRC寬度二分之一的第二導電層150， 以便允許溝槽TRC上存在間隙區(qū)GR。如上所述，可以在單元陣列區(qū)中例如可以形成串選擇線SSL和地選擇線GSL的 位置形成第一開口 01，以使浮置柵極導電層120的頂面外露。因此，可以形成第二導電 層150以便通過第一開口 Ol直接接觸浮置柵極導電層120。實施例不限于此。例如， 在一些實施例中，例如可以無需第一導電層140而直接在柵極層間絕緣層130上形成第二 導電層150。參考圖IOA和10B，可以通過順序地對封蓋層160、第二導電層150、第一導電 層140、柵極層間絕緣層130和浮置柵極導電層120構圖，在單元陣列區(qū)上形成柵極線結 構。該操作可以包括形成封蓋圖案165以使第二導電層150的頂面外露，以及通過將 封蓋圖案165用作蝕刻掩模來形成柵極線結構。柵極線結構可以包括串選擇線SSL，可以用作串選擇晶體管SST的柵電極； 地選擇線GSL，可以用作地選擇晶體管的柵電極；以及多條字線WL，可以用作布置在 串選擇線SSL與地選擇線GSL之間的存儲單元晶體管MCT的柵電極。在一些實施例中，可以形成在電阻器區(qū)中的器件隔離層圖案109上穿過的封蓋 圖案165，可以如圖2和6所示形成在溝槽TRC上穿過的電阻器區(qū)第二導電層150。參考圖10B，可以通過將柵極線結構用作離子掩模在半導體襯底100中形成雜質 區(qū)170。雜質區(qū)170可以形成將存儲單元晶體管MCT串聯(lián)連接至串選擇晶體管SST和地 選擇晶體管的電流路徑。參考圖IlA和11B，可以在包括雜質區(qū)170的半導體襯底100上形成填充絕緣層 180?？梢詫μ畛浣^緣層180和封蓋圖案165進行蝕刻以使第二導電層150的頂面外露。 可以在第二導電層150的外露頂面上形成導電圖案210。填充絕緣層180例如可以包括氧化硅層、氮氧化硅層、氮化硅層和/或低k層。 可以使用提供卓越階梯覆蓋的沉積技術(例如，化學氣相沉積、玻璃上旋涂技術等)形成 填充絕緣層180。使第二導電層150的頂面外露可以包括通過使用化學機械拋光(CMP)和/或 干法或濕法回蝕來蝕刻填充絕緣層180，以及通過使用CMP和/或干法或濕法回蝕來去 除第二導電層150上的封蓋圖案165?？梢詢H繞由封蓋圖案165和填充絕緣層180所填充 的間隙區(qū)GR來外露電阻器區(qū)的第二導電層150。導電圖案210可以由能夠實現(xiàn)導電圖案210與第二導電層150之間的歐姆接觸特 性的材料形成。根據(jù)實施例，導電圖案210可以包括可以通過自對準硅化物形成工藝形 成的硅化物化合物，例如，WxSi、TixSi> CoxSi。自對準硅化物形成工藝包括形成金 屬層，通過金屬層的金屬原子和第二導電層150的硅原子的反應來形成硅化物層，以及去除沒有參與硅化反應的金屬層。此外，在形成硅化物層之后，可以執(zhí)行熱處理操作以 減小硅化物的電阻率。在這種情況下，可以在間隙區(qū)GR周圍外露第二導電層150的位 置選擇性地形成導電圖案210。在一些實施例中，可以通過金屬層沉積操作和金屬層構圖 操作來形成導電圖案210。在這種情況下，金屬層構圖操作可以包括去除間隙區(qū)GR頂面 上沉積的金屬層。參考圖12A和12B，在包括導電圖案210的半導體襯底100上形成層間絕緣層 185之后，可以形成穿透層間絕緣層185的插塞220以及與插塞220接觸的線(例如，ULl 和 UL2)。插塞220可以接觸導電圖案210或雜質區(qū)170，線可以包括電阻器區(qū)中的第一上 部線ULl和第二上部線UL2以及存儲單元陣列區(qū)中的位線BL。第一上部線ULl和第二 上部線UL2可以通過插塞220連接至電阻器區(qū)的第一連接區(qū)Cl和第二連接區(qū)C2中的導 電圖案210，位線BL可以連接至與存儲單元陣列區(qū)的雜質區(qū)170接觸的插塞220。再次參考圖5、6、12A和12B，基于本發(fā)明構思的技術范圍根據(jù)第二實施例的 半導體器件可以包括單元陣列結構和電阻器結構，所述單元陣列結構和電阻器結構可以 分別形成在半導體襯底100的單元陣列區(qū)和電阻器區(qū)中。電阻器結構可以包括在溝槽TRC上穿過的至少一個電阻圖案RP以及可以局 部地形成在電阻圖案RP的預定區(qū)域中的導電圖案210。電阻圖案RP可以是多晶硅層， 導電圖案210可以是硅化物層。根據(jù)參考圖12A和12B描述的實施例，溝槽TRC可以 與凹陷區(qū)相對應，所述凹陷區(qū)包括在器件隔離層圖案109頂面上的底部和側壁，電阻器 的電阻圖案RP可以由第二導電層150形成。電阻圖案RP可以包括彼此隔開的第一接觸區(qū)CRl和第二接觸區(qū)CR2以及布置 在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間的本體區(qū)BD?？梢詫⒈倔w區(qū)BD的頂面形成 在與第一接觸區(qū)CRl和第二接觸區(qū)CR2的頂面相比相對于ζ軸相對更低的位置。因此， 在第一接觸區(qū)CRl和第二接觸區(qū)CR2之間可以存在由本體區(qū)BD限定的間隙區(qū)GR。間 隙區(qū)GR可以填充有絕緣材料165和180。可以使用參考圖1而描述的模型圖案MLDP來實現(xiàn)本體區(qū)BD的頂面與第一接觸 區(qū)CRl和第二接觸區(qū)CR2的頂面之間的高度差。例如，可以將在頂面處形成有溝槽TRC 的器件隔離層圖案109用作實現(xiàn)上述高度差的模型圖案。此外，根據(jù)參考圖12A和12B 描述的實施例，可以將布置在半導體襯底100和第二導電層150之間的構圖薄層110、 120、130和140用作模型圖案MLDP0可以分別在電阻圖案RP的第一接觸區(qū)CRl和第二接觸區(qū)CR2上局部地形成導 電圖案210。S卩，可以不在電阻圖案RP的本體區(qū)BD上形成導電圖案210。相應地，電 阻器的整個電阻值可以至少主要地(如果不是完全地)由電阻圖案RP的本體區(qū)BD的電 阻值來確定。即，可以減小插塞220和電阻圖案RP之間的接觸電阻對電阻器的整個電阻 值的影響。可以通過調節(jié)以下項目中的至少一項來控制本體區(qū)BD的電阻值第二導電 層150的電阻率、第二導電層150的厚度以及第一連接區(qū)Cl與第二連接區(qū)C2之間的距 離。可以通過控制晶體結構和雜質濃度來調節(jié)第二導電層150的電阻率。圖13示出了根據(jù)本發(fā)明構思實施例的配備有閃存設備的存儲卡1200的框圖。參 考圖13，存儲卡1200可以適于支持大容量數(shù)據(jù)存儲裝置，例如，閃存設備1210。存儲卡1200可以包括存儲器控制器1220，所述存儲器控制器1220用于控制主機與閃存設備 1210之間的一般數(shù)據(jù)交換。SRAM 1221可以用作中央處理單元(CPU) 1222的工作存儲器。主機接口(I/ F) 1223可以包括與存儲卡1220連接的主機的數(shù)據(jù)交換協(xié)議。糾錯碼(ECC)塊1224可以 檢測并糾正從多位閃存設備1210讀取的數(shù)據(jù)中的錯誤。存儲器接口(I/F) 1225與閃存設 備1210相接口連接。處理單元1222可以執(zhí)行對存儲器控制器1220的數(shù)據(jù)交換的一般控 制操作。盡管圖中未示出，然而本領域技術人員應清楚，存儲卡1200還可以包括用于存 儲代碼數(shù)據(jù)以便與主機相接口連接的ROM (未示出)。根據(jù)上述閃存設備和存儲卡或存儲系統(tǒng)，可以通過閃存設備1210來提供高可靠 性的存儲系統(tǒng)，其中可以改進虛設單元的擦除特性。特別地，可以在存儲系統(tǒng)(如，當 前正活躍研究的固態(tài)盤(SSD))中提供本發(fā)明構思的閃存設備。在這種情況下，通過防 止由虛設單元引起的讀取錯誤，可以實現(xiàn)高度可靠的存儲系統(tǒng)。圖14示出了配備有閃存系統(tǒng)1310的信息處理系統(tǒng)1300的框圖。參考圖4，可 以將本發(fā)明構思的閃存系統(tǒng)1310安裝在諸如移動設備或臺式計算機之類的信息處理系統(tǒng) 1300上。信息處理系統(tǒng)1300可以包括可連接至系統(tǒng)總線1360的閃存系統(tǒng)1310、調制解 調器1320、中央處理單元(CPU) 1330、RAM 1340和用戶接口 1350。閃存系統(tǒng)1310可 以具有與上述存儲系統(tǒng)或閃存系統(tǒng)相同的配置。閃存系統(tǒng)1310可以存儲由CPU1330處 理的數(shù)據(jù)或外部輸入的數(shù)據(jù)。這里，閃存系統(tǒng)1310可以包括SSD，在這種情況下，信息 處理系統(tǒng)1300可以穩(wěn)定地將大容量數(shù)據(jù)存儲在閃存系統(tǒng)1310中。此外，隨著閃存系統(tǒng) 1310的可靠性的提高，閃存系統(tǒng)1310可以節(jié)約糾錯所消耗的資源，使得可以為信息處理 系統(tǒng)1300提供高速數(shù)據(jù)交換功能。盡管圖中未示出，然而本領域技術人員應清楚，信息 處理系統(tǒng)1300還可以包括應用芯片組、攝像機圖像處理器(CIS)和輸入/輸出設備。此外，可以使用各種封裝來安裝本發(fā)明構思的閃存設備或存儲系統(tǒng)。閃存設 備或存儲系統(tǒng)的封裝示例包括層疊封裝(Package onPackage，PoP)、球柵陣列(BallGrid Arrays, BGA)、芯片級封裝(ChipScale Package, CSP)、塑料引線芯片載體(Plastic Leaded Chip Carrier, PLCC)、塑料雙列直插封裝(Plastic Dual In-line Package, PDIP)、 疊片管芯封裝(Die in Waffle Pack)、晶片中管芯形式(Die in WaferForm)、板上芯片 (Chip On Board, COB)、陶瓷雙列直插封裝(CeramicDual In-line Pakcage, CERDIP)、 塑料公制四方扁平封裝(Plastic MetricQuad Flat Pack，MQFP) >薄型四方扁平封裝(Thin Quad Flat Pack, TQFP)、小外形集成電路(Small Outline Integrated Circuit，SOIC)、窄 間距小外形封裝(Shrink Small Outline Package，SSOP)、薄型小外形封裝(Thin Small Outline Package, TSOP)、系統(tǒng)級封裝(System InPackage，SIP)、多芯片封裝(Multi Chip Package, MCP)、晶片級制造封裝(Wafer-level Fabricated Package，WFP)以及晶片級堆 疊封裝(Wafer-level Processed Stack Package, WSP)。實施例可以提供一種使用由溝槽提供的階梯差來形成的電阻器。該電阻器可以 包括電阻圖案以及在電阻圖案兩端形成的導電圖案。電阻圖案可以包括在彼此隔開的接 觸區(qū)之間的本體區(qū)。導電圖案可以具有比電阻圖案低的電阻率，并且可以形成在接觸區(qū) 上。相應地，可以減小線與電阻圖案之間的接觸電阻。此外，可以使用由溝槽提供的階梯差在電阻圖案的兩端上局部地形成導電圖案。相應地，根據(jù)該實施例的電阻的整個電阻值可以主要由電阻圖案的本體區(qū)的電阻值 來確定，能夠減小接觸電阻對電阻器的整個電阻值的影響。根據(jù)基于本發(fā)明構思的技術思想的其他實施例，可以使用制造閃存設備的工藝 操作來形成電阻圖案。在這樣的實施例中，可以制造電阻圖案同時使附加的制造工藝最 小化。以上公開的內容應當被看做是示意性的而非限制性的，所附權利要求將覆蓋落 入本發(fā)明構思的真實精神和范圍之內的所有修改、改進和其他實施例。因此，在法律所 允許的最大范圍內，本發(fā)明構思的范圍由權利要求及其等價物的所允許的最寬解釋來限 定，而不限于以上詳細描述。
權利要求
1.一種半導體器件，包括模型圖案，被布置在半導體襯底上以限定溝槽；電阻圖案，包括本體區(qū)以及第一接觸區(qū)和第二接觸區(qū)，本體區(qū)覆蓋溝槽的底部和側 壁，第一接觸區(qū)和第二接觸區(qū)分別在模型圖案的上表面上從本體區(qū)開始延伸；以及 第一線和第二線，分別接觸第一接觸區(qū)和第二接觸區(qū)。
2.根據(jù)權利要求1所述的半導體器件，還包括第一導電圖案，被布置在第一線與第一接觸區(qū)之間；以及 第二導電圖案，被布置在第二線與第二接觸區(qū)之間。
3.根據(jù)權利要求1所述的半導體器件，其中 本體區(qū)的底部和側壁限定溝槽上的間隙區(qū)；以及半導體器件還包括用于使第一接觸區(qū)和第二接觸區(qū)的頂面外露并填充間隙區(qū)的絕緣 層結構。
4.根據(jù)權利要求1所述的半導體器件，其中半導體襯底包括電阻區(qū)和單元陣列區(qū)，在所述電阻區(qū)形成電阻圖案，在所述單元陣 列區(qū)形成存儲單元；存儲單元包括下部柵極結構和上部柵極結構，所述下部柵極結構和上部柵極結構順 序地堆疊在半導體襯底上；下部柵極結構包括順序地堆疊的隧道絕緣層和浮置柵電極；以及 模型圖案包括第一薄層結構，所述第一薄層結構包括與下部柵極結構相同的材料。
5.根據(jù)權利要求4所述的半導體器件，其中上部柵極結構包括順序地堆疊的柵極層間絕緣層、第一控制電極、第二控制電極以 及第三控制電極；模型圖案還包括由與柵極層間絕緣層和第一控制電極相同的材料形成的第二薄層結 構；以及電阻圖案具有與第二控制電極相同的材料。
6.根據(jù)權利要求5所述的半導體器件，還包括第一導電圖案，被布置在第一線與第一接觸區(qū)之間；以及第二導電圖案，被布置在第二線與第二接觸區(qū)之間，其中，第一導電圖案和第二導電圖案包括與第三控制電極相同的材料。
7.根據(jù)權利要求4所述的半導體器件，還包括器件隔離層，被布置在電阻圖案的本體區(qū)與半導體襯底之間， 其中，器件隔離層包括在本體區(qū)之下的中間部分以及從中間部分延伸到第一薄層結 構與本體區(qū)之間的側壁。
8.—種制造半導體器件的方法，所述方法包括 在半導體襯底上形成模型圖案以限定溝槽；在模型圖案上形成電阻圖案以在溝槽上穿過； 在電阻圖案上形成彼此隔開的第一導電圖案和第二導電圖案；以及 形成分別與第一導電圖案和第二導電圖案接觸的第一線和第二線， 其中，分別在模型圖案的上表面上形成第一導電圖案和第二導電圖案。
9.根據(jù)權利要求8所述的方法，其中，形成電阻圖案包括在半導體襯底上形成電阻層，所述電阻層保形地覆蓋模型圖案并且限定溝槽上的間 隙區(qū)；在電阻層上形成填充絕緣層以填充間隙區(qū)；以及形成絕緣層結構，以通過對填充絕緣層進行蝕刻使電阻層的頂面外露，并局部地填 充間隙區(qū)，其中，形成第一導電圖案和第二導電圖案包括通過執(zhí)行硅化物工藝在電阻層的外 露頂面上局部地形成硅化物圖案。
10.根據(jù)權利要求8所述的方法，其中半導體襯底包括電阻區(qū)和單元陣列區(qū)，在所述電阻區(qū)形成電阻圖案，在所述單元陣 列區(qū)布置存儲單元；存儲單元包括下部柵極結構和上部柵極結構，所述下部柵極結構和上部柵極結構順 序地堆疊在半導體襯底上；下部柵極結構包括順序地堆疊的隧道絕緣層和浮置柵電極；上部柵極結構包括順序地堆疊的柵極層間絕緣層、第一控制電極、第二控制電極以 及第三控制電極；使用形成下部柵極結構、柵極層間絕緣層以及第一控制電極的工藝來形成模型圖案；使用形成第二控制電極的工藝來形成電阻圖案；以及使用形成第三控制電極的工藝來形成第一導電圖案和第二導電圖案。
全文摘要
本申請?zhí)峁┝艘环N包括電阻器的半導體器件及其制造方法的實施例。該半導體器件包括模型圖案，被布置在半導體襯底上以限定溝槽；電阻圖案，包括本體區(qū)以及第一接觸區(qū)和第二接觸區(qū)，本體區(qū)覆蓋溝槽的底部和側壁，第一接觸區(qū)和第二接觸區(qū)分別在模型圖案的上表面上從本體區(qū)開始延伸；以及第一線和第二線，分別接觸第一接觸區(qū)和第二接觸區(qū)。
文檔編號H01L21/8247GK102024822SQ201010283670
公開日2011年4月20日 申請日期2010年9月15日 優(yōu)先權日2009年9月15日
發(fā)明者樸允文, 沈載煌, 辛鎮(zhèn)鉉, 金建秀 申請人:三星電子株式會社