專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件，更具體地說，涉及包括將位線貫穿的存儲節(jié)點的半導 體器件及其制造方法。
背景技術：
為了滿足消費者對于高性能和低價格的要求，半導體器件需要更高度的集成 化。隨著半導體器件的集成度增加，設計規(guī)則縮小，且半導體器件的圖案小型化。當半 導體器件變得小型化和高度集成化時，芯片的總尺寸并非與存儲容量的增加而成比例地 增加，形成存儲器件圖案的單元(cell，又稱為晶胞)區(qū)域的尺寸反而顯著減小。因此， 為了確保期望的存儲容量，需要在限定的區(qū)域內形成許多圖案，所以需要形成臨界尺寸 (critical dimension, CD)縮小的精細圖案。伴隨著單元區(qū)域的尺寸縮小，單元電容器的尺寸縮小，感測裕量和感測速度降 低，并且對于由粒子造成的軟錯誤的忍耐度劣化。因此，需要一種確保有限區(qū)域具有足 夠電容量的方法。另一方面，與線/距圖案相比，用于將上、下互連電路連接在一起的觸點受到 設計規(guī)則的巨大影響。相應地，隨著器件變得高度集成化，器件的尺寸以及相鄰互連電 路之間的距離均縮小。因此，觸點的深寬比(觸點的深度與直徑的比值)增大，并且難 以形成觸點孔。因此，在制造高集成度半導體器件的過程中，觸點形成工序是非常重要 的。因此，當在具有多層互連電路的高集成度半導體器件中形成觸點時，因為需要正確 且嚴格的對準，所以工序裕量較低或者工序必須在無裕量的情況下執(zhí)行。具體地說，由于上述緣由，在與用于存儲數據的存儲節(jié)點連接的存儲節(jié)點觸點 的形成過程中存在下述許多困難。首先，由于高集成度，存儲節(jié)點觸點孔的底部具有窄的臨界尺寸。相應地，當 執(zhí)行蝕刻工序來限定存儲節(jié)點觸點時，存儲節(jié)點觸點孔應該形成為使有源區(qū)露出。然 而，由于存儲節(jié)點觸點孔的底部狹窄，所以難以執(zhí)行使有源區(qū)露出的蝕刻工序。其次，存儲節(jié)點觸點和柵極之間經常發(fā)生電短路。當執(zhí)行蝕刻工序來限定存儲 節(jié)點觸點孔時，執(zhí)行過蝕刻工序來解決上述存儲節(jié)點孔底部不能露出的問題，從而可以 確保存儲節(jié)點底部的CD。然而，當執(zhí)行過蝕刻工序時，下面的絕緣層(例如位線間隔 物)可能受到侵蝕，從而使存儲節(jié)點觸點和位線之間可能發(fā)生電短路。第三，存儲節(jié)點觸點和有源區(qū)之間的重疊裕量是不足的。雖然上面的問題被解 決了，但是存儲節(jié)點觸點和有源區(qū)之間的接觸面積由于半導體器件高集成度的緣故 而逐 漸減小。相應地，存儲節(jié)點和有源區(qū)之間的接觸電阻值由于它們之間的電接觸面積減小 而增大，從而使半導體器件的性能劣化。
發(fā)明內容
本發(fā)明是要解決以下問題因為存儲節(jié)點觸點是利用自對準接觸法使用形成在位線側壁上的間隔物作為阻擋物來形成的，所以由于工序參數變化取決于位線的寬度而 難以形成存儲節(jié)點。 根據示例性實施例的一個方面，一種半導體器件包括第一導電插塞、第二導 電插塞和第三導電插塞，其布置在有源區(qū)上，所述第二導電插塞設置在所述第一導電插 塞和所述第三導電插塞之間；位線，其電連接至所述第二導電插塞并且通過所述有源區(qū) 的上方；以及存儲節(jié)點，其分別電連接至所述第一導電插塞和所述第三導電插塞。
所述存儲節(jié)點可以延伸穿過所述位線。所述存儲節(jié)點的底部可以具有在所述位線的縱向上延伸的狹長開口形狀。所述半導體器件還可以包括布置在所述存儲節(jié)點的側壁的下部上的絕緣層。所述絕緣層可以布置在所述位線的側壁上。所述絕緣層可以包括氧化物層或氮化物層。所述絕緣層可以具有50埃(A)到100埃的厚度。每個存儲節(jié)點的上部可以為圓筒形形狀，而每個所述存儲節(jié)點的下部可以具有 凹縮形狀。所述半導體器件還可以包括布置在存儲節(jié)點的表面上的介電層、以及布置在所 述介電層的表面上的上電極。所述介電層可以包括Zr02、Al2O3和ZrO2的堆疊結構。根據另一示例性實施例的另一方面，一種半導體器件包括有源區(qū)，其形成在 基板上；第一導電插塞、第二導電插塞和第三導電插塞，其布置在所述有源區(qū)上，所述 第二導電插塞設置在所述第一導電插塞和所述第三導電插塞之間；位線，其電連接至所 述第二導電插塞并且通過所述有源區(qū)的上方；以及存儲節(jié)點，其分別電連接至所述第一 導電插塞和所述第三導電插塞，其中，所述存儲節(jié)點和所述位線形成在與有源區(qū)的截面 平面相同的截面平面上。根據示例性實施例的一個方面，一種半導體器件的制造方法包括在有源區(qū)上 形成第一導電插塞、第二導電插塞和第三導電插塞，所述第二導電插塞設置在所述第一 導電插塞和所述第三導電插塞之間；形成電連接至所述第二導電插塞并且通過所述有源 區(qū)上方的位線；形成分別電連接至所述第一導電插塞和所述第三導電插塞的存儲節(jié)點， 其中，所述位線和所述存儲節(jié)點形成在與有源區(qū)的截面平面相同的截面平面上。根據另一示例性實施例的另一方面，一種半導體器件的制造方法包括在有源 區(qū)上形成第一導電插塞、第二導電插塞和第三導電插塞，所述第二導電插塞設置在所述 第一導電插塞和所述第三導電插塞之間；形成電連接至所述第二導電插塞并且通過所述 有源區(qū)上方的位線；形成分別電連接至所述第一導電插塞和所述第三導電插塞的存儲節(jié) 點，所述第一導電插塞與所述有源區(qū)的一端接觸，并且所述第三導電插塞與所述有源區(qū) 的相對端接觸。所述方法還可以包括在形成多個導電插塞之前，形成凹入式柵極。
形成所述位線的步驟可以包括在第一導電插塞、第二導電插塞和第三導電插 塞上形成第一層間絕緣層；在所述第一層間絕緣層上形成第一感光圖案而使所述第二導 電插塞露出；使用所述第一感光圖案作為蝕刻掩模來蝕刻所述第一層間絕緣層；形成埋 入在所述第一層間絕緣層的被蝕刻部分內的位線導電層；在所述位線導電層上形成第二感光圖案以覆蓋所述有源區(qū)；以及使用所述第二感光圖案作為蝕刻掩模來蝕刻所述位線導電層。所述方法還包括在形成所述位線之后，在所述位線的側壁上形成位線間隔 物。所述方法還可以包括在形成所述位線之后，形成第二層間絕緣層。形成所述存儲節(jié)點的步驟可以包括形成使布置在所述有源區(qū)上的所述第一導 電插塞和所述第三導電插塞露出的孔；在所述孔的側壁上形成絕緣層；在露出的所述第 一導電插塞和所述第三導電插塞以及所述絕緣層的側壁上形成存儲節(jié)點材料；以及移除 所述第二層間絕緣層和所述絕緣層以形成第一存儲節(jié)點。形成所述孔的步驟可以包括蝕刻所述第二層間絕緣層、所述位線和所述第一 層間絕緣層。形成所述絕緣層的步驟可以包括在所述孔上形成絕緣材料；以及對所述絕緣 材料進行回蝕。所述方法還可以包括在形成所述第一存儲節(jié)點之后，在所述第一存儲節(jié)點上 形成蝕刻停止層、第三層間絕緣層和第四層間絕緣層；蝕刻所述第三層間絕緣層和所述 第四層間絕緣層以露出所述蝕刻停止層，來形成上孔；在所述上孔上形成存儲節(jié)點材 料；對所述存儲節(jié)點材料進行回蝕；以及移除所述第三層間絕緣層和所述第四層間絕緣 層以露出所述蝕刻停止層并且通過移除所述蝕刻停止層以露出所述第一導電插塞和所述 第三導電插塞，來形成第二存儲節(jié)點。 形成所述第二存儲節(jié)點的步驟可以包括使用HF來執(zhí)行全浸出(full dip out)工序。所述方法還可以包括在所述存儲節(jié)點的表面上形成介電層；以及在所述介電 層上形成上電極。本發(fā)明可以解決由于位線節(jié)距造成的存儲節(jié)點觸點的底部未敞開的現象以及由 于存儲節(jié)點和位線之間的電連接造成的短路，并且還通過增加位線寬度而解決了位線電 阻值的增加。此外，根據本發(fā)明形成了在上部具有圓筒形形狀而在下部具有凹縮形狀的 存儲節(jié)點，以避免存儲節(jié)點崩塌，并且增加了電容量。這些和其它的特征、方面和實施例在下面“具體實施方式
”部分中進行描述。
結合下面參考附圖所作的詳細描述，可以更清楚地理解本發(fā)明的主題的上述和 其它方面、特征以及其它優(yōu)點。圖1是示出根據本發(fā)明實施例的半導體器件的示意圖，其中圖l(i)是平面圖， 而圖l(ii)是沿著圖1G)中的線X-Xl截取的截面圖。圖2A到圖2H是示出根據本發(fā)明實施例的圖1所示半導體器件的制造方法的示 意圖，其中，圖2A(i)至圖2H(i)是平面圖，而圖2A(ii)至圖2H(ii)是沿著圖2A(i)至 圖2H(i)中的線x-xl截取的截面圖。圖3A到圖3F是示出根據本發(fā)明另一實施例的半導體器件的制造方法的示意 圖，其中圖3A(i)至圖3F(i)是平面圖，而圖3A(ii)至圖3F(ii)是沿著圖3A(i)至圖3F(i)中的線x-xl截取的截面圖。圖3G到圖3M是示出根據本發(fā)明另一實施例的半導體器件的制造方法的截面 圖。
具體實施例方式此處參考截面圖來描述實施例。舉例來說，在制造技術和/或容許誤差方面可 以存在許多種變型。因此，在此所示的實施例不應被解讀成僅限于在此所示的各區(qū)域的 特定形狀，而是可以包括例如由制造工序所引起的形狀上的偏差。在附圖中，層和區(qū)域 的長度和尺寸可能有所夸大以便于說明。附圖中相同的附圖標記代表相同的元件。還應 理解到，當層被表述為“在另一層或基板上”時，該層可以直接位于另一層或基板上， 或者在該層與另一層或基板之間也可以存在中間層。圖1是示出根據本發(fā)明實施例的半導體器件的示意圖，其中圖l(i)是平面圖， 而圖l(ii)是沿著圖l(i)中的線X-Xl截取的截面圖。圖2A到圖2H是示出圖1所示半導 體器件的制造方法的示意圖，在各個附圖中，圖2AG)至圖2H(i)是平面圖，而圖2A(ii) 至圖2H(ii)是沿著圖2A(i)至圖2H(i)中的線x-xl截取的截面圖。圖3A到圖3F是示出 根據本發(fā)明另一實施例的半導體器件的制造方法的示意圖，在各個附圖中，圖3AG)至 圖3F(i)是平面圖，而圖3A (ii)至圖3F(ii)是沿著圖3A(i)至圖3F (i)中的線x_xl截取 的截面圖。在此，圖3G到圖3M是示出根據本發(fā)明另一實施例的半導體器件的制造方法 的截面圖。參見圖1，半導體器件包括多個導電插塞116，其布置在有源區(qū)104上；位線 123，其連接至布置于有源區(qū)104中部的導電插塞116;以及存儲節(jié)點130，其連接至布置 于有源區(qū)104的兩個周圍部位的導電插塞116。位線123通過有源區(qū)104的上方。此時，導電插塞116可以用作連接(landing)插塞。同時導電插塞116包括布 置在有源區(qū)上的第一導電插塞、第二導電插塞和第三導電插塞，第二導電插塞設置在第 一導電插塞和第三導電插塞之間。位線123電連接至第二導電插塞并且通過有源區(qū)的上 方。存儲節(jié)點130優(yōu)選地形成為分別電連接至第一導電插塞和第三導電插塞。存儲節(jié)點130優(yōu)選地形成為貫穿位線123但不限于此，并且這僅僅是示例性的以 將本實施例的半導體器件具體化。因此，可以將上述構造改變?yōu)槲痪€123形成于有源區(qū) 104上以及存儲節(jié)點130形成于有源區(qū)上的任意構造。絕緣層128優(yōu)選地布置在存儲節(jié)點130的側壁的下部處，并且絕緣層128優(yōu)選地 形成在位線123的側壁上。此處，絕緣層128優(yōu)選地由氧化物層或氮化物層所形成。如 上所述，絕緣層128使存儲節(jié)點130與位線123彼此絕緣，并且優(yōu)選地具有50埃到100 埃的厚度。存儲節(jié)點優(yōu)選地在上部呈圓筒形形狀，而在下部呈凹縮形狀。根據此構造， 可以避免存儲節(jié)點輕易崩塌并且可以使電容量達到最大。半導體器件還包括布置在導電插塞116之間的凹入式柵極。半導體器件還包括 形成在位線123的側壁上的位線間隔物(未示出)。半導體器件還包括布置在存儲節(jié)點上 的上電極137，介電層132置于存儲節(jié)點與上電極之間。在此，介電層132可以由Zr02、 Al2O3和ZrO2的堆疊層所形成。半導體在有 源區(qū)104上形成位線123，并且存儲節(jié)點130連接至導電插塞116，從而不必分別形成位線觸點和存儲節(jié)點觸點。根據本發(fā)明，位線123和存儲節(jié)點130均 形成在有源區(qū)104上。更具體地說，與傳統的技術不同，位線123和存儲節(jié)點130的截 面平面與有源區(qū)104的截面平面相同。因此，位線的寬度并不依賴于存儲節(jié)點觸點，從 而可以確保位線寬度的裕量，并且可以避免位線電阻值增大。參見圖2A，通過蝕刻包括由隔離層102所限定的有源區(qū)104在內的半導體基板 100，形成具有預定深度的凹陷部(未示出)。接下來，在凹陷部中依次堆疊柵極多晶硅 層106、柵極金屬層108、硬掩模層110和氮化硅層112，并且在氮化硅層112上形成限定 柵極的光阻(photoresist，又稱為光刻膠或光致抗蝕劑)圖案(未示出)。使用光阻圖案 作為蝕刻掩模蝕刻氮化硅層112、硬掩模層110、柵極金屬層108和柵極多晶硅層106來 形成柵極113。接下來，在包括柵極113在內的整個所得結構上形成間隔物材料(未示出)，然 后對間隔物材料執(zhí)行回蝕工序以在柵極113的側壁上形成柵極間隔物114。在整個所得結 構上形成層間絕緣層(未示出)，并且蝕刻層間絕緣層以形成使有源區(qū)104在柵極113之 間的部分露出的觸點孔(未示出)。沉積導電材料以填充觸點孔，然后將導電材料平坦化 以形成導電插塞116。導電插塞116包括形成于柵極圖案113的一側的第一導電插塞以及 形成于柵極圖案113另一側的第二導電插塞。接下來，在整個所得結構上形成層間絕緣 層 118。參見圖2B，在層間絕緣層118上形成使第一導電插塞116露出的光阻圖案(未 示出)，然后使用該光阻圖案作為蝕刻掩模蝕刻層間絕緣層118來使第一導電插塞116露 出。接下來，在整個所得結構上形成位線導電層120和硬掩模層122，并且在硬掩模層 122上形成光阻圖案(未示出)以覆蓋有源區(qū)104。如圖2B(i)所示，位線123形成于沿 著縱向(x-xl)相鄰的有源區(qū)104中以與有源區(qū)104重疊。由于位線123和存儲節(jié)點130 形成于同一截面平面中，所以可以確保形成位線123或存儲節(jié)點130的裕量較大。此外， 由于位線123和存儲節(jié)點130形成于同一截面平面中，所以除了第一導電插塞和第二導電 插塞116以外不需要額外的觸點插塞。這樣，可以降低基板和位線123之間、基板和存 儲節(jié)點130之間的接觸電阻值。在此，位線導電層120優(yōu)選地包括鎢層。參見圖2C，在硬掩模層122上形成層間絕緣層124，并且在層間絕緣層124上形 成光阻圖案(未示出)，以使形成于柵極113的另一側的第二導電插塞116露出。使用光 阻圖案作為蝕刻掩模蝕刻層間絕緣層124、位線123和層間絕緣層118，以形成使第二導 電插塞116露出的孔126。此時，優(yōu)選地在考慮到位線123的寬度的情況下形成孔126。 也就是說，孔126的寬度優(yōu)選地比位線123的寬度窄，從而孔126形成在位線123中。因 此，孔126的底部優(yōu)選地具有在位線123的縱向上延伸的狹長開口。參見圖2D，在孔126的內側壁上形成絕緣層128。更具體地說，在整個所得結 構上形成絕緣層，然后對絕緣層執(zhí)行各向異性蝕刻工序以在孔126的內側壁上形成絕緣 層128。在此，絕緣層128可以由氮化物層或氧化物層所形成，并且具有50埃到100埃 的厚度。絕緣層128使位線123與要在后續(xù)工序中形成的存儲節(jié)點彼此絕緣。 參見圖2E，在整個所得結構上形成存儲節(jié)點材料，然后對存儲節(jié)點材料執(zhí)行回 蝕以在絕緣層128上并在導電插塞116上形成存儲節(jié)點130。在此，存儲節(jié)點130可以 由Ti、TiN及其組合中的任一者所形成。因為存儲節(jié)點130可以與第二導電插塞116直接接觸而不經過從第二導電插塞116延伸出的額外觸點插塞，所以可以簡化制造工序并 且可以節(jié)省工序時間和成本。存儲節(jié)點130用作晶體管電容器的下電極。每個存儲節(jié)點 130的底部具有在位線123的縱向上延伸的狹長開口。參見圖2F，移除層間絕緣層124以及形成在存儲節(jié)點130的外側壁上的絕緣層 128的一部分，從而使存儲節(jié)點130從位線123的上表面突出。此時，絕緣層128的被 移除部分對應于層間絕緣層124的厚度。借助于移除層間絕緣層124以及形成在存儲節(jié) 點130的外側壁上的絕緣層128，使存儲節(jié)點130在上部呈圓筒形形狀，而在下部具有凹 縮形狀。也就是說，存儲節(jié)點130的上部具有圓筒形形狀以確保電容量，而存儲節(jié)點130 的下部具有凹縮形狀以避免存儲節(jié)點130崩塌。 參見圖2G，在存儲節(jié)點130上形成介電層132。此時，介電層132優(yōu)選地具有 ZrO2、Al2O3和ZrO2的堆疊結構。參見圖2H，在整個所得結構上形成上電極137。在此，上電極137優(yōu)選地具有 TiN層134和多晶硅層136的堆疊結構。如上所述，根據本發(fā)明的實施例，位線123形成于有源區(qū)104，從而位線123和 存儲節(jié)點130可以形成在同一截面平面內。在此構造中，存儲節(jié)點130可以形成為與第 二導電插塞116直接接觸而不經過額外的觸點插塞。由于存儲節(jié)點觸點與第二導電插塞 116直接接觸，所以可以顯著降低工序時間和成本。此外，可以更加確保形成位線124和 存儲節(jié)點130的工序裕量。圖3A到圖3F是示出根據本發(fā)明另一實施例的半導體器件的制造方法的示意 圖，其中圖3A(i)至圖3F(i)是平面圖，而圖3A(ii)至圖3F(ii)是沿著圖3A(i)至圖3F(i) 中的線x-xl截取的截面圖。圖3G到圖3M是示出根據本發(fā)明另一實施例的半導體器件 的制造方法的截面圖，其中圖3G到圖3M示出形成下電極的方法，該下電極包括從根據 圖2A到圖2H的實施例所形成的存儲節(jié)點130向上延伸的額外存儲節(jié)點。因此，如圖3A到圖3F所示的工序與圖2A到圖2F所示的工序相同。改變圖3A 到圖3F中的附圖標記以避免與圖2A到圖2H的附圖標記混淆。在圖3A到圖3M中， 200表示半導體基板，202表示隔離層，204表示有源區(qū)，206表示柵極多晶硅層，208表 示柵極金屬層，210表示硬掩模層，212表示氮化硅層，218表示層間絕緣層，220表示位 線導電層，222表示硬掩模層，223表示位線，224表示層間絕緣層，226表示孔，228表 示絕緣層，230表示存儲節(jié)點。參見圖3G，在整個所得結構上形成蝕刻停止層232和層間絕緣層234、236， 該所得結構包括從位線223向上突出的下存儲節(jié)點230。在此，蝕刻停止層232優(yōu)選地 包括氮化物層，層間絕緣層234優(yōu)選地包括PSG(PhosphoSilicate Glass,磷硅酸鹽玻璃) 層，而層間絕緣層236優(yōu)選地包括TEOS (TetraEthyl Ortho Silicate Glass,正硅酸四乙酯玻
璃)O參見圖3H，蝕刻層間絕緣層234和236以及蝕刻停止層232的一部分以使下存 儲節(jié)點230露出，從而形成孔238。在此，蝕刻停止層232形成在下存儲節(jié)點230上。 此構造在下存儲節(jié)點230與將在后續(xù)工序中形成于下存儲節(jié)點230上的上存儲節(jié)點240之 間提供精確的且更可靠的電連接。參見圖31，在孔238和層間絕緣層236上形成用于上存儲節(jié)點240的導電層。在此，用于上存儲節(jié)點240的導電層優(yōu)選地包括Ti、TiN及其組合中的任一者。參見圖3J，對用于上存儲節(jié)點240的導電層進行回蝕，以使上存儲節(jié)點240形成 在孔238的內側壁上。此時，可以在移除上存儲節(jié)點240的布置在蝕刻停止層232上的 一部分時移除蝕刻停止層232的一部分。在此，優(yōu)選地移除蝕刻停止層232，從而使蝕刻 停止層232位于比位線223的高度高的高度處。參見圖3K，移除層間絕緣層234、236和蝕刻停止層232，形成于下存儲節(jié)點 230上的蝕刻停止層232也被移除，以使從下存儲節(jié)點230延伸的上存儲節(jié)點240露出。 此時，層間絕緣層234、236和蝕刻停止層232優(yōu)選地借助于全浸出工序來移除?？梢允?用HF作為全浸出工序的蝕刻劑。在此，上存儲節(jié)點240具有圓筒形形狀，并且下存儲節(jié) 點230的上部具有從位線223向上突出的圓筒形形狀，而下存儲節(jié)點230的下部具有凹縮 形狀。包括下存儲節(jié)點230和下存儲節(jié)點240在內的延伸存儲節(jié)點可以提供增大的電容 量。延伸存儲節(jié)點結構在如下情況下是尤其有用的即，當應用于在有源區(qū)和存儲節(jié)點 之間具有小接觸面積的高集成度半導體器件時。參見圖3L，在包括下存儲節(jié)點230和下存儲節(jié)點240在內的組合存儲節(jié)點上形 成介電層242。此時，介電層242優(yōu)選地包括ZrO2、Al2O3和ZrO2的堆疊結構。參見圖3M，在介電層242上形成上電極，該上電極具有TiN層244和多晶硅層 246的堆疊結構。如上所述，根據本發(fā)明另一實施例，位線形成在有源區(qū)上，并且存儲節(jié)點形成 為與導電插塞直接接觸。然后，額外的存儲節(jié)點形成在存儲節(jié)點上，從而可以省略存儲 節(jié)點觸點的形成工序，以減少成本和需要的工序時間。雖然上面已經描述了特定的實施例，但是應當理解到所述的實施例僅是示例性 的。因此，本文所述的器件和方法不應局限于所述的實施例。相反，應當結合上面的描 述和附 圖，僅僅由下面的權利要求書限制本文描述的系統和方法。本申請要求2009年12月8日提交給韓國專利局的韓國申請Νο.10-2009_0084535 的優(yōu)先權，該韓國申請的全部內容通過引用并入本文。
權利要求
1.一種半導體器件，包括第一導電插塞、第二導電插塞和第三導電插塞，其布置在有源區(qū)上，所述第二導電 插塞設置在所述第一導電插塞和所述第三導電插塞之間；位線，其電連接至所述第二導電插塞并且通過所述有源區(qū)的上方；以及 第一存儲節(jié)點和第二存儲節(jié)點，其分別電連接至所述第一導電插塞和所述第三導電插塞。
2.根據權利要求1所述的半導體器件，其中，所述第一存儲節(jié)點和所述第二存儲節(jié)點延伸穿過所述位線。
3.根據權利要求2所述的半導體器件，其中，所述第一存儲節(jié)點和所述第二存儲節(jié)點的底部具有在所述位線的縱向上延伸的狹長 開口形狀。
4.根據權利要求2所述的半導體器件，還包括絕緣層，其布置在所述第一存儲節(jié)點和所述第二存儲節(jié)點的側壁的下部上。
5.根據權利要求4所述的半導體器件，其中， 所述絕緣層布置在所述位線的側壁上。
6.根據權利要求4所述的半導體器件，其中，所述絕緣層包括氧化物層或氮化物層，并且所述絕緣層具有50埃到100埃的厚度。
7.根據權利要求1所述的半導體器件，其中，所述第一存儲節(jié)點和所述第二存儲節(jié)點的上部具有圓筒形形狀，并且每個所述存儲 節(jié)點的下部具有凹縮形狀。
8.根據權利要求1所述的半導體器件，還包括介電層，其布置在所述第一存儲節(jié)點和所述第二存儲節(jié)點的表面上；以及上電極，其布置在所述介電層的表面上，其中，所述介電層包括Zr02、Al2O3和ZrO2的堆疊結構。
9.一種半導體器件，包括 有源區(qū)，其形成于基板上；柵極圖案，其形成于所述有源區(qū)中；第一導電插塞和第二導電插塞，所述第一導電插塞形成于所述柵極圖案的第一側， 所述第二導電插塞形成于所述柵極圖案的第二側； 位線，其電連接至所述第一導電插塞；以及 存儲節(jié)點，其連接至所述第二導電插塞，其中，所述存儲節(jié)點和所述位線形成在與所述有源區(qū)的截面平面相同的截面平面上。
10.一種半導體器件的制造方法，包括在有源區(qū)上形成第一導電插塞、第二導電插塞和第三導電插塞，所述第二導電插塞 設置在所述第一導電插塞和所述第三導電插塞之間；形成位線，所述位線電連接至所述第二導電插塞并且通過所述有源區(qū)的上方；以及 形成第一存儲節(jié)點和第二存儲節(jié)點，所述第一存儲節(jié)點和所述第二存儲節(jié)點分別電 連接至所述第一導電插塞和所述第三導電插塞，其中，所述位線、所述第一存儲節(jié)點和所述第二存儲節(jié)點形成在與所述有源區(qū)的截 面平面相同的截面平面上。
11.一種半導體器件的制造方法，包括形成布置在有源區(qū)上的第一導電插塞、第二導電插塞和第三導電插塞，所述第二導 電插塞設置在所述第一導電插塞和所述第三導電插塞之間；形成位線，所述位線電連接至所述第二導電插塞并且通過所述有源區(qū)的上方；以及 形成分別電連接至所述第一導電插塞和所述第三導電插塞的第一存儲節(jié)點和第二存 儲節(jié)點，所述第一導電插塞接觸所述有源區(qū)的一端，并且所述第三導電插塞接觸所述有 源區(qū)的相對端。
12.根據權利要求11所述的方法，還包括在形成所述第一導電插塞、所述第二導電插塞和所述第三導電插塞之前，形成凹入 式柵極。
13.根據權利要求11所述的方法，其中， 形成所述位線的步驟包括在所述第一導電插塞、所述第二導電插塞和所述第三導電插塞上形成第一層間絕緣層；在所述第一層間絕緣層上形成第一感光圖案以使所述第二導電插塞露出； 使用所述第一感光圖案作為蝕刻掩模來蝕刻所述第一層間絕緣層； 形成埋入在所述第一層間絕緣層的被蝕刻部分內的位線導電層； 在所述位線導電層上形成第二感光圖案以覆蓋所述有源區(qū)；以及 使用所述第二感光圖案作為蝕刻掩模來蝕刻所述位線導電層。
14.根據權利要求11所述的方法，還包括在形成所述位線之后，在所述位線的側壁上形成位線間隔物。
15.根據權利要求11所述的方法，還包括 在形成所述位線之后，形成第二層間絕緣層。
16.根據權利要求15所述的方法，其中，形成所述第一存儲節(jié)點和所述第二存儲節(jié)點的步驟包括形成使布置在所述有源區(qū)上的所述第一導電插塞和所述第三導電插塞露出的孔；在所述孔的側壁上形成絕緣層；在露出的所述第一導電插塞和所述第三導電插塞以及所述絕緣層的側壁上形成存儲 節(jié)點材料；以及移除所述第二層間絕緣層和所述絕緣層以形成下存儲節(jié)點。
17.根據權利要求16所述的方法，其中， 形成所述孔的步驟包括蝕刻所述第二層間絕緣層、所述位線和所述第一層間絕緣層。
18.根據權利要求16所述的方法，其中，在所述孔的側壁上形成所述絕緣層的步驟包括 在所述孔上形成絕緣材料；以及 回蝕所述絕緣材料。
19.根據權利要求16所述的方法，還包括 在形成所述下存儲節(jié)點之后，在所述下存儲節(jié)點上形成蝕刻停止層、第三層間絕緣層和第四層間絕緣層； 通過蝕刻所述第三層間絕緣層和所述第四層間絕緣層以使所述蝕刻停止層露出，來 形成上孔；在所述上孔上形成存儲節(jié)點材料； 回蝕所述存儲節(jié)點材料；以及通過移除所述第三層間絕緣層和所述第四層間絕緣層以使所述蝕刻停止層露出并且 通過移除所述蝕刻停止層以使所述第一導電插塞和所述第三導電插塞露出，來形成上存 儲節(jié)點。
20.根據權利要求19所述的方法，其中， 形成所述下存儲節(jié)點的步驟包括使用HF來執(zhí)行全浸出工序。
21.根據權利要求16所述的方法，還包括 在所述存儲節(jié)點的表面上形成介電層；以及 在所述介電層上形成上電極。
全文摘要
本發(fā)明公開一種半導體器件及其制造方法，該半導體器件包括布置在有源區(qū)上的多個導電插塞；位線，其連接至多個導電插塞中的布置在有源區(qū)中部的導電插塞；以及存儲節(jié)點，其連接至多個導電插塞中的布置在有源區(qū)的兩個周圍部位并且通過有源區(qū)上方的導電插塞。
文檔編號H01L27/00GK102013423SQ20101024541
公開日2011年4月13日 申請日期2010年7月30日 優(yōu)先權日2009年9月8日
發(fā)明者樸亨鎮(zhèn) 申請人:海力士半導體有限公司