專利名稱：半導(dǎo)體元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的制造方法，尤其涉及一種半導(dǎo)體元件的制造方法。
背景技術(shù)：
半導(dǎo)體集成電路工業(yè)已經(jīng)歷快速的成長。集成電路(IC)材料技術(shù)上的改進(jìn)已制作出好幾世代的集成電路，其中每個(gè)世代均較前一世代復(fù)雜。然而，上述的發(fā)展均使IC的工藝與制造變得更為復(fù)雜，因此，IC工藝也需要有相對(duì)應(yīng)的進(jìn)展以實(shí)現(xiàn)先進(jìn)的集成電路。圖IA-圖IC顯示傳統(tǒng)制造半導(dǎo)體元件的各階段剖面圖，其中基底102包括一前側(cè) 10 和一后側(cè)102b。圖IA揭示以傳統(tǒng)隔離工藝所形成的結(jié)構(gòu)，包括形成墊氧化層112a、 112b于基底102的前側(cè)10 和后側(cè)102b上方；形成包括例如氮化硅的硬式掩模層114a、 114b于基底102前側(cè)10 和后側(cè)10 上的墊氧化層112a、11 上方；于基底102的前側(cè) 10 形成一穿過硬式掩模層11 和墊氧化層11 的開口 122 ；經(jīng)由上述開口 122進(jìn)行一各向異性蝕刻，于基底102的前側(cè)102b形成一溝槽124 ；以一介電層1 填滿上述溝槽124， 該介電層126延伸超過溝槽124，覆蓋硬式掩模層11 的全部表面；進(jìn)行化學(xué)機(jī)械研磨法 (CMP)，移除硬式掩模層11 上方的介電層126，以暴露基底102前側(cè)10 的硬式掩模層 lHa，留下填入開口 122和溝槽124的介電層126。然而，此傳統(tǒng)技術(shù)在移除硬式掩模層11 和墊氧化層11 暴露基底102的前側(cè) 10 時(shí)遇到問題(其形成的結(jié)構(gòu)如圖IC所示)。硬式掩模層114a、114b和墊氧化層112a、 112b是以兩個(gè)分開的濕蝕刻步驟移除。如圖IB所示，在使用磷酸的第一濕蝕刻步驟中， 基底102前側(cè)10 和后側(cè)102b的硬式掩模層114a、114b同時(shí)被移除，留下基底102前側(cè) 10 和后側(cè)102b的墊氧化層llh、112b。接著，如圖IC所示，以使用氫氟酸的第二濕蝕刻步驟同時(shí)移除基底102前側(cè)10 和后側(cè)102b的墊氧化層llh、112b，暴露前側(cè)10 和后側(cè)102b的部分基底102。在一些結(jié)構(gòu)中，基底102后側(cè)102b暴露的部分在后續(xù)等離子體相關(guān)的工藝中可提供載流子傳輸路徑，因此可能會(huì)增加元件的不穩(wěn)定性，及/或元件的失效。因此，業(yè)界需要一半導(dǎo)體元件的制造方法，其可從元件的早期制造階段于基底的后側(cè)形成介電薄膜。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，本發(fā)明提供一種半導(dǎo)體元件的制造方法，包括形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于基底的前側(cè)和后側(cè)上的墊氧化層上方；及薄化基底前側(cè)的墊氧化層上方的硬式掩模層至一厚度，厚度小于基底后側(cè)的墊氧化層上方的硬式掩模層。本發(fā)明提供一種半導(dǎo)體元件的制造方法，包括形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于基底的前側(cè)和后側(cè)上的墊氧化層上方；形成犧牲氧化層于基底的前側(cè)和后側(cè)上的硬式掩模層上方；及移除基底前側(cè)硬式掩模層上方的犧牲氧化層。本發(fā)明提供一種半導(dǎo)體元件的制造方法，包括形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于基底的前側(cè)和后側(cè)上的墊氧化層上方；形成一溝槽于基底的前側(cè)；于溝槽中填入一介電層，介電層覆蓋基底的全部前側(cè)；及形成犧牲氧化層于基底前側(cè)的介電層上方和后側(cè)的硬式掩模層上方。本發(fā)明可增加元件的穩(wěn)定性及元件的有效。為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配合所附附圖，作詳細(xì)說明如下


圖IA--圖IC顯示傳統(tǒng)制作半導(dǎo)體元件的各階段的剖面圖。
圖2揭示本發(fā)明一實(shí)施例制作半導(dǎo)體元件的流程圖。
圖3A 圖3G顯示本發(fā)明一實(shí)施例制作半導(dǎo)體元件的各階段的剖面圖。
圖4顯示本發(fā)明另一實(shí)施例制作半導(dǎo)體元件的流程圖。
圖5A--圖5E顯示本發(fā)明另一實(shí)施例制作半導(dǎo)體元件的各階段的剖面圖。
圖6顯示本發(fā)明又另一實(shí)施例制作半導(dǎo)體元件的流程圖。
圖7A 圖7B顯示本發(fā)明又另一實(shí)施例制作半導(dǎo)體元件的各階段的剖面圖。
圖8顯示使用本發(fā)明一實(shí)施例制作半導(dǎo)體元件的剖面圖。
其中，附圖標(biāo)記說明如下
102 '基底；102a 前側(cè)；
102b 后側(cè)；112a 墊氧化層；
112b 墊氧化層；IHa 硬式掩模層；
114b 硬式掩模層；122 開口 ；
124 々勾槽；1 介電層；
200 '方法；202 步驟；
204 '步驟；206 步驟；
208 ζ步驟；300 半導(dǎo)體元件；
314a 硬式掩模層；314at 硬式掩模層；
314b 硬式掩模層；314bt 硬式掩模層；
400 '方法；402 步驟；
404 '步驟；406 步驟；
408 '步驟；410 步驟；
500 '半導(dǎo)體元件；51 犧牲氧化層；
512b 犧牲氧化層；51 硬式掩模層；
514b 硬式掩模層；600 方法；
602 '步驟；604 步驟；
606 '步驟；608 步驟；
610 ζ步驟；612 步驟；
700 '半導(dǎo)體元件；71 犧牲氧化層；
712b 犧牲氧化層；800 半導(dǎo)體元件；
802 -輕摻雜源極/漏極區(qū)；804 源極/漏極區(qū)；
806 柵極介電層；808 柵電極；810 間隙壁；812 層間介電層。
具體實(shí)施例方式以下提供許多不同實(shí)施例或范例，以實(shí)行本發(fā)明各種不同實(shí)施例的特征。以下將針對(duì)特定實(shí)施例的構(gòu)成與排列方式作簡要描述，當(dāng)然，以下的描述僅是范例，但非用來限定本發(fā)明。舉例來說，于第一元件“上方”或“之上”形成第二元件的敘述可包括第一元件和第二元件直接接觸的實(shí)施例，但也包括一額外的元件形成于第一元件和第二元件之間，而使第一元件和第二元件沒有直接接觸的實(shí)施例。此外，本發(fā)明在各范例中可能會(huì)出現(xiàn)重復(fù)的元件標(biāo)記，但上述的重復(fù)僅是用來簡要和清楚的描述本發(fā)明，并不代表各實(shí)施范例和結(jié)構(gòu)之間有必然關(guān)聯(lián)。請(qǐng)參照?qǐng)D2，其顯示本發(fā)明半導(dǎo)體元件制造方法的流程圖。方法200開始于步驟 202，提供一基底。方法200接著進(jìn)行步驟204，形成墊氧化層于基底的前側(cè)和后側(cè)。方法 200后續(xù)進(jìn)行步驟206，形成硬式掩模層于基底前側(cè)和后側(cè)的墊氧化層上方。方法200接著進(jìn)行步驟208，薄化基底前側(cè)的墊氧化層上方的硬式掩模層，基底后側(cè)的墊氧化層上方的硬式掩模層則沒有被移除。以下將會(huì)討論以圖2的方法200制作半導(dǎo)體元件的實(shí)施例。請(qǐng)參照?qǐng)D3A 圖3G，其顯示本發(fā)明一實(shí)施例以圖2的方法制作半導(dǎo)體元件300的各階段剖面圖。值得注意的是，圖2的范例方法200并未形成完整的半導(dǎo)體元件300。在一些實(shí)施例中，可使用互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q技術(shù)工藝制作完成的半導(dǎo)體元件 300。因此，可理解的是，于圖2的方法200之前、之中或之后，可提供額外的工藝，且本發(fā)明僅簡要的描述部分此額外的工藝。另外，圖2 圖3G是經(jīng)過簡化，以方便理解本書揭示的實(shí)施例。舉例來說，雖然附圖僅揭示部分的半導(dǎo)體元件300，元件300可包括其它組件，且含有元件300的集成電路(IC)可包含許多其它元件，包括電阻、電容、電感、熔絲等。請(qǐng)參照?qǐng)D3A，提供一基底102。在一些實(shí)施例中，基底102可以是硅基底。在其它的實(shí)施例中，基底102可包括硅鍺、鎵砷或其它適合的半導(dǎo)體材料。基底102可還包括其它元件，例如各種摻雜區(qū)、埋藏層及/或外延層。在一些實(shí)施例中，基底102可以是絕緣層上半導(dǎo)體基底(semiconductor onsubstrate)，例如絕緣層上覆硅(SOI)。在其它實(shí)施例中， 基底102可包括摻雜外延層、梯度(gradient)半導(dǎo)體層，及/或可更包括一半導(dǎo)體層位于不同形態(tài)的半導(dǎo)體層上的結(jié)構(gòu)，例如硅層位于一硅鍺層上。在其它的范例中，半導(dǎo)體基底 102可包括具有硅和一化合物半導(dǎo)體的多層結(jié)構(gòu)，或具有硅和多個(gè)化合物半導(dǎo)體層的多層結(jié)構(gòu)。請(qǐng)繼續(xù)參照?qǐng)D3A，形成一墊氧化層11加、112b于基底102的前側(cè)10 和后側(cè)102b 上方。墊氧化層112a、112b可以是熱氧化工藝成長的氧化硅。例如，在一些實(shí)施例中，墊氧化層112a、112b可以快速熱氧化(RTO)工藝或包含氧的傳統(tǒng)退火工藝形成。在一些實(shí)施例中，墊氧化層112a、112b的厚度可約為80埃 100埃。例如氮化硅的硬式掩模層314a、 314b可形成于基底102前側(cè)10 和后側(cè)10 的墊氧化層112a、11 上方。在一些實(shí)施例中，硬式掩模層314a、314b可以低壓化學(xué)氣相沉積法(LPCVD)形成。在一些實(shí)施例中，硬式掩模層的厚度可約為1200埃 1800埃。請(qǐng)參照?qǐng)D3B，使用干蝕刻工藝薄化基底102前側(cè)10 墊氧化層11 上方的硬式掩模層314a。由于基底102是以后側(cè)102b朝下的方式放置在晶片承載基座(wafer chuck) 上，位于基底102后側(cè)102b墊氧化層112b上方的硬式掩模層314b因?yàn)楸痪休d基座保護(hù)，并沒有被移除。舉例來說，上述干蝕刻工藝可以下述條件進(jìn)行電源功率約150W 220W，壓力約10 45mTorr，使用BP、CH2F2, 02、He和Ar為蝕刻氣體。在一些實(shí)施例中，蝕刻過的硬式掩模層314剩余的厚度t3約為700埃 900埃。請(qǐng)參照?qǐng)D3C，在硬式掩模層31 薄化工藝之后，形成一圖案化光致抗蝕劑層(未示出)于基底102前側(cè)10 的墊氧化層11 上方的硬式掩模層314at上。使用例如反應(yīng)離子蝕刻(RIE)或高密度等離子體(HDP)工藝對(duì)硬式掩模層314at和墊氧化層11 進(jìn)行各向異性蝕刻，以于硬式掩模層314at和墊氧化層11 中形成一開口 122，暴露基底102的部分前側(cè)10h。請(qǐng)參照?qǐng)D3D，在于硬式掩模層314at和墊氧化層11 中形成開口 122之后，蝕刻前側(cè)10 所露出的部分基底102，以于基底102中形成一具有預(yù)定深度D的溝槽124(預(yù)定深度D約為300埃 3000埃)。在一實(shí)施例中，溝槽IM是蝕刻成具有傾斜的溝槽側(cè)壁，溝槽側(cè)壁相對(duì)于基底前側(cè)表面的角度約為80° 90°，溝槽具有圓化的頂部和底部邊角以減少應(yīng)力。后續(xù)，在形成溝槽1 后，移除圖案化光致抗蝕劑層。請(qǐng)繼續(xù)參照?qǐng)D3D，在形成溝槽IM之后，于基底102上方和沿著溝槽IM的側(cè)壁形成一大體上順應(yīng)的襯層(未示出)。在一些實(shí)施例中，襯層是一熱氧化工藝或化學(xué)氣相沉積法工藝形成的介電層，例如氧化層、氮化層、氮氧化層或上述的組合。在一實(shí)施例中，襯層的厚度可約為30埃 200埃。在一些實(shí)施例中，襯層是用來減少上述蝕刻工藝造成溝槽IM 表面的損壞。在一些實(shí)施例中，可不使用襯層。請(qǐng)繼續(xù)參照?qǐng)D3D，視需要形成襯層之后，于襯層上方形成一介電層126，填入溝槽 1 且覆蓋基底102的整個(gè)前側(cè)10加。在各實(shí)施例中，介電層1 可包括氧化硅、氮氧化硅或氮化硅。在一些實(shí)施例中，介電層1 具有一預(yù)定厚度，使介電層1 可填入開口 122和溝槽124中。舉例來說，介電層126的厚度偽可以為4000埃 8000埃。在一實(shí)施例中， 介電層126可由下述沉積方法形成高密度等離子體化學(xué)氣相沉積法(HDPCVD)、次壓化學(xué)氣相沉積法(SACVD)或旋轉(zhuǎn)涂布沉積法(SOD)。在一特定的實(shí)施例中，在沉積工藝后，可進(jìn)行一退火工藝以增加介電層126的密度。圖3E顯示對(duì)圖3D的基底進(jìn)行例如化學(xué)機(jī)械研磨法(CMP)的平坦化工藝后，以移除基底102前側(cè)10 硬式掩模層314at上的部分介電層126，暴露剩余的硬式掩模層 314at,留下位于溝槽IM和開口 122中的介電層126。剩余的硬式掩模層314at也作為一停止層，使平坦化工藝停止于剩余的硬式掩模層314at上。請(qǐng)參照?qǐng)D3F，在平坦化工藝之后，進(jìn)行一濕蝕刻工藝(例如將基底浸泡于熱磷酸中，并控制蝕刻時(shí)間)，移除剩余的硬式掩模層3Hat。濕蝕刻工藝在控制的蝕刻時(shí)間內(nèi)可完全移除剩余的硬式掩模層3Hat，暴露基底102前側(cè)10 墊氧化層11 的頂部表面，且薄化基底102后側(cè)102b的硬式掩模層314b。換言之，本步驟移除基底102前側(cè)10 的硬式掩模層3Hat，但保留后側(cè)102b的部分硬式掩模層314bt。在一些實(shí)施例中，基底102后側(cè)102b蝕刻后的硬式掩模層314bt剩余的厚度t4約為700埃 900埃。由于此濕蝕刻工藝相較于氧化物，對(duì)氮化物有較高的蝕刻選擇性，此蝕刻工藝移除硬式掩模層314at的速度較移除介電層126的速度快。因此，剩余的氧化硅層1 延伸超出基底102前側(cè)10 墊氧化層11 的頂部表面。請(qǐng)參照?qǐng)D3G，在移除硬式掩模層314at工藝之后，借由例如將基底102浸泡于氫氟酸中的濕蝕刻工藝移除墊氧化層112a，暴露基底102的頂部表面。由于濕化學(xué)蝕刻工藝對(duì)于氧化物的選擇性比氮化物高，蝕刻工藝移除墊氧化層11 的速率高于剩余的硬式掩模層314bt。因此，剩余的硬式掩模層314bt可保留在基底102的后側(cè)102b。本發(fā)明半導(dǎo)體元件300的制造方法可保留基底102后側(cè)102b的硬式掩模層314bt，以在后續(xù)等離子體相關(guān)工藝終止載流子傳輸，借以保護(hù)半導(dǎo)體元件300。請(qǐng)參照?qǐng)D4，其顯示本發(fā)明半導(dǎo)體元件的制造方法400另一實(shí)施例的流程圖，首先，方法400于步驟402提供一基底。方法400接著進(jìn)行步驟404，形成墊氧化層于基底的前側(cè)和后側(cè)。后續(xù)，進(jìn)行步驟406，形成硬式掩模層于基底前側(cè)和后側(cè)的墊氧化層上方。進(jìn)行步驟408，形成一犧牲氧化層于基底前側(cè)和后側(cè)的硬式掩模層上方。進(jìn)行步驟410，移除基底前側(cè)的犧牲氧化層。以下將說明根據(jù)圖4的方法400制作半導(dǎo)體元件的實(shí)施例。請(qǐng)參照?qǐng)D5A-圖5E，其顯示以圖4的方法制作半導(dǎo)體元件500的各階段剖面圖。 值得注意的是，圖4的范例方法400未形成完整的半導(dǎo)體元件。在一些實(shí)施例中，可使用互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q技術(shù)工藝完成半導(dǎo)體元件的制作。因此，可理解的是，于圖4 的方法400之前、之中或之后，可提供額外的工藝，且本發(fā)明僅簡要的描述部分此額外的工藝。另外，部分的半導(dǎo)體元件500是類似于圖3的部分半導(dǎo)體元件300。為了清楚和簡潔， 圖3和圖5類似的圖樣使用相同的標(biāo)記。請(qǐng)參照?qǐng)D5A，在一些實(shí)施例中，部分的半導(dǎo)體元件500包括一基底102，且半導(dǎo)體元件500可還包括位于基底102前側(cè)10 和后側(cè)10 上方的墊氧化層llh、112b。例如氮化硅的硬式掩模層514a、514b可形成于基底102前側(cè)10 和后側(cè)102b的墊氧化層112a、 112b上方。在一特定的實(shí)施例中，硬式掩模層5Ha、514b可以低壓化學(xué)氣相沉積法(LPCVD) 形成。在一些實(shí)施例中，硬式掩模層的厚度t5約為700埃 900埃。請(qǐng)繼續(xù)參照?qǐng)D5A，形成一犧牲氧化層51h、512b于基底102前側(cè)10 和后側(cè)102b 的硬式掩模層514a、514b上方，犧牲氧化層512a、512b可以化學(xué)氣相沉積法(CVD)形成，例如犧牲氧化層512a、512b可以下述條件進(jìn)行沉積壓力小于IOmTorr,溫度可約為350°C 500°C，使用SiH4和隊(duì)0作為反應(yīng)前驅(qū)物。犧牲氧化層512a、512b可具有任何適合的厚度。 在本實(shí)施例中，犧牲氧化層512a、512b的厚度t6可約為80埃 100埃。請(qǐng)參照?qǐng)D5B，使用一干蝕刻工藝移除基底102前側(cè)10 硬式掩模層51 上方的犧牲氧化層51加。由于基底102是以后側(cè)102b朝下的方式放置在晶片承載基座(wafer chuck)上，位于基底102后側(cè)102b硬式掩模層514b上方的大部分犧牲氧化層512b，因?yàn)楸痪休d基座保護(hù)，而保留下來。舉例來說，在一些實(shí)施例中，上述干蝕刻工藝可以下述條件進(jìn)行來源功率約120W 160W，壓力約450 550mTorr，使用BF3、H2和Ar為蝕刻氣體。請(qǐng)參照?qǐng)D5C，在移除犧牲氧化層51 之后，本實(shí)施例的后續(xù)工藝大體上類似于圖 3C-圖3E的工藝。也即，形成一開口 122，穿過基底102前側(cè)10 的硬式掩模層51 和墊氧化層11 ；進(jìn)行一各向異性蝕刻工藝以于基底102的前側(cè)10 形成一溝槽124 ；于溝槽 124中填入一介電層126，延伸超出溝槽124，覆蓋基底102的整個(gè)前側(cè)10 ；及進(jìn)行一化學(xué)機(jī)械研磨法(CMP)，移除部分硬式掩模層51 上的介電層126以暴露基底102前側(cè)10 的硬式掩模層514a，留下填入開口 122和溝槽124中的介電層126。請(qǐng)參照?qǐng)D5D，在進(jìn)行化學(xué)機(jī)械研磨法(CMP)之后，使用一濕蝕刻工藝(例如將基底 102浸泡于熱磷酸中)移除硬式掩模層514a，以暴露基底102前側(cè)10 的墊氧化層11 的頂部表面。相較于氧化物，此濕蝕刻工藝對(duì)氮化物有較高的蝕刻選擇性，此蝕刻工藝移除硬式掩模層51 的速度較移除基底102后側(cè)102b的硬式掩模層514b上方的介電層1 和犧牲氧化層512b的速度快。因此，氧化硅層1 延伸超出基底102前側(cè)10 墊氧化層 112a的頂部表面。另外，基底102后側(cè)102b硬式掩模層514b上方的大部分的犧牲氧化層 512b被保留。請(qǐng)參照?qǐng)D5E，在移除硬式掩模層51 工藝之后，使用一例如將基底102浸泡于氫氟酸的濕蝕刻工藝，同時(shí)移除墊氧化層11 和犧牲氧化層512b，暴露基底102的頂部表面。 此相較于氮化物，濕蝕刻工藝對(duì)氧化物有較高的蝕刻選擇性，因此移除墊氧化層11 和犧牲氧化層512b的速度較移除硬式掩模層514b的速度快。因此，硬式掩模層514b可保留于基底102的后側(cè)102b。所以，圖4制作的半導(dǎo)體元件500可保留基底102后側(cè)102b的硬式掩模層514b，以在后續(xù)等離子體相關(guān)工藝終止載流子傳輸，借以保護(hù)半導(dǎo)體元件500。請(qǐng)參照?qǐng)D6，顯示本發(fā)明第三實(shí)施例半導(dǎo)體元件的制造方法的流程圖，首先，方法 600于步驟602提供一基底。方法600接著進(jìn)行步驟604，形成墊氧化層于基底的前側(cè)和后側(cè)。后續(xù)，進(jìn)行步驟606，形成硬式掩模層于基底前側(cè)和后側(cè)的墊氧化層上方。進(jìn)行步驟 608，形成一溝槽于基底的前側(cè)。接著進(jìn)行步驟610，形成一介電層，覆蓋全部表面且填入溝槽中。進(jìn)行步驟612，形成犧牲氧化層于基底前側(cè)的介電層上方，和基底后側(cè)的硬式掩模層上方。以下討論根據(jù)圖6的方法600制作的半導(dǎo)體元件。請(qǐng)參照?qǐng)D7A 圖7B，其顯示圖6方法制作半導(dǎo)體元件700的各階段剖面圖。值得注意的是，圖6的范例方法600沒有形成完整的半導(dǎo)體元件。在一些實(shí)施例中，可使用互補(bǔ)式金屬氧化物半導(dǎo)體(CM0Q技術(shù)工藝制作完整的半導(dǎo)體元件。因此，于圖6的方法600之前、之中或之后，可提供額外的工藝，且本發(fā)明僅簡要的描述部分此額外的工藝。另外，部分的半導(dǎo)體元件700類似于圖3和圖5的部分半導(dǎo)體元件300、500。因此，為了清楚和簡潔， 圖3、圖5和圖7類似的圖樣使用相同的標(biāo)記。請(qǐng)參照?qǐng)D7A，部分的半導(dǎo)體元件700包括一基底102。除了形成額外的犧牲氧化層外，圖7A實(shí)施例的工藝大體上類似于圖5A實(shí)施例的工藝。在一些實(shí)施例中，半導(dǎo)體元件 700于基底102的前側(cè)10 和后側(cè)102b上方可包括墊氧化層llh、112b。形成例如氮化硅的硬式掩模層514a、514b于基底102前側(cè)10 和后側(cè)102b的墊氧化層112a、112b上。 本實(shí)施例后續(xù)的工藝大體上類似圖3C-圖3D的工藝。也即，于基底102前側(cè)10 的硬式掩模層51 和墊氧化層11 中形成一開口 122 ；進(jìn)行一各向異性蝕刻工藝于基底102的前側(cè)10 形成一溝槽124 ；于溝槽IM中填入一介電層126，介電層1 覆蓋基底102的全部前側(cè)10加。請(qǐng)繼續(xù)參照?qǐng)D7A，形成一犧牲氧化層712a、712b于基底102前側(cè)10 的介電層 126上方和基底102后側(cè)102b的硬式掩模層514b上。在一些實(shí)施例中，犧牲氧化層712a、 712b可使用化學(xué)氣相沉積法(CVD)形成。舉例來說，犧牲氧化層712a、712b可使用以下的條件沉積形成壓力小于101111101^，溫度約3501 5001，使用3讓4和隊(duì)0作為反應(yīng)前驅(qū)物。犧牲氧化層712a、712b可具有任何適合的厚度。在本實(shí)施例中，犧牲氧化層712a、712b的厚度t7可約為80埃 100埃。請(qǐng)參照?qǐng)D7B，在沉積犧牲氧化層712a、712b之后，進(jìn)行一化學(xué)機(jī)械研磨法，移除犧牲氧化層71 和硬式掩模層51 上的介電層126的頂部部分，以暴露基底102前側(cè)10 的硬式掩模層51 ，留下填入開口 122和溝槽IM中的介電層126。值得注意的是，圖7B的結(jié)構(gòu)大體上和圖5C的結(jié)構(gòu)相同。因此，本實(shí)施例后續(xù)的工藝大體上類似于圖5D-圖5E的工藝。也即，使用一濕蝕刻工藝(例如將基底102浸泡于熱磷酸中)移除硬式掩模層514a， 暴露基底102前側(cè)10 墊氧化層11 的頂部表面。由于此濕蝕刻工藝相較于氧化物，對(duì)氮化物有較高的蝕刻選擇性，此蝕刻工藝移除硬式掩模層514b的速度較移除基底后側(cè)的介電層1 和犧牲氧化層712b的速度快。因此，氧化硅層1 延伸超出基底102前側(cè)10 墊氧化層11 的頂部表面。更甚者，基底102后側(cè)102b硬式掩模層514b上大部分的犧牲氧化層712b被保留。后續(xù)，使用將基底102浸泡氫氟酸的濕蝕刻工藝，同時(shí)移除墊氧化層11 和犧牲氧化層712b，暴露基底102的頂部表面。此外，由于濕化學(xué)蝕刻工藝對(duì)于氧化物的選擇性比氮化物高，蝕刻工藝移除墊氧化層11 和犧牲氧化層712b的速率高于硬式掩模層514b。 因此，大部分的硬式掩模層514b可保留在基底102的后側(cè)102b。本發(fā)明半導(dǎo)體元件700的制造方法可保留基底102后側(cè)102b的硬式掩模層514b，以在后續(xù)等離子體相關(guān)工藝終止載流子傳輸，借以保護(hù)半導(dǎo)體元件700。請(qǐng)參照?qǐng)D8，顯示一使用上述任一實(shí)施例所形成的半導(dǎo)體元件800的剖面圖。例如金屬氧化物半導(dǎo)體(M0Q晶體管的半導(dǎo)體元件800形成于鄰近溝槽IM的部分基底102上方。形成金屬氧化物半導(dǎo)體(MOS)晶體管800的方法是本領(lǐng)域公知的技術(shù)，因此，為簡化說明，在此不描述。金屬氧化物半導(dǎo)體(M0Q晶體管800包括輕摻雜源極/漏極區(qū)802、形成于部分基底102中的源極/漏極區(qū)804、柵極堆疊、間隙壁810和層間介電層812，其中柵極堆疊包括依序形成于基底102上的方柵極介電層806和柵電極808，間隙壁810分別形成于柵極堆疊的側(cè)壁，層間介電層812包圍間隙壁810。在一些實(shí)施例中，半導(dǎo)體元件包括一柵極長度小于32nm的柵極。請(qǐng)繼續(xù)參照?qǐng)D8，墊氧化層112b和硬式掩模層314bt或514b可保留于基底102的后側(cè)102b。在一些實(shí)施例中，后續(xù)工藝可形成例如多晶硅層或介電層的附加層820于硬式掩模層314bt或514b上。在一些實(shí)施例中，可對(duì)基底102進(jìn)行薄化，以移除附加層820、硬式掩模層314bt或514b、墊氧化層112b及/或部分的基底102，以進(jìn)行后續(xù)的封裝工藝。在一些實(shí)施例中，柵極介電層806可包括氧化硅、氮氧化硅、高介電常數(shù)介電層或上述的組合。在一些實(shí)施例中，高介電常數(shù)介電層可包括Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0、金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氮化物、過渡金屬硅酸鹽、 金屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氮化硅、氮氧化硅、氧化鋯、氧化鈦、氧化鋁、 HfO2-Al2O3合金、其它適合的介電材料及/或上述的組合。在一些實(shí)施例中，柵極介電層806 可還包括一中間層，以減少柵極介電層806和基底102間的損壞。在一實(shí)施例中，中間層可包括氧化硅。在一些實(shí)施例中，柵電極808可包括一多晶硅柵極和一金屬柵極。在一些實(shí)施例中，金屬柵極包括擇自下列材料的一或多層，包括Ti、TiN, TaN, Ta、TaC, TaSiN, W、WN、Mon、
9Mo0N、Ru02&/或其它適合的材料。金屬柵極可包括物理氣相沉積法(PVD)、化學(xué)氣相沉積法(CVD)、原子層沉積法(ALD)、電鍍及/或其它適合工藝形成的一或多個(gè)層。金屬柵極可由“前柵極”或“后柵極”金屬柵極工藝形成。 雖然本發(fā)明已揭示優(yōu)選實(shí)施例如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤飾。另外，本發(fā)明不特別限定于特定說明書中描述的實(shí)施例的工藝、裝置、制造方法、組成和步驟。本領(lǐng)域普通技術(shù)人員可根據(jù)本發(fā)明說明書的揭示，進(jìn)一步發(fā)展出與本發(fā)明大體上具有相同功能或大體上可達(dá)成相同結(jié)果的工藝、裝置、制造方法、組成和步驟。因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件的制造方法，包括 形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于該基底的前側(cè)和后側(cè)上的墊氧化層上方；及薄化該基底前側(cè)的墊氧化層上方的硬式掩模層至一厚度，該厚度小于該基底后側(cè)的墊氧化層上方的硬式掩模層的厚度。
2.如權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中薄化該基底前側(cè)的墊氧化層上方的硬式掩模層的步驟使用一干式蝕刻工藝。
3.如權(quán)利要求1所述的半導(dǎo)體元件的制造方法，其中該硬式掩模層包括氮化硅。
4.一種半導(dǎo)體元件的制造方法，包括 形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于該基底的前側(cè)和后側(cè)上的墊氧化層上方； 形成犧牲氧化層于該基底的前側(cè)和后側(cè)上的硬式掩模層上方；及移除該基底前側(cè)的硬式掩模層上方的犧牲氧化層。
5.如權(quán)利要求4所述的半導(dǎo)體元件的制造方法，其中移除該基底前側(cè)的硬式掩模層上方的犧牲氧化層的步驟使用一干式蝕刻工藝。
6.如權(quán)利要求4所述的半導(dǎo)體元件的制造方法，其中該硬式掩模層包括氮化硅。
7.一種半導(dǎo)體元件的制造方法，包括 形成墊氧化層于一基底的前側(cè)和后側(cè)上方；形成硬式掩模層于該基底的前側(cè)和后側(cè)上的墊氧化層上方； 形成一溝槽于該基底的前側(cè)；于該溝槽中填入一介電層，該介電層覆蓋該基底的全部前側(cè)；及形成犧牲氧化層于該基底前側(cè)的介電層上方和后側(cè)的硬式掩模層上方。
8.如權(quán)利要求7所述的半導(dǎo)體元件的制造方法，還包括進(jìn)行一化學(xué)機(jī)械研磨法，以移除該基底前側(cè)的犧牲氧化層和介電層的頂部部分。
9.如權(quán)利要求8所述的半導(dǎo)體元件的制造方法，還包括移除該基底前側(cè)的墊氧化層上方的硬式掩模層，該基底后側(cè)的墊氧化層上方的硬式掩模層被該基底后側(cè)的犧牲氧化層保護(hù)。
10.如權(quán)利要求7所述的半導(dǎo)體元件的制造方法，其中該硬式掩模層包括氮化硅。
全文摘要
本發(fā)明涉及集成電路的制造方法，尤其涉及半導(dǎo)體元件的制造方法。制造半導(dǎo)體元件的示范方法包括提供一基底；形成墊氧化層于基底前側(cè)和后側(cè)的上方；形成硬式掩模層于基底的前側(cè)和后側(cè)的墊氧化層上方；及薄化基底前側(cè)墊氧化層上方的硬式掩模層。本發(fā)明可增加元件的穩(wěn)定性及元件的有效。
文檔編號(hào)H01L21/3065GK102163550SQ20101022481
公開日2011年8月24日 申請(qǐng)日期2010年7月5日 優(yōu)先權(quán)日2010年2月17日
發(fā)明者周漢源, 莊學(xué)理, 張立偉, 朱鳴 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司