專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地，涉及在SOI (Semiconductor On hsulator，絕緣體上半導(dǎo)體)襯底上形成的用作非揮發(fā)性存儲(chǔ)單元(NVM)的FinFET (鰭式場(chǎng)效應(yīng)晶體管)。
背景技術(shù)：
集成電路技術(shù)的一個(gè)重要發(fā)展方向是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET) 的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會(huì)產(chǎn)生短溝道效應(yīng)。在MOSFET的尺寸按比例縮小時(shí)，柵極的有效長(zhǎng)度減小，使得實(shí)際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長(zhǎng)度減小而下降。常規(guī)的平面MOSFET包括由柵電極、柵介質(zhì)層和半導(dǎo)體層構(gòu)成的三明治結(jié)構(gòu)，在半導(dǎo)體層中包括位于柵電極下方的溝道區(qū)和位于溝道區(qū)兩側(cè)的源/漏區(qū)。在源/漏區(qū)上可以形成硅化物層，利用通孔將硅化物層與源/漏電極相連，從而減小了器件的寄生電阻和寄生電容。平面MOSFET受到短溝道效應(yīng)的不利影響，導(dǎo)致器件的閾值電壓隨溝道長(zhǎng)度的變化而波動(dòng)。為了抑制短溝道效果，在Chenming Hu等人的美國(guó)專利US6，413，802中公開了在 SOI上形成的FinFET，包括在半導(dǎo)體材料的鰭片(fin)的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏區(qū)。柵電極在溝道區(qū)的兩個(gè)側(cè)面包圍溝道區(qū)(即雙柵結(jié)構(gòu))，從而反型層形成在溝道各個(gè)側(cè)面上。鰭片中的溝道區(qū)厚度很薄，使得整個(gè)溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應(yīng)的作用。然而，在常規(guī)的FinFET中，由于在源/漏區(qū)之間存在著與源/漏區(qū)平行延伸的柵極，并且源/漏區(qū)與柵極之間的距離很近，因此在源/漏區(qū)和柵極之間存在著電容耦合，導(dǎo)致了寄生電阻和寄生電容較大的問(wèn)題。源/漏區(qū)和柵極之間的電容耦合限制了器件設(shè)計(jì)的自由度。如果希望減小寄生電阻，則需要增加源/漏區(qū)的厚度。然而，源/漏區(qū)厚度的增加將導(dǎo)致源/漏區(qū)與柵極之間的耦合面積增加，從而導(dǎo)致寄生電容的增加，反之亦然。因此，本領(lǐng)域的技術(shù)人員還不能利用常規(guī)的FinFET結(jié)構(gòu)實(shí)現(xiàn)寄生電阻和寄生電容的同時(shí)減小。結(jié)果，在常規(guī)的FinFET中，由于時(shí)間常數(shù)RC的值較大而導(dǎo)致延遲增加，進(jìn)而降低了器件的開關(guān)速度。本發(fā)明人在美國(guó)專利US7，087，952提出了使用FinFET的一種NVM，其中每一個(gè) FinFET包括位于半導(dǎo)體鰭片一側(cè)上的控制柵極以位于半導(dǎo)體鰭片相對(duì)的另一側(cè)上的浮柵。 在浮柵型存儲(chǔ)器中，電荷從襯底隧穿通過(guò)第一柵介質(zhì)層，到達(dá)并儲(chǔ)存在浮柵中，在未供電的情況下仍然可以保存。電荷的數(shù)量影響FinFET的閾值電壓(Vth)，從而可以區(qū)分邏輯值1 或0。本發(fā)明人在美國(guó)專利US7，619，276提出了使用FinFET的另一種NVM，其中每一個(gè) FinFET包括位于半導(dǎo)體鰭片一側(cè)上的浮柵，以及位于半導(dǎo)體鰭片兩側(cè)上的控制柵極，并且沿著鰭片延伸方向的控制柵極長(zhǎng)度大于浮柵長(zhǎng)度。然而，在上述使用FinFET的NVM中，仍然存在著常規(guī)的FinFET中的問(wèn)題。由于在源/漏區(qū)和柵極之間存在著電容耦合，使得NVM的存取速度較低。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠抑制短溝道效應(yīng)并提高存取速度的NVM器件。本發(fā)明的另一目的是進(jìn)一步提供利用應(yīng)力提高器件性能的NVM器件。根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體器件，包括S0I襯底；半導(dǎo)體鰭片，形成于 SOI襯底上，鰭片包括立于SOI襯底表面相對(duì)的第一側(cè)面和第二側(cè)面，第二側(cè)面相對(duì)于第一側(cè)面的中間位置具有凹槽，凹槽背離第一側(cè)面開口 ；溝道區(qū)，形成于鰭片上第一側(cè)面與第二側(cè)面的凹槽之間；源區(qū)和漏區(qū)，形成于鰭片上溝道區(qū)的兩側(cè)；柵堆疊，與鰭片的第一側(cè)面鄰接形成在SOI襯底上；其中，柵堆疊包括第一柵介質(zhì)層，背離第一側(cè)面且與溝道區(qū)鄰接形成；第一導(dǎo)體層，背離第一側(cè)面且與第一柵介質(zhì)層鄰接形成；第二柵介質(zhì)層，背離第一側(cè)面且與第一導(dǎo)體層的側(cè)面鄰接形成；第二導(dǎo)體層，背離第一側(cè)面與第二柵介質(zhì)層的側(cè)面鄰接形成。根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括提供SOI襯底；在SOI襯底上形成半導(dǎo)體鰭片，鰭片包括立于SOI襯底表面且相對(duì)的第一側(cè)面和第二側(cè)面；在SOI襯底上形成柵堆疊，包括背離第一側(cè)面且與溝道區(qū)鄰接形成第一柵介質(zhì)層； 背離第一側(cè)面且與第一柵介質(zhì)層鄰接形成第一導(dǎo)體層；背離第一側(cè)面且與第一導(dǎo)體層的側(cè)面鄰接形成第二柵介質(zhì)層；背離第一側(cè)面與第二柵介質(zhì)層的側(cè)面鄰接形成第二導(dǎo)體層；在鰭片兩端形成源區(qū)和漏區(qū)；在鰭片上與第二側(cè)面鄰接的位置進(jìn)行刻蝕使得第二側(cè)面形成凹槽，凹槽相對(duì)于第一側(cè)面的中間位置且背離第一側(cè)面開口，則在第一側(cè)面與凹槽之間形成了溝道區(qū)。該半導(dǎo)體器件用作NVM，其中柵堆疊中的第一導(dǎo)體層用作存儲(chǔ)電荷的浮柵，第二導(dǎo)體層用作控制柵。應(yīng)當(dāng)注意，本發(fā)明的半導(dǎo)體器件包含半導(dǎo)體鰭片，但其結(jié)構(gòu)不同于常規(guī)的FinFET， 因?yàn)槠鋿艠O僅設(shè)置在鰭片的一個(gè)側(cè)面上并背離鰭片延伸，而常規(guī)的FinFET設(shè)置成雙柵結(jié)構(gòu)并包圍鰭片的中間部分的溝道區(qū)。而且，源/漏區(qū)設(shè)置在鰭片的兩端，朝著與柵極的延伸方向相反的方向延伸。在本發(fā)明的半導(dǎo)體器件中沒(méi)有包括在源/漏區(qū)之間與源/漏區(qū)平行延伸的柵極， 因此不存在源/漏區(qū)與柵極之間的電容耦合，從而減小了寄生電容。進(jìn)一步地，本發(fā)明的半導(dǎo)體器件允許通過(guò)使用較厚的源/漏區(qū)而減小寄生電阻。由于源區(qū)和漏區(qū)的厚度大于溝道區(qū)，能夠減小載流子的傳導(dǎo)路徑長(zhǎng)度，從而進(jìn)一步減小與寄生電容和寄生電阻有關(guān)的寄生作用。另外，還可以在源/漏區(qū)中形成應(yīng)力層，用來(lái)增加溝道區(qū)的應(yīng)力，能夠提高載流子的遷移率，從而進(jìn)一步提高器件的開關(guān)速度。為了有效地控制短溝道效應(yīng)，自對(duì)準(zhǔn)溝道區(qū)非常薄約為5-40nm。并且，在優(yōu)選的工藝中，利用超陡后退阱(SSRW)工藝進(jìn)一步減小了溝道區(qū)的厚度。即使僅在溝道的一側(cè)設(shè)置柵極，溝道區(qū)仍然可以受到柵極的完全控制，從而減小了短溝道效應(yīng)的影響。
在最佳的實(shí)施例中，利用鰭片結(jié)構(gòu)的溝道區(qū)抑制了溝道效應(yīng)，利用沿相反方向背離鰭片延伸的柵極、源/漏區(qū)減小了寄生電容和寄生電阻，同時(shí)利用應(yīng)力層提高了溝道區(qū)中載流子的遷移率。因而，本發(fā)明的半導(dǎo)體器件提高了 NVM的存取速度和閾值電壓，并且還降低了器件的功耗。


圖IA和IB是示意性說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體器件的結(jié)構(gòu)的三維透視圖和俯視圖，線A-A'、1-1’和2-2’表示以下截面圖的截取位置。圖2-9是根據(jù)本發(fā)明的制造半導(dǎo)體器件的方法的各個(gè)步驟所形成的半導(dǎo)體結(jié)構(gòu)沿A-A'線的截面圖，其中示出了形成鰭片區(qū)域和柵極區(qū)域的各個(gè)步驟。圖10-16是根據(jù)本發(fā)明的制造半導(dǎo)體器件的方法的后續(xù)步驟所形成的半導(dǎo)體結(jié)構(gòu)沿1-1'線的截面圖，其中示出了形成源/漏區(qū)的各個(gè)步驟。圖17-18是根據(jù)本發(fā)明的制造半導(dǎo)體器件的方法的后續(xù)步驟所形成的半導(dǎo)體結(jié)構(gòu)沿A-A'線的截面圖，其中示出了形成溝道區(qū)的各個(gè)步驟。圖19A、19B、20A、20B分別是根據(jù)本發(fā)明的制造半導(dǎo)體器件的方法的后續(xù)步驟所形成的半導(dǎo)體結(jié)構(gòu)沿A-A'線和2-2'線的截面圖，其中示出了在源/漏區(qū)和柵極上形成硅化物層的各個(gè)步驟。
具體實(shí)施例方式以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個(gè)附圖中，相同的元件采用類似的附圖標(biāo)記來(lái)表示。為了清楚起見，附圖中的各個(gè)部分沒(méi)有按比例繪制。應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時(shí)，當(dāng)將一層、一個(gè)區(qū)域稱為位于另一層、另一個(gè)區(qū)域“上面”或“上方”時(shí)，可以指直接位于另一層、另一個(gè)區(qū)域上面，或者在其與另一層、另一個(gè)區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個(gè)區(qū)域?qū)⑽挥诹硪粚?、另一個(gè)區(qū)域“下面”或“下方”。如果為了描述直接位于另一層、另一個(gè)區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來(lái)實(shí)現(xiàn)本發(fā)明。除非在下文中特別指出，半導(dǎo)體器件中的各個(gè)部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。作為初始結(jié)構(gòu)的SOI襯底例如包括絕緣體上硅、絕緣體上硅鍺、以及絕緣體上的半導(dǎo)體材料疊層。該半導(dǎo)體材料疊層例如包括III-V族半導(dǎo)體，如GaAs、InP, GaN, SiC0 柵極導(dǎo)體層可以是金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層?xùn)艑?dǎo)體。導(dǎo)體層的材料為 I^aC、TiN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax, NiTax, MoNx, TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 和所述各種金屬材料的組合。柵介質(zhì)層可以由SiO2或介電常數(shù)大于S^2的高k材料或其他材料構(gòu)成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2,ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括 LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON。并且，柵介質(zhì)層不僅可以由本領(lǐng)域的技術(shù)人員公知的材料形成，也可以采用將來(lái)開發(fā)的用于柵介質(zhì)層的材料。圖IA和IB是示意性說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體器件的結(jié)構(gòu)的三維透視圖和俯視圖。圖IB中的線A-A'、1-1’、2-2’表示截面圖的截取位置，其中線A-A’垂直于溝道長(zhǎng)度方向并經(jīng)過(guò)柵極，線1-1’沿著溝道長(zhǎng)度方向并經(jīng)過(guò)溝道區(qū)，線2-2’沿著溝道長(zhǎng)度方向并經(jīng)過(guò)源/漏區(qū)之間的絕緣材料填充物。為了說(shuō)明的方便起見，將圖IB中鰭片的左側(cè)側(cè)面稱為第一側(cè)面，右側(cè)側(cè)面稱為第二側(cè)面。第二側(cè)面與第一側(cè)面中間相對(duì)的位置處具有凹槽，凹槽背離第一側(cè)面開口。如圖IA和IB所示，在SOI襯底上形成了半導(dǎo)體器件100，包括位于半導(dǎo)體鰭片的中間部分的溝道區(qū)11、位于其兩端的源區(qū)12和漏區(qū)13、設(shè)置在鰭片的第一側(cè)面上的柵堆疊，包括第一柵介質(zhì)層16、第一導(dǎo)體層17、第二柵介質(zhì)層18和第二導(dǎo)體層19，以及用于填充鰭片的第二側(cè)面中的凹槽的絕緣材料填充物。其中，第一側(cè)面和第二側(cè)面為立于SOI襯底上且相對(duì)的兩個(gè)側(cè)面，這兩個(gè)側(cè)面的方向可以基本垂直于SOI襯底。該半導(dǎo)體器件100用作NVM，其中柵堆疊中的第一導(dǎo)體層17用作存儲(chǔ)電荷的浮柵， 第二導(dǎo)體層19用作控制柵。柵堆疊包括第一柵介質(zhì)層16，背離第一側(cè)面且與溝道區(qū)11鄰接形成；第一導(dǎo)體層17，背離第一側(cè)面且與第一柵介質(zhì)層16鄰接形成；第二柵介質(zhì)層18，背離第一側(cè)面且與第一導(dǎo)體層17的側(cè)面鄰接形成；第二導(dǎo)體層19，背離第一側(cè)面與第二柵介質(zhì)層18的側(cè)面鄰接形成。具體地，鰭片由SOI襯底中的SOI層形成。第二側(cè)面的凹槽內(nèi)填充有絕緣材料，例如Si3N4。溝道區(qū)位于第一側(cè)面與第二側(cè)面的凹槽之間，溝道區(qū)厚度很薄，例如在約5-40nm的范圍內(nèi)。該厚度與常規(guī)的FinFET中的溝道區(qū)的厚度相近，并可以采用類似的自對(duì)準(zhǔn)工藝形成。本發(fā)明人發(fā)現(xiàn)，盡管未采用雙柵結(jié)構(gòu)，但如果溝道區(qū)的厚度在上述范圍，位于鰭片第一側(cè)面的柵極仍然可以作用在整個(gè)溝道區(qū)上，從而抑制短溝道效應(yīng)。優(yōu)選地，該半導(dǎo)體器件還包括用于向源區(qū)12和漏區(qū)13施加應(yīng)力的應(yīng)力層 (stressor) 14和15。應(yīng)力層14和15分別與源區(qū)12和漏區(qū)鄰接，并且接觸面積盡可能大， 使得應(yīng)力層14和15與源區(qū)12和漏區(qū)13的接觸電阻最小。如圖IA和IB所示，源區(qū)12和漏區(qū)13為臺(tái)階形狀，應(yīng)力層14和15位于臺(tái)階部分中，從而應(yīng)力層14和15的一個(gè)側(cè)面及底部與源區(qū)12和漏區(qū)13接觸。應(yīng)力層14和15的材料應(yīng)當(dāng)能夠在溝道區(qū)中產(chǎn)生有利于提高晶體管性能的應(yīng)力。 當(dāng)形成的器件是nMOSFET時(shí)，應(yīng)力層14和15應(yīng)當(dāng)向溝道區(qū)施加沿源/漏極方向的拉應(yīng)力， 以提高作為載流子的電子的遷移率。相反，當(dāng)晶體管是PMOSFET時(shí)，應(yīng)力層14和15應(yīng)當(dāng)向溝道區(qū)施加沿源/漏極方向的壓應(yīng)力，以提高作為載流子的空穴的遷移率。應(yīng)當(dāng)注意，在圖IA和IB所示的半導(dǎo)體器件結(jié)構(gòu)的實(shí)例中，應(yīng)力層14、15分別位于源區(qū)12與源極接觸(未示出)、漏區(qū)13與漏極接觸(未示出)之間的導(dǎo)電路徑上，因此應(yīng)力層14、15還應(yīng)當(dāng)是導(dǎo)電性的。對(duì)于η型M0SFET，可以采用摻As或P的Si C材料，而對(duì)于 P型M0SFET，可以采用摻雜B或h的SiGe材料。
7
在圖IA和IB中沒(méi)有示出源區(qū)12、漏區(qū)13及柵極導(dǎo)體19上方的附加層和部分，例如柵極的側(cè)墻、硅化物層、源極接觸、漏極接觸和柵極接觸、層間絕緣層、在層間絕緣層中形成的通孔以及鈍化層等。在下文描述制造該半導(dǎo)體器件的步驟中，將說(shuō)明與該半導(dǎo)體器件密切相關(guān)的一些附加層和部分，但省去了對(duì)本領(lǐng)域公知的那些附加層和部分(如源極接觸、漏極接觸和柵極接觸)的詳細(xì)描述。為了簡(jiǎn)明起見，可以在一幅圖中描述經(jīng)過(guò)數(shù)個(gè)步驟后獲得的半導(dǎo)體結(jié)構(gòu)。參見圖2，本發(fā)明的制造半導(dǎo)體器件的方法開始于SOI襯底，SOI襯底是包括底部襯底21、BOX (Buried Oxide，埋氧層)22和頂部半導(dǎo)體層23的疊層。通過(guò)已知的淀積工藝，如PVD、CVD、原子層淀積、濺射等，在SOI晶片上依次外延生長(zhǎng)(ie含量約為5-15%、厚度約為3-20nm的SiGe層M和厚度約為30_100nm的Si層25。 Si層25可以在單獨(dú)的淀積步驟中形成，也可以在外延生長(zhǎng)SiGe層M之后通過(guò)使用Si靶或前體原位形成。然后，通過(guò)原子層淀積、磁控濺射或其他方法，在Si層25上形成厚度約為3-lOnm 的HfO2層沈。參見圖3，通過(guò)包括曝光和顯影步驟的常規(guī)光刻工藝，在HfO2層沈上形成了條形的光抗蝕劑圖案27。參見圖4，利用光抗蝕圖案27作為掩模，通過(guò)干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕或其他方法，去除HfO2層^、Si層25、SiGe層M的一部分，形成HfO2層26、Si層25、SiGe層24的構(gòu)圖的疊層結(jié)構(gòu)。如果采用反應(yīng)離子蝕刻，可以分為兩個(gè)步驟進(jìn)行。在第一步驟，選擇蝕刻氣氛的氣體組分，使得去除HfO2層沈和Si層25的一部分，并在SiGe層M頂部停止。在第二步驟， 通過(guò)改變蝕刻氣氛的氣體組分，使得去除SiGe層M的一部分，并在SOI襯底的頂部半導(dǎo)體層23上停止。本領(lǐng)域的技術(shù)人員已知在反應(yīng)離子蝕刻中，可以通過(guò)改變蝕刻氣氛的氣體組分控制材料的選擇性去除SiGe層和Si層中的一種。然后，通過(guò)在溶劑中溶解或灰化去除光抗蝕劑圖案27。在構(gòu)圖的疊層結(jié)構(gòu)和SOI襯底的頂部半導(dǎo)體層23的暴露部分上形成厚度約為 2-5nm的共形氧化物層28。氧化物薄層可通過(guò)已知的淀積工藝形成，如PVD、CVD、原子層淀積、濺射等。然后，首先形成共形氮化物層，然后去除該層的一部分，從而在包括HfO2層26、Si 層25、SiGe層M的疊層結(jié)構(gòu)兩側(cè)形成厚度約為5-50nm的氮化物側(cè)墻四。參見圖5，通過(guò)包括曝光和顯影步驟的常規(guī)光刻工藝，在圖4所示的結(jié)構(gòu)上形成光抗蝕劑層圖案30，以遮擋左側(cè)的側(cè)墻以及構(gòu)圖的疊層結(jié)構(gòu)的左側(cè)部分。利用抗蝕劑圖案30作為掩模，通過(guò)各向同性蝕刻，例如使用蝕刻劑溶液的常規(guī)濕法蝕刻，去除右側(cè)的側(cè)墻。替代地，可以分為三個(gè)步驟去除右側(cè)的側(cè)墻。在第一步驟，利用抗蝕劑圖案30作為掩模，利用傾角離子注入在右側(cè)的側(cè)墻中注入Ge以造成缺陷。在第二步驟，通過(guò)在溶劑中溶解或灰化去除光抗蝕劑圖案30。在第三步驟，通過(guò)濕法蝕刻或干法蝕刻，相對(duì)于左側(cè)的側(cè)墻選擇性地去除右側(cè)的側(cè)墻。
參見圖6，在去除右側(cè)的側(cè)墻之后，選擇蝕刻氣氛的氣體組分，例如通過(guò)反應(yīng)離子蝕刻選擇性地去除氧化物層觀在半導(dǎo)體結(jié)構(gòu)的表面上暴露的部分。接著，利用氧化物層觀的剩余部分、側(cè)墻四和包括HfO2層26、Si層25、SiGe層M的疊層結(jié)構(gòu)作為硬掩模，改變蝕刻氣氛的氣體組分，例如通過(guò)反應(yīng)離子蝕刻選擇性去除SOI襯底的頂部半導(dǎo)體層，即SOI 層的暴露部分，以自對(duì)準(zhǔn)的方式形成半導(dǎo)體鰭片23’。參見圖7，例如通過(guò)CVD (化學(xué)氣相淀積)或ALD (原子層淀積)，在圖6所示的半導(dǎo)體結(jié)構(gòu)表面上依次形成厚度約為2-4nm的共形氧化物(如HfO2)薄層沈’、厚度約為3-lOnm 的共形金屬(如TiN，金屬陶瓷)層31、厚度約為5-15nm的共形氮化物層32、以及覆蓋的多晶硅層33。在隨后的步驟中，氧化物薄層沈‘、金屬層31、氮化物層32和多晶硅層33將分別形成第一柵介質(zhì)層16、第一導(dǎo)體層17、第二柵介質(zhì)層18和第二導(dǎo)體層19。第一柵介質(zhì)層16、第一導(dǎo)體層17、第二柵介質(zhì)層18和第二導(dǎo)體層19可以參照前述的柵介質(zhì)層和柵極導(dǎo)體的材料選擇。優(yōu)選地，可以對(duì)多晶硅層33進(jìn)行原位摻雜以提高導(dǎo)電性。多晶硅層33覆蓋半導(dǎo)體結(jié)構(gòu)的整個(gè)頂部。然后，對(duì)多晶硅層33進(jìn)行平面化處理 (CMP)。該平面化處理停止在氮化物層32的頂部，從而獲得了半導(dǎo)體結(jié)構(gòu)的平整表面。參見圖8，通過(guò)濕法蝕刻或干法蝕刻，相對(duì)于氮化物層32選擇性地去除多晶硅層 33的一部分，對(duì)多晶硅層33進(jìn)行回蝕刻。然后，例如通過(guò)CVD，在半導(dǎo)體結(jié)構(gòu)的整個(gè)表面上形成覆蓋的氧化物層34。對(duì)氧化物層34進(jìn)行平面化處理，該平面化處理去除氮化物層32的位于鰭片23’ 上方的一部分，并且停止在金屬層31的頂部，從而獲得了半導(dǎo)體結(jié)構(gòu)的平整表面。結(jié)果，氧化物層34填充了多晶硅層33的通過(guò)回蝕刻去除的部分。然后，例如通過(guò)CVD，在半導(dǎo)體結(jié)構(gòu)的表面上形成氮化物層35。參見圖9，通過(guò)包括曝光和顯影步驟的常規(guī)光刻工藝，形成條形的光抗蝕劑圖案 36，用于限定器件的柵極區(qū)域。然后，利用光抗蝕劑圖案36作為掩模，通過(guò)干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，依次去除氮化物層35、氧化物層34、多晶硅層33、氮化物層 32、金屬層31、氧化物薄層沈’的位于鰭片23’兩側(cè)的一部分，該蝕刻在SOI襯底中的BOX 22的頂部停止。與圖9所示的半導(dǎo)體結(jié)構(gòu)沿A-A’線的截面圖相對(duì)應(yīng)，在圖10中示出了半導(dǎo)體結(jié)構(gòu)沿1-1'線的截面圖。利用光抗蝕圖案36作為掩模的蝕刻步驟獲得了位于Si層25上方的氮化物層35、金屬層31、氧化物薄層沈’的疊層。在上述蝕刻步驟之前或之后，通過(guò)附加的掩模形成步驟和蝕刻步驟，可以去除鰭片23’、SiGe層M和Si層25的一部分，以限定鰭片的長(zhǎng)度。在圖10中示出了由此限定的鰭片23'沿水平方向的尺寸L。參見圖11，仍然利用光抗蝕劑圖案36作為掩模，通過(guò)干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，依次去除Si層25和SiGe層M的一部分，該蝕刻在鰭片23’的頂部停止。結(jié)果，在鰭片23’上方形成了包括氮化物層35、金屬層31、氧化物薄層 26，、Si層25、SiGe層24的多層疊層101。參見圖12，通過(guò)在溶劑中溶解或灰化去除光抗蝕劑圖案36。
然后，例如通過(guò)CVD，在半導(dǎo)體結(jié)構(gòu)的整個(gè)表面上依次形成厚度約為2-5nm的共形氧化物層37和厚度約為10-20nm的共形氮化物層38。通過(guò)干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，去除氮化物層38的一部分，該蝕刻在氧化物層37的表面停止，從而在鰭片23’和多層疊層101的兩側(cè)分別形成氮化物側(cè)墻38。參見圖13，利用多層疊層101及兩側(cè)的氮化物側(cè)墻38作為硬掩模，通過(guò)干法蝕刻， 如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，去除氧化物層37的暴露表面及鰭片 23’的一部分半導(dǎo)體材料，從而在鰭片23沿長(zhǎng)度方向(即圖中的水平方向)的兩端形成開口 39。在開口 39的底部保留了厚度約為IOnm的半導(dǎo)體材料薄層，這一半導(dǎo)體材料薄層即為SOI襯底中的SOI層的一部分。該蝕刻步驟是自對(duì)準(zhǔn)的，其中開口 39的尺寸基本上由氧化物層37和氮化物側(cè)墻 38確定。圖14示出了某些實(shí)施例中的可選步驟，利用傾角離子注入從開口 39向鰭片23' 的中間部分進(jìn)行暈環(huán)注入(halo implantation)。對(duì)于nMOSFET，采用B或BF2作為摻雜劑。 對(duì)于pMOSFET，采用As或P作為摻雜劑。圖15示出了某些實(shí)施例中的可選步驟，利用傾角離子注入向鰭片23'的中間部分進(jìn)行延伸注入(extension implantation)。對(duì)于η型M0SFET，采用As或P作為摻雜劑。 對(duì)于ρ型M0SFET，采用B或BF2作為摻雜劑。與暈環(huán)注入相比，延伸注入采用的傾角較小而能量較大，從而在延伸注入中，大多數(shù)注入的離子穿過(guò)開口 39底部的半導(dǎo)體材料薄層，使得該半導(dǎo)體材料薄層沒(méi)有非晶化。可選地，可以進(jìn)行適量的源/漏區(qū)離子注入。由于開口 39提供了離子注入的窗口，并且位于半導(dǎo)體結(jié)構(gòu)的表面上的氮化物層 35、氧化物層37、氮化物側(cè)墻38提供了硬掩模，因此上述延伸注入、暈環(huán)注入和源/漏區(qū)注入可以在原位進(jìn)行，從而減少了掩模數(shù)量并簡(jiǎn)化了工藝。參見圖16，對(duì)所形成的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火處理，例如尖峰退火(spike anneal) 0 退火步驟用來(lái)激活通過(guò)先前的注入步驟而注入的摻雜劑并消除注入導(dǎo)致的損傷。經(jīng)過(guò)退火處理之后，在半導(dǎo)體鰭片23’中的摻雜劑分布如圖16中所示，在開口 39 的底部分別形成了源區(qū)12和漏區(qū)13，在與源區(qū)12和漏區(qū)13相鄰的位置分別形成了源延伸區(qū)12’和漏延伸區(qū)13’，在與源延伸區(qū)12’和漏延伸區(qū)13’相鄰并朝著鰭片23’的中間部分延伸的位置分別形成了源暈環(huán)區(qū)12”和漏暈環(huán)區(qū)13”。然后，通過(guò)已知的淀積工藝，如PVD、CVD、原子層淀積、濺射等，在開口 39中依次外延生長(zhǎng)應(yīng)力層40及其上的外延硅層41。由于外延生長(zhǎng)，應(yīng)力層40僅形成在開口 39底部的半導(dǎo)體材料薄層上，從而不需要使用額外的掩模。對(duì)于PM0SFET，應(yīng)力層40的材料是Ge含量約為20-50%的SiGe并原位摻B，外延生長(zhǎng)后，在溝道區(qū)延源漏方向產(chǎn)生壓應(yīng)力，這可以增強(qiáng)pMOSFET的性能。對(duì)于nMOSFET，應(yīng)力層40的材料是C含量約為0. 5-2%的Si C并原位摻As或P，外延生長(zhǎng)后，在溝道區(qū)延源漏方向產(chǎn)生拉應(yīng)力，這可以增強(qiáng)nMOSFET的性能。然后，對(duì)所形成的半導(dǎo)體結(jié)構(gòu)進(jìn)行氧化處理，外延硅層41的頂部發(fā)生氧化從而形成厚度約為3-lOnm的氧化薄層37'。在應(yīng)力層40的頂部形成的外延硅層41用于獲得良好質(zhì)量的SiO2。
參見圖17，利用在圖8所示的步驟中形成的氧化物層34作為硬掩模，通過(guò)干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，依次去除金屬層31、氮化物薄層沈，、Si層25、SiGe層M、鰭片23，的一部分，該蝕刻在SOI襯底的BOX 22頂部停止，從而以自對(duì)準(zhǔn)的方式形成開口 42。在步驟中，氧化物層觀和氮化物側(cè)墻四作為限定鰭片23’的中間位置厚度的硬掩模，也即，鰭片23’的中間位置的厚度減小到大致等于氧化物層觀和氮化物側(cè)墻四的厚度之和的數(shù)值。即在本步驟中將鰭片的中部形成凹槽，并如下文所述， 該鰭片的中間位置將用于形成溝道區(qū)11。由于蝕刻所去除的材料(即包括Si/SiGe/Si的疊層)，在溝道區(qū)中的應(yīng)力進(jìn)一步增加，此應(yīng)力可進(jìn)一步增強(qiáng)器件性能。在開口 42的右側(cè)保留著包括氮化物薄層26’、金屬層31、氮化物層32、多晶硅層 33、氧化物層34的一部分的疊層材料。在制造含有相同結(jié)構(gòu)的多個(gè)MOSFET的集成電路時(shí)， 位于開口 42右側(cè)的疊層材料可以作為相鄰的M0SFET(未示出)的柵極區(qū)域，而開口 42中的填充材料可以起到淺溝隔離區(qū)的作用。此外，在圖12所示步驟中形成的氮化物側(cè)墻38還存在于柵堆疊的側(cè)面上。在優(yōu)選的工藝中，還可以利用超陡后退阱(SSRW)工藝進(jìn)一步減小鰭片23’的厚度。該SSRW設(shè)置在鰭片23’中鄰接溝道區(qū)并靠近鰭片的與鄰接氮化物薄層沈’的第一側(cè)面相對(duì)的第二側(cè)面的位置。有關(guān)SSRW的形成工藝可參見以下文件1)G. G. Shahidi，D. A. Antoniadis and H. I. Smith, IEEE TED Vol. 36，p. 2605,19892) C. Fiegna, H. Iwai, T. Wada, M. Saito, E. Sangiorgi and B. Ricco, IEEE TED Vol. 41，p. 941，1994.3) J. B. Jacobs and D. A. Antoniadis, IEEE TED Vol. 42, p. 870,1995.4) S. E. Thompson, P. A. Packan and Μ. T. Bohr, VLSI Tech Symp.，p. 154，1996.然后，執(zhí)行如下兩個(gè)步驟去除左側(cè)的側(cè)墻38。在第一步驟，利用氧化物層34作為掩模，利用傾角離子注入在左側(cè)的側(cè)墻中注入Ge以造成損傷。在第二步驟，通過(guò)濕法蝕刻或干法蝕刻，相對(duì)于右側(cè)的側(cè)墻選擇性地去除左側(cè)的側(cè)墻。參見圖18，例如通過(guò)CVD，在半導(dǎo)體結(jié)構(gòu)的整個(gè)表面上形成厚度約為2-5nm的共形氧化物薄層34’。然后，例如通過(guò)CVD淀積氮化物，其厚度至少能夠填充開口 42。相對(duì)于氧化物層34’，選擇性地回蝕刻氮化物，使得完全去除開口周圍的氮化物層，僅在開口中留下氮化物填充材料43。參見圖19A和19B，通過(guò)干法蝕亥IJ，如離子銑蝕亥IJ、等離子蝕亥IJ、反應(yīng)離子蝕亥IJ、激光燒蝕，相對(duì)于氮化物填充材料43選擇性地去除氧化物層34’的暴露部分。該蝕刻只留下氧化物層34’在已填充的開口側(cè)壁和底部的部分，從而暴露出柵堆疊中的多晶硅層33的上表面和左側(cè)表面，以及源極區(qū)域和漏極區(qū)域的外延硅層41的上表該蝕刻也去除了 SOI襯底的掩埋氧化物層22的一部分。參見圖20A和20B，利用常規(guī)的硅化工藝，將柵堆疊中的多晶硅層33的上表面和左側(cè)表面的一部分，以及源極區(qū)域和漏極區(qū)域的外延硅層41的至少一部分，轉(zhuǎn)化為硅化物層 44，以減小柵極、源/漏極與相應(yīng)的金屬接觸之間的接觸電阻。例如，首先淀積厚度約為5-12nm的Ni層，然后在300_500°C的溫度下熱處理1-10 秒鐘，使得多晶硅層33和外延硅層41的至少一部分形成NiSi，最后利用濕法蝕刻去除未反
11應(yīng)的Ni。在完成圖2-20所示的步驟之后，按照本領(lǐng)域公知的方法，在所得到的半導(dǎo)體結(jié)構(gòu)上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成半導(dǎo)體器件的其它部分。以上描述只是為了示例說(shuō)明和描述本發(fā)明，而非意圖窮舉和限制本發(fā)明。因此，本發(fā)明不局限于所描述的實(shí)施例。對(duì)于本領(lǐng)域的技術(shù)人員明顯可知的變型或更改，均在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括SOI襯底；半導(dǎo)體鰭片，形成于所述SOI襯底上，所述鰭片包括立于所述SOI襯底表面相對(duì)的第一側(cè)面和第二側(cè)面，所述第二側(cè)面相對(duì)于第一側(cè)面的中間位置具有凹槽，所述凹槽背離所述第一側(cè)面開口；溝道區(qū)，形成于所述鰭片上第一側(cè)面與第二側(cè)面的凹槽之間；源區(qū)和漏區(qū)，形成于所述鰭片上所述溝道區(qū)的兩側(cè)；柵堆疊，與所述鰭片的第一側(cè)面鄰接形成在所述SOI襯底上；其中，所述柵堆疊包括第一柵介質(zhì)層，背離所述第一側(cè)面且與所述溝道區(qū)鄰接形成； 第一導(dǎo)體層，背離所述第一側(cè)面且與所述第一柵介質(zhì)層鄰接形成；第二柵介質(zhì)層，背離所述第一側(cè)面且與所述第一導(dǎo)體層的側(cè)面鄰接形成；第二導(dǎo)體層，背離所述第一側(cè)面與所述第二柵介質(zhì)層的側(cè)面鄰接形成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述源區(qū)和漏區(qū)延伸到所述半導(dǎo)體鰭片上所述凹槽的兩側(cè)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述鰭片上的第二側(cè)面的凹槽內(nèi)填充有介質(zhì)材料。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述溝道區(qū)的厚度為5-40nm。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括超陡后退阱，形成于所述溝道區(qū)與所述第二側(cè)面的凹槽之間。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一導(dǎo)體層或第二導(dǎo)體層由TaC、TiN、 TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 中的一種或多種的組合形成。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件還包括應(yīng)力層，所述應(yīng)力層設(shè)置在所述源區(qū)和漏區(qū)上，并用于向所述源區(qū)和漏區(qū)施加應(yīng)力。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述源區(qū)和漏區(qū)的形狀為凹進(jìn)的臺(tái)階，所述應(yīng)力層設(shè)置在所述臺(tái)階部分中。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述應(yīng)力層由SiGe或Si:C形成。
10.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件，其中所述源區(qū)和漏區(qū)進(jìn)一步包括與所述源區(qū)和漏區(qū)鄰接并朝著所述溝道區(qū)延伸的源延伸區(qū)和漏延伸區(qū)。
11.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件，其中所述源區(qū)和漏區(qū)進(jìn)一步包括與所述源區(qū)和漏區(qū)鄰接并朝著所述溝道區(qū)延伸的源暈環(huán)區(qū)和漏暈環(huán)區(qū)。
12.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件，其中所述半導(dǎo)體鰭片由所述SOI 襯底上的SOI層形成。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中所述半導(dǎo)體鰭片形成在BOX層上。
14.一種制造半導(dǎo)體器件的方法，包括提供SOI襯底；在所述SOI襯底上形成半導(dǎo)體鰭片，所述鰭片包括立于所述SOI襯底表面且相對(duì)的第一側(cè)面和第二側(cè)面；在所述SOI襯底上形成柵堆疊，包括背離所述第一側(cè)面且與所述溝道區(qū)鄰接形成第一柵介質(zhì)層；背離所述第一側(cè)面且與所述第一柵介質(zhì)層鄰接形成第一導(dǎo)體層；背離所述第一側(cè)面且與所述第一導(dǎo)體層的側(cè)面鄰接形成第二柵介質(zhì)層；背離所述第一側(cè)面與所述第二柵介質(zhì)層的側(cè)面鄰接形成第二導(dǎo)體層； 在所述鰭片兩端形成源區(qū)和漏區(qū)；在所述鰭片上與所述第二側(cè)面鄰接的位置進(jìn)行刻蝕使得所述第二側(cè)面形成凹槽，所述凹槽相對(duì)于所述第一側(cè)面的中間位置且背離所述第一側(cè)面開口，則在所述第一側(cè)面與所述凹槽之間形成了溝道區(qū)。
15.根據(jù)權(quán)利要求14所述的方法，其中形成半導(dǎo)體鰭片包括在所述SOI襯底上構(gòu)圖形成疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)包括SiGe層、Si層和絕緣層； 在所述疊層結(jié)構(gòu)的第一側(cè)壁上形成阻擋層和氮化物側(cè)墻；以及以所述阻擋層、氮化物側(cè)墻、以及疊層結(jié)構(gòu)為硬掩模，選擇性刻蝕所述SOI襯底上的 SOI層，以形成半導(dǎo)體鰭片。
16.根據(jù)權(quán)利要求15所述的方法，其中，在所述鰭片上與所述第二側(cè)面鄰接的位置進(jìn)行刻蝕使得所述第二側(cè)面形成凹槽，包括以所述阻擋層、氮化物側(cè)墻作為硬掩膜，對(duì)所述疊層結(jié)構(gòu)和半導(dǎo)體鰭片進(jìn)行刻蝕。
17.根據(jù)權(quán)利要求14所述的方法，在形成溝道區(qū)之后，進(jìn)一步包括 在所述第一側(cè)面與所述凹槽之間形成超陡后退阱。
18.根據(jù)權(quán)利要求14所述的方法，在所述鰭片兩端形成源區(qū)和漏區(qū)包括在所述半導(dǎo)體鰭片的兩端形成開口，所述開口的底部保留預(yù)定厚度的SOI層，以形成源區(qū)和漏區(qū)；
19.根據(jù)權(quán)利要求18所述的方法，進(jìn)一步包括在所述開口中外延生長(zhǎng)SiGe或Si C，從而形成應(yīng)力層。
20.根據(jù)權(quán)利要求19所述的方法，在外延生長(zhǎng)SiGe或Si C之前，該方法還包括 采用傾角離子注入，從開口向鰭片的中間部分進(jìn)行延伸注入以形成延伸區(qū)。
21.根據(jù)權(quán)利要求19所述的方法，在外延生長(zhǎng)SiGe或Si C之前，該方法還包括 采用傾角離子注入，從開口向鰭片的中間部分進(jìn)行暈環(huán)注入以形成暈環(huán)區(qū)。
22.根據(jù)權(quán)利要求14至21任一項(xiàng)所述的方法，進(jìn)一步包括在所述凹槽中填充介質(zhì)材料。
全文摘要
本申請(qǐng)公開了一種半導(dǎo)體器件及其制造方法，該器件包括SOI襯底；半導(dǎo)體鰭片，形成于SOI襯底上，鰭片包括立于SOI襯底表面相對(duì)的第一側(cè)面和第二側(cè)面，第二側(cè)面相對(duì)于第一側(cè)面的中間位置具有凹槽，凹槽背離第一側(cè)面開口；溝道區(qū)，形成于鰭片上第一側(cè)面與第二側(cè)面的凹槽之間；源區(qū)和漏區(qū)，形成于鰭片上溝道區(qū)的兩側(cè)；柵堆疊，與鰭片的第一側(cè)面鄰接形成在SOI襯底上；其中，柵堆疊包括第一柵介質(zhì)層，背離第一側(cè)面且與溝道區(qū)鄰接形成；第一導(dǎo)體層，背離第一側(cè)面且與第一柵介質(zhì)層鄰接形成；第二柵介質(zhì)層，背離第一側(cè)面且與第一導(dǎo)體層的側(cè)面鄰接形成；第二導(dǎo)體層，背離第一側(cè)面與第二柵介質(zhì)層的側(cè)面鄰接形成。本發(fā)明的實(shí)施例適用于FinFET的制造。
文檔編號(hào)H01L29/10GK102315265SQ201010223470
公開日2012年1月11日 申請(qǐng)日期2010年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所