專利名稱：耦合電容輔助觸發(fā)的互補型scr結構的制作方法
技術領域：
本發(fā)明屬于集成電路領域，尤其涉及一種互補型SCR結構用于改善集成電路ESD 防護的可靠性。
背景技術：
自然界的靜電放電(ESD)現象是引起集成電路產品失效的最主要的可靠性問題。 有關研究調查表明，集成電路失效產品的30%都是由于遭受靜電放電現象所引起的。因此， 改善集成電路靜電放電防護的可靠性對提高產品的成品率乃至帶動整個國民經濟具有不 可忽視的作用。 靜電放電現象根據電荷來源的不同，通常分為三種放電模式HBM(人體放電模 式)，匪(機器放電模式)，C匿(組件充電放電模式)。而最常見也是工業(yè)界產品必須通過 的兩種靜電放電模式是HBM和匪。當發(fā)生靜電放電時，電荷通常從芯片的一只引腳流入而 從另一只引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的 電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部芯片則會造成內部芯片的損壞， 同時，在輸入引腳產生的高壓也會造成內部器件發(fā)生柵氧擊穿現象，從而導致電路功能的 失效。因此，為了防止內部芯片遭受ESD損傷，對芯片的每個引腳都要進行有效的ESD防 護。而ESD防護單元的設計主要考慮兩個要點一是ESD防護單元能夠泄放較大的ESD電 流；二是ESD防護單元能將輸入引腳端電壓箝制在低電位。 在ESD防護的研究發(fā)展過程中，二極管、GGNM0S(柵接地的NM0S) 、 SCR(可控硅) 等器件通常被作為ESD防護單元。隨著CMOS工藝的發(fā)展，CMOS集成電路已經成為集成電 路發(fā)展的主流。對于CMOS集成電路，在芯片的輸入\輸出端通常帶有輸入緩沖級\輸出緩 沖級或是MOS器件的柵極作為輸入。因此，在發(fā)生ESD事件時，ESD產生的應力(電壓)會 直接作用于MOS器件的柵氧化層上，如果ESD防護單元不能及時開啟并將輸入端箝制在低 電位(通常指低于內部MOS器件的柵氧化層擊穿電壓)，則會引起輸入端\輸出端MOS器件 的柵氧化層發(fā)生擊穿現象，從而造成芯片功能的失效。 由于SCR結構具有很低的維持電壓，并且內部存在正反饋回路，因此，SCR結構具
有很強的ESD電流泄放能力，在ESD防護領域成為了主流的防護結構。但是，對于普通的
SCR結構，一個最大的缺點是它的觸發(fā)電壓(一般指N阱與P阱間的雪崩擊穿電壓)較高，
以致于普通的SCR不適用于深亞微米乃至納米尺度集成電路的ESD防護。 互補型SCR結構是由美國專利(U. S. Pat. Nos. 5473169)提出的用于CMOS集成電
路的片上ESD防護結構。 圖1為該專利的互補型SCR的等效電路圖，該防護結構由第一可控硅SCRl和第二 可控硅SCR2構成輸入端IN到正電源線VDD以及負電源線VSS的互補型ESD防護方案。第 一可控硅SCR1由雙極型晶體管10和雙極型晶體管11構成，其中雙極型晶體管10的發(fā)射 極通過阱電阻16接正電源線VDD，雙極型晶體管10的基極通過阱電阻14接正電源線VDD， 雙極型晶體管11的發(fā)射極接需保護的芯片引腳IN ;雙極型晶體管11的基極通過阱電阻17接負電源線VSS。 第二可控硅SCR2由雙極型晶體管12和雙極型晶體管13構成，其中雙極型晶體管 12的發(fā)射極通過阱電阻18接需保護的芯片引腳IN，雙極型晶體管12的基極通過阱電阻15 接正電源線VDD，雙極型晶體管13的發(fā)射極接負電源線VSS ;雙極型晶體管13的基極通過 阱電阻19接負電源線VSS。 圖2為該互補型SCR的縱向剖面圖，該工藝采用的是單阱(P阱)CMOS工藝，利用N 型硅為襯底。其中的阱電阻14和阱電阻15為寄生的襯底電阻，阱電阻16，阱電阻17，阱電 阻18以及阱電阻19為寄生的P阱(P_well)電阻。N型襯底29上設有N+注入有源區(qū)20、 N+注入有源區(qū)22、 N+注入有源區(qū)24、 N+注入有源區(qū)26， P+注入有源區(qū)21、 P+注入有源區(qū) 23、 P+注入有源區(qū)25、 P+注入有源區(qū)27、 P阱28a、 P阱28b、 P阱28c、 P阱28d，其中N+注 入有源區(qū)20、 N+注入有源區(qū)24以及P+注入有源區(qū)25接至正電源線VDD， P+注入有源區(qū) 21和N+注入有源區(qū)26接至芯片輸入端IN， N+注入有源區(qū)22和P+注入有源區(qū)23、 P+注 入有源區(qū)27接至負電源線VSS。 其中P+注入有源區(qū)21、P阱28a、N型襯底29、P阱28b、N+注入有源區(qū)22構成圖 1中的PNPN型四層半導體結構的第二可控硅SCR2， P+注入有源區(qū)25、 P阱28c、 N型襯底 29、 P阱28d、N+注入有源區(qū)26構成圖1中的PNPN型四層半導體結構的第一可控硅SCR1。
上述互補型SCR結構的缺點主要是它的觸發(fā)電壓(N型襯底與P阱間的雪崩擊穿 電壓)很高，以致于其難以適用于深亞微米工藝下集成電路的片上ESD防護。
發(fā)明內容
本發(fā)明要解決的技術問題有第一，利用耦合電容作為輔助的觸發(fā)單元，實現低觸 發(fā)電壓的ESD防護，使其更適用于深亞微米乃至納米工藝下集成電路的片上ESD防護。第 二，通過實際版圖的布局來實現需保護的芯片引腳到正電源線，正電源線到需保護的芯片 引腳，需保護的芯片引腳到負電源線，負電源線到需保護的芯片引腳，正電源線到負電源 線，負電源線到正電源線間各種情況的ESD防護，從而達到最大的芯片面積利用率。
—種耦合電容輔助觸發(fā)的互補型SCR結構，包括 第一可控硅，由第一雙極型晶體管和第二雙極型晶體管構成，其中第一雙極型晶 體管的發(fā)射極接至正電源線，第一雙極型晶體管的基極通過N阱電阻接至正電源線；第二 雙極型晶體管的發(fā)射極接至需保護的芯片引腳，第二雙極型晶體管的基極通過P阱電阻接 至負電源線； 第二可控硅，由第三雙極型晶體管和第四雙極型晶體管構成，其中第三雙極型晶 體管的發(fā)射極接所述的需保護的芯片引腳，第三雙極型晶體管的基極通過N阱電阻接至正 電源線；第四雙極型晶體管的發(fā)射極接至負電源線，第四雙極型晶體管的基極通過P阱電 阻接至負電源線； 第一雙極型晶體管的基極和第三雙極型晶體管的基極通過N阱電阻接至正電源
線；第二雙極型晶體管的基極和第四雙極型晶體管的基極通過P阱電阻接至負電源線。 所述的第一雙極型晶體管及第三雙極型晶體管共用一個N阱。 從第一雙極型晶體管和第四雙極型晶體管之間的連接關系可以看出，第一雙極型
晶體管和第四雙極型晶體管相當于構成了另外一個可控硅，即第三可控硅。
本發(fā)明互補型SCR結構還設有耦合電容，耦合電容的第一電極接至第一雙極型晶 體管和第三雙極型晶體管的基極，耦合電容的第二電極接至第二雙極型晶體管和第四雙極
型晶體管的基極。 所述的第一雙極型晶體管的基極和第二雙極型晶體管的集電極相連；所述的第一 雙極型晶體管的集電極和第二雙極型晶體管的基極相連；所述的第三雙極型晶體管的基極 和第四雙極型晶體管的集電極相連；所述的第三雙極型晶體管的集電極和第四雙極型晶體 管的基極相連。 所述的第一可控硅、第二可控硅以及第三可控硅的一種版圖結構如下 P型襯底上依次相鄰的布置有第一 P阱、N阱和第二 P阱，從第一 P阱至第二 P阱
方向依次布置有 第一P+注入有源區(qū)，位于第一P阱內，且被劃分為連接負電源線的第一區(qū)域和連 接耦合電容的第二電極的第二區(qū)域； 第一N+注入有源區(qū)，位于第一P阱內，接至需保護的芯片引腳；
第二P+注入有源區(qū)，位于N阱內，接至正電源線； 第二 N+注入有源區(qū)，位于N阱內，且被劃分為連接至正電源線的第一區(qū)域和連接 至耦合電容的第一電極的第二區(qū)域； 第三P+注入有源區(qū)，位于N阱內，接至需保護的芯片引腳；
第三N+注入有源區(qū)，位于第二P阱內，接至負電源線； 第四P+注入有源區(qū)，位于第二P阱內，且被劃分為連接負電源線的第一區(qū)域和連 接耦合電容的第二電極的第二區(qū)域。 所述的第一可控硅、第二可控硅以及第三可控硅的第二種版圖結構實現方式如 下 P型襯底上依次相鄰的布置有第一 P阱、N阱和第二 P阱，從第一 P阱至第二 P阱 方向依次布置有 第一P+注入有源區(qū)，位于第一P阱內，且被劃分為連接負電源線的第一區(qū)域和連 接耦合電容的第二電極的第二區(qū)域； 第一 N+注入有源區(qū)，位于第一 P阱內，且被劃分為連接至需保護的芯片引腳的第 一區(qū)域和連接負電源線的第二區(qū)域； 第二 P+注入有源區(qū)，位于N阱內，且被劃分為連接正電源線的第一區(qū)域和連接至 需保護的芯片引腳的第二區(qū)域； 第二 N+注入有源區(qū)，位于N阱內，且被劃分為連接至正電源線的第一區(qū)域和連接 至耦合電容的第一電極的第二區(qū)域； 第三P+注入有源區(qū)，位于N阱內，且被劃分為連接至需保護的芯片引腳的第一區(qū) 域和連接至正電源線的第二區(qū)域； 第三N+注入有源區(qū)，位于第二 P阱內，且被劃分為連接至負電源線的第一區(qū)域和 連接至需保護的芯片引腳的第二區(qū)域； 第四P+注入有源區(qū)，位于第二P阱內，且被劃分為連接負電源線的第一區(qū)域和連 接至耦合電容的第二電極的第二區(qū)域。 本發(fā)明的利用耦合電容輔助觸發(fā)的互補型SCR結構具有較低的觸發(fā)電壓，并且能實現需保護的芯片引腳到正電源線，正電源線到需保護的芯片引腳，需保護的芯片引腳到 負電源線，負電源線到需保護的芯片引腳，正電源線到負電源線，負電源線到正電源線間各 種ESD情況的靜電放電防護，更適合于深亞微米乃至納米工藝下集成電路的片上ESD防護， 同時采用該互補型SCR的版圖結構可以使ESD防護單元占用的硅片面積更小。
圖1為現有的互補型SCR防護結構的等效電路圖；
圖2為現有的互補型SCR防護結構的縱向剖面圖；
圖3為本發(fā)明互補型SCR防護結構的等效電路圖；
圖4為本發(fā)明互補型SCR防護結構的第一種版圖實現方式；
圖5為圖4中A-A剖面圖；
圖6為圖4中B-B剖面圖； 圖7為本發(fā)明互補型SCR防護結構的第二種版圖實現方式； 圖8為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在VDD端，而IN端接地時的 ESD電流泄放路徑； 圖9為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在IN端，而VSS端接地時的 ESD電流泄放路徑； 圖10為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在VDD端，而VSS端接地時 的ESD電流泄放路徑； 圖11為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在VSS端，而IN端接地時的 ESD電流泄放路徑； 圖12為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在IN端，而VDD端接地時的 ESD電流泄放路徑； 圖13為本發(fā)明互補型SCR防護結構中，ESD事件發(fā)生在VSS端，而VDD端接地時 的ESD電流泄放路徑。
具體實施例方式
本發(fā)明的一種耦合電容輔助觸發(fā)的互補型SCR結構，其等效電路圖如圖3所示，它 包括 第一可控硅SCR1，由第一雙極型晶體管30和第二雙極型晶體管31構成，其中第一 雙極型晶體管30的發(fā)射極接正電源線VDD，第一雙極型晶體管30的基極通過N阱電阻36 接至正電源線VDD ;第二雙極型晶體管31的發(fā)射極接需保護的芯片引腳IN，第二雙極型晶 體管31的基極通過P阱電阻37接至負電源線VSS ; 第二可控硅SCR2，由第三雙極型晶體管32和第四雙極型晶體管33構成，其中第三 雙極型晶體管32的發(fā)射極接所述的需保護的芯片引腳IN，第三雙極型晶體管32的基極通 過N阱電阻34接至正電源線VDD ;第四雙極型晶體管33的發(fā)射極接至負電源線VSS，第四 雙極型晶體管33的基極通過P阱電阻35接至負電源線VSS ; 設有耦合電容38，耦合電容38的第一電極A接至第一雙極型晶體管30和第三雙 極型晶體管32的基極，耦合電容38的第二電極B接至第二雙極型晶體管31和第四雙極型
7晶體管33的基極。 第一雙極型晶體管30的基極與第二雙極型晶體管31的集電極相連；第一雙極型 晶體管30的集電極與第二雙極型晶體管31的基極相連；第三雙極型晶體管32的基極與第 四雙極型晶體管33的集電極相連；第三雙極型晶體管32的集電極與第四雙極型晶體管33 的基極相連。 第一雙極型晶體管30的基極和第三雙極型晶體管32的基極通過N阱電阻36和N 阱電阻34接入正電源線VDD ;第二雙極型晶體管31的基極和第四雙極型晶體管33的基極 通過P阱電阻37和P阱電阻35接入負電源線VSS。從中可以看出，第一雙極型晶體管30 和第四雙極型晶體管33相當于構成了另外一個可控硅，即圖中的第三可控硅SCR3。
參見圖4、圖5、圖6，本發(fā)明互補型SCR防護結構的版圖為 P型襯底49上依次相鄰的布置有第一 P阱47a、N阱48和第二 P阱47b，從第一 P 阱47a至第二 P阱47b方向依次布置有 第一 P+注入有源區(qū)，位于第一 P阱47a內，且被劃分為連接負電源線VSS的第一 區(qū)域40a和連接耦合電容38的第二電極B的第二區(qū)域40b ; 第一 N+注入有源區(qū)41 ，位于第一 P阱47a內，接至需保護的芯片引腳IN ;
第二P+注入有源區(qū)42，位于N阱48內，接至正電源線VDD ; 第二N+注入有源區(qū)，位于N阱48內，且被劃分為連接至正電源線VDD的第一區(qū)域 43a和連接耦合電容38的第一電極A的第二區(qū)域43b ; 第三P+注入有源區(qū)44，位于N阱48內，接至需保護的芯片引腳IN ; 第三N+注入有源區(qū)45，位于第二 P阱47b內，接至負電源線VSS ; 第四P+注入有源區(qū)，位于第二P阱47b內，且被劃分為連接負電源線VSS的第一
區(qū)域46a和連接耦合電容38的第二電極B的第二區(qū)域46b。 圖5、圖6中的斜線陰影區(qū)域為局部場氧隔離區(qū)域(Locos)。 參見圖7，本發(fā)明互補型SCR防護結構的另一種版圖實施方式，P型襯底49上依次 相鄰的布置有第一 P阱47a、N阱48和第二 P阱47b，從第一 P阱47a至第二 P阱47b方向 依次布置有 第一P+注入有源區(qū)，位于第一P阱47a內，且被劃分為連接負電源線VSS的第一 區(qū)域40a和連接耦合電容38的第二電極B的第二區(qū)域40b ; 第一N+注入有源區(qū)，位于第一P阱47a內，且被劃分為連接至需保護的芯片引腳 IN的第一區(qū)域41a和連接負電源線VSS的第二區(qū)域41b ; 第二P+注入有源區(qū)，位于N阱48內，且被劃分為連接正電源線VDD的第一區(qū)域 42a和連接至需保護芯片引腳IN的第二區(qū)域42b ; 第二N+注入有源區(qū)，位于N阱48內，且被劃分為連接至正電源線VDD的第一區(qū)域 43a和連接耦合電容38第一電極A的第二區(qū)域43b ; 第三P+注入有源區(qū)，位于N阱48內，且被劃分為連接至需保護的芯片引腳IN的 第一區(qū)域44a和連接至正電源線VDD的第二區(qū)域44b ; 第三N+注入有源區(qū)，位于第二 P阱47b內，且被劃分為連接至負電源線VSS的第 一區(qū)域45a和連接至需保護的芯片引腳IN的第二區(qū)域45b ; 第四P+注入有源區(qū)，位于第二 P阱47b內且被劃分為連接負電源線VSS的第一區(qū)域46a和連接耦合電容38第二電極B的第二區(qū)域46b。 圖4和圖7中所示的SCR1、 SCR2、 SCR3這三個SCR路徑分別對應于圖3中的第一 可控硅SCR1、第二可控硅SCR2、第三可控硅SCR3。 當ESD事件發(fā)生在正電源線VDD端，而需保護的芯片引腳IN端接地時，由于i = cdv/dt (i表示電流，c表示電容，dv表示電容兩端電壓的突變量，dt表示時間的變化量)效 應，ESD電流先通過N阱電阻34和N阱電阻36、耦合電容38以及第二雙極型晶體管31內 寄生的二極管Dl來泄放(如圖8中虛線所示的ESD觸發(fā)電流所示)，當ESD電流使第二雙 極型晶體管31內寄生的二極管D1正向導通時，由第一雙極型晶體管30和第二雙極型晶體 管31構成的第一可控硅SCR1發(fā)生閂鎖并且將正電源線VDD端的電壓箝制在極低電位，此 時ESD電流將通過第一可控硅SCR1來泄放，泄放路徑如圖8中實線所示的ESD電流箭頭所 示。 當ESD事件發(fā)生在需保護的芯片引腳IN端，而負電源線VSS端接地時，ESD電流先 通過第三雙極型晶體管32內寄生的二極管D2、耦合電容38以及P阱電阻35、 P阱電阻37 來泄放(如圖9中虛線所示的ESD觸發(fā)電流所示)，當ESD電流使第三雙極型晶體管32內 寄生的二極管D2正向導通時，由第三雙極型晶體管32和第四雙極型晶體管33構成的第二 可控硅SCR2發(fā)生閂鎖并且將需保護的芯片引腳IN端的電壓箝制在極低電位，此時ESD電 流將通過第二可控硅SCR2來泄放，泄放路徑如圖9中實線所示的ESD電流箭頭所示。
當ESD事件發(fā)生在正電源線VDD端，而負電源線VSS端接地時，ESD電流先通過N 阱電阻34和N阱電阻36、耦合電容38以及P阱電阻35和P阱電阻37來泄放(如圖10中 虛線所示的ESD觸發(fā)電流所示)，當ESD電流在N阱電阻34和N阱電阻36、P阱電阻35和 P阱電阻37上產生的壓降足夠高( 一般為0. 7V)，此時由第一雙極型晶體管30和第四雙極 型晶體管33構成的第三可控硅SCR3發(fā)生閂鎖并且將正電源線VDD端的電壓箝制在極低電 位，此時ESD電流將通過第三可控硅SCR3來泄放，泄放路徑如圖10中實線所示的ESD電流 箭頭所示。 當ESD事件發(fā)生在負電源線VSS端，而需保護的芯片引腳IN端接地時，此時ESD 電流可以通過第二雙極型晶體管31內寄生的正向二極管Dl來泄放ESD電流，ESD電流泄 放路徑如圖11中實線所示的ESD電流箭頭所示。 當ESD事件發(fā)生在需保護的芯片引腳IN端，而正電源線VDD端接地時，此時ESD 電流可以通過第三雙極型晶體管32內寄生的正向二極管D2來泄放ESD電流，ESD電流泄 放路徑如圖12中實線所示的ESD電流箭頭所示。 當ESD事件發(fā)生在負電源線VSS端，而正電源線VDD端接地時，此時ESD電流可以 通過第一雙極型晶體管30、第二雙極型晶體管31、第三雙極型晶體管32、第四雙極型晶體 管33內寄生的正向二極管D3、正向二極管D4來泄放ESD電流，ESD電流泄放路徑如圖13 中實線所示的ESD電流箭頭所示。
權利要求
一種耦合電容輔助觸發(fā)的互補型SCR結構，包括第一可控硅(SCR1)，由第一雙極型晶體管(30)和第二雙極型晶體管(31)構成，其中第一雙極型晶體管(30)的發(fā)射極接至正電源線(VDD)，第二雙極型晶體管(31)的發(fā)射極接至需保護的芯片引腳(IN)；第二可控硅(SCR2)，由第三雙極型晶體管(32)和第四雙極型晶體管(33)構成，其中第三雙極型晶體管(32)的發(fā)射極接至所述的需保護的芯片引腳(IN)，第四雙極型晶體管(33)的發(fā)射極接至負電源線(VSS)；其特征在于，設有耦合電容(38)，耦合電容(38)的第一電極(A)接至第一雙極型晶體管(30)和第三雙極型晶體管(32)的基極，耦合電容(38)的第二電極(B)接入第二雙極型晶體管(31)和第四雙極型晶體管(33)的基極；所述的第一雙極型晶體管(30)的基極和第三雙極型晶體管(32)的基極通過N阱電阻接至正電源線(VDD)；所述的第二雙極型晶體管(31)的基極和第四雙極型晶體管(33)的基極通過P阱電阻接至負電源線(VSS)。
2. 如權利要求1所述的互補型SCR結構，其特征在于，所述的第一雙極型晶體管(30)的基極與第二雙極型晶體管(31)的集電極相連； 所述的第一雙極型晶體管(30)的集電極與第二雙極型晶體管(31)的基極相連； 所述的第三雙極型晶體管(32)的基極與第四雙極型晶體管(33)的集電極相連； 所述的第三雙極型晶體管(32)的集電極與第四雙極型晶體管(33)的基極相連。
3. 如權利要求1或2所述的互補型SCR結構，其特征在于，所述的第一雙極型晶體管 (30)及第三雙極型晶體管(32)共用一個N阱(48)。
4. 如權利要求3所述的互補型SCR結構，其特征在于，所述的第一可控硅(SCR1)和第 二可控硅(SCR2)的版圖結構如下P型襯底(49)上依次相鄰的布置有第一 P阱(47a) 、N阱(48)和第二 P阱(47b)，從第 一 P阱(47a)至第二 P阱(47b)方向依次布置有第一P+注入有源區(qū)，位于第一P阱(47a)內且被劃分為連接負電源線(VSS)的第一區(qū) 域(40a)和連接耦合電容(38)的第二電極(B)的第二區(qū)域(40b);第一N+注入有源區(qū)(41)，位于第一P阱(47a)內，接至需保護的芯片引腳(IN);第二P+注入有源區(qū)(42)，位于N阱(48)內，接至正電源線(VDD);第二N+注入有源區(qū)，位于N阱(48)內且被劃分為連接至正電源線(VDD)的第一區(qū)域 (43a)和連接耦合電容(38)的第一電極(A)的第二區(qū)域(43b);第三P+注入有源區(qū)(44)，位于N阱(48)內，接至需保護的芯片引腳(IN);第三N+注入有源區(qū)(45)，位于第二P阱(47b)內，接至負電源線(VSS);第四P+注入有源區(qū)，位于第二P阱(47b)內且被劃分為連接負電源線(VSS)的第一區(qū) 域(46a)和連接耦合電容(38)的第二電極(B)的第二區(qū)域(46b)。
5. 如權利要求3所述的互補型SCR結構，其特征在于，所述的第一可控硅(SCR1)和第 二可控硅(SCR2)的版圖結構如下P型襯底(49)上依次相鄰的布置有第一 P阱(47a) 、N阱(48)和第二 P阱(47b)，從第 一 P阱(47a)至第二 P阱(47b)方向依次布置有第一P+注入有源區(qū)，位于第一P阱(47a)內且被劃分為連接負電源線(VSS)的第一區(qū) 域(40a)和連接耦合電容(38)的第二電極(B)的第二區(qū)域(40b);第一N+注入有源區(qū)(41)，位于第一P阱(47a)內且被劃分為連接需保護的芯片引腳 (IN)的第一區(qū)域(41a)和連接負電源線(VSS)的第二區(qū)域(41b);第二P+注入有源區(qū)(42)，位于N阱(48)內且被劃分為連接至正電源線(VDD)的第一 區(qū)域(42a)和連接需保護的芯片引腳(IN)的第二區(qū)域(42b);第二N+注入有源區(qū)，位于N阱(48)內且被劃分為連接至正電源線(VDD)的第一區(qū)域 (43a)和連接耦合電容(38)的第一電極(A)的第二區(qū)域(43b);第三P+注入有源區(qū)(44)，位于N阱(48)內且被劃分為連接需保護的芯片引腳(IN)的 第一區(qū)域(44a)和連接至正電源線(VDD)的第二區(qū)域(44b);第三N+注入有源區(qū)(45)，位于第二P阱(47b)內且被劃分為連接負電源線(VSS)的第 一區(qū)域(45a)和連接需保護的芯片引腳(IN)的第二區(qū)域(45b);第四P+注入有源區(qū)，位于第二P阱(47b)內且被劃分為連接負電源線(VSS)的第一區(qū) 域(46a)和連接耦合電容(38)的第二電極(B)的第二區(qū)域(46b)。
全文摘要
本發(fā)明公開了一種耦合電容輔助觸發(fā)的互補型SCR結構。該結構由兩個雙極型晶體管構成第一可控硅，用于正電源線與需保護的芯片引腳之間的ESD防護；由另外兩個雙極型晶體管構成第二可控硅，用于需保護的芯片引腳與負電源線之間的ESD防護；利用第一可控硅和第二可控硅中的各一個雙極型晶體管構成第三可控硅，用于正電源線與負電源線之間的ESD防護。本發(fā)明采用耦合電容降低各個可控硅的觸發(fā)電壓，特別適用于深亞微米乃至納米工藝集成電路的片上ESD防護。
文檔編號H01L27/07GK101771044SQ201010040060
公開日2010年7月7日 申請日期2010年1月19日 優(yōu)先權日2010年1月19日
發(fā)明者宋波, 李明亮, 苗萌, 董樹榮, 韓雁, 馬飛 申請人:浙江大學