專利名稱：具有分立柵極的FinFET及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有分立柵極的FinFET以及制造具有分立柵極的FinFET的方法。本 發(fā)明還涉及包括FinFET的集成電路以及制造這種集成電路的方法。
背景技術(shù)：
FinFET是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)型的晶體管架構(gòu)，被優(yōu)選為 替代在以MOS技術(shù)制造的未來集成電路中的平面MOSFET晶體管，如，匪OS、PMOS, CMOS或 BiCMOS。FinFET包括柵極結(jié)構(gòu)，柵極結(jié)構(gòu)環(huán)繞在垂直立于襯底表面上的鰭形溝道區(qū)的三 側(cè)。出于本文描述的目的，假定襯底表面是垂直定向的。與具有相對(duì)于基板表面平行定向 的溝道區(qū)的平面MOSFET晶體管不同，F(xiàn)inFET允許甚至在非常短的柵極長度下的高級(jí)溝道 電荷控制。盡管FinFET是考慮的雙柵極MOSFET結(jié)構(gòu)，然而FinFET的兩個(gè)柵極通常物理且電 連接。相反，US 6，611，029Bl公開了具有分立柵極的FinFET。柵極被布置在鰭(fin)的相 對(duì)橫向側(cè)。頂部鰭面被介電層覆蓋，所述介電層使兩個(gè)柵極彼此電絕緣。具有分立柵極的FinFET也具有包括兩個(gè)獨(dú)立柵極的平面MOSFET的附加優(yōu)點(diǎn)。柵 極可以被單獨(dú)地尋址。例如，可以通過控制施加到兩個(gè)柵極之一的電壓來施加溝道或柵極 偏置，以便改變晶體管閾值電壓。沒有用于閾值電壓調(diào)節(jié)的另一柵極用于切換晶體管以及 驅(qū)動(dòng)電流通過溝道。制造具有分立柵極的FinFET并不是無足重輕的。在US 6，611，029B1中，工藝包 括在蝕刻工藝期間使用保護(hù)介電蓋以在襯底的原始埋氧層上形成鰭。隨后，與鰭的縱向 端相鄰形成源極和漏極區(qū)。然后，在鰭的橫向面上熱生長介電層。介電層形成柵極隔離層。 隨后，在鰭上沉積柵極材料層，然后通過光刻將所述柵極材料層圖案化，然后通過化學(xué)機(jī)械 拋光(CMP)處理將柵極材料平面化。執(zhí)行CMP處理，使得柵極材料與介電蓋在垂直方向上 平齊。這使得將柵極材料分為兩個(gè)分立的柵極層。在本步驟中介電蓋具有柵極分離層的功 能。工藝然后繼續(xù)進(jìn)行至形成柵電極以及其他已知步驟。在當(dāng)前和未來MOS技術(shù)節(jié)點(diǎn)中考慮鰭的小尺寸，該工藝不僅非常冗長，而且對(duì)工 藝變化和未對(duì)準(zhǔn)非常敏感。此外，將US 6，611，029B1的FinFET工藝集成到傳統(tǒng)MOS工藝
方案中是非常昂貴的。此外，基于從US 6，611，029B1己知的方法，在單個(gè)晶片上制造具有兩個(gè)分立柵極 的第一類型FinFET與具有單個(gè)連續(xù)柵極的第二類型FinFET的組合是非常高成本的。將柵 極分為兩個(gè)柵極層的CMP處理影響整個(gè)晶片并且不允許區(qū)分第一和第二類型的FinFET。因 此，需要在第一類型FinFET之后分開地制造第二類型FinFET，或者需要在第二類型FinFET 上選擇性地執(zhí)行柵極層的某種修復(fù)，這將需要特殊的處理以避免在柵極堆疊中形成大量缺 陷從而避免較差的器件性能。此外，上述現(xiàn)有技術(shù)并不處理(例如對(duì)于NMOS和PMOS晶體管)需要不同柵電極材料的情況。CMP工藝可能對(duì)于一個(gè)特別敏感，而對(duì)于另一個(gè)不敏感。因此，希望提供一種具有分立柵極的備選FinFET結(jié)構(gòu)以及制造具有分立柵極的 FinFET的方法，所述FinFET結(jié)構(gòu)和方法消除或緩解了這些缺陷。

發(fā)明內(nèi)容
本發(fā)明包括方法和設(shè)備方面。在下文中，首先將描述方法方面。根據(jù)本發(fā)明的第一方面，一種制造具有分立柵極的FinFET的方法，包括-為襯底提供晶體管結(jié)構(gòu)，所述晶體管結(jié)構(gòu)具有-鰭形溝道區(qū)，下文稱作鰭，立于襯底表面上；-柵極堆疊，包括在彼此相反的橫向鰭面上以及在頂部鰭面上的連續(xù)第一柵極隔 離層以及在柵極隔離層上的連續(xù)第一柵極層，第一柵極層延續(xù)到第一接觸部分中，所述第 一接觸部分在鰭的第一橫向側(cè)在襯底上遠(yuǎn)離鰭橫向延伸；以及-覆蓋層，覆蓋柵極堆疊；-制造延伸通過覆蓋層到達(dá)第一柵極層的接觸部分的第一接觸開口；-相對(duì)于至少覆蓋層和襯底，通過第一接觸開口選擇性地去除在接觸部分中以及 至少在鰭的相鄰橫向面上的的第一柵極層，在到達(dá)相反橫向鰭面的開始位置之前停止去 除，從而形成具有端壁的第一通道，所述端壁是由第一柵極層的其余部分的端面形成的；-在通道壁上形成第二柵極隔離層，從而還在第一通道的端壁上形成柵極分離層 并覆蓋第一柵極層的其余部分的端面；以及-通過利用導(dǎo)電材料填充第一通道的其余容積來制造第一柵極。本發(fā)明的第一方面的方法基于在方法的開始為基本FinFET結(jié)構(gòu)提供單個(gè)連續(xù)柵 極層?；綟inFET結(jié)構(gòu)具有鰭形溝道區(qū)(本文稱作鰭)、在鰭三側(cè)的連續(xù)柵極堆疊以及頂
部的覆蓋層。制造具有分立柵極的FinFET的工藝從該基本結(jié)構(gòu)開始，包括接觸開口的制造，在 本發(fā)明方法中，接觸開口有利地用作在鰭的一個(gè)橫向側(cè)的連續(xù)第一柵極層的進(jìn)入開口。然 后通過經(jīng)由該進(jìn)入開口以受控方式去除第一柵極層的部分來形成通道。該去除步驟限定了 在后續(xù)步驟中制造的柵極分離層的位置。即，重新填充溝道以引入柵極分離層來開始，所述 柵極分離層同時(shí)形成第二柵極隔離層。因此，第一柵極層在所去除的部分中是犧牲層。在 其他實(shí)施例中也可以是完全犧牲層，以下將進(jìn)一步描述。本發(fā)明的方法提供了一種非常適于現(xiàn)有工藝技術(shù)的工藝模塊?？梢栽谕瓿苫?FinFET結(jié)構(gòu)之后在開始后端處理之前插入該模塊。本發(fā)明的方法還具有的優(yōu)點(diǎn)是對(duì)于工藝變化和未對(duì)準(zhǔn)足夠不敏感。這關(guān)于接觸開 口相對(duì)于鰭的橫向定位以及關(guān)于去除步驟中第一柵極層的其余部分的端面的定位精度，表 現(xiàn)出足夠的容限。因此，本發(fā)明第一方面的方法提供了一種制造具有分立柵極的FinFET的 非常簡(jiǎn)單的技術(shù)。在下文中，將描述本發(fā)明第一方面的方法的實(shí)施例?？梢越M合這些實(shí)施例的附加 特征以形成其他實(shí)施例，除非這些實(shí)施例被描述為構(gòu)成對(duì)彼此的備選方案。出于說明的目的，在本申請(qǐng)中術(shù)語柵電極和柵極具有相同含義，都表示包括柵極 層和接觸層的組合結(jié)構(gòu)。在備選實(shí)施例中，柵極層和接觸層由不同或相同材料制成。術(shù)語柵極堆疊用于柵電極與柵極隔離層的組合。在本申請(qǐng)中，關(guān)于術(shù)語“橫向”的使用，兩個(gè)彼此相反的橫向鰭面具有表面矢量，每 個(gè)表面矢量指向與從源極指向漏極的方向垂直的兩個(gè)相反方向中相應(yīng)的一個(gè)方向。橫向方 向是與上述表面矢量之一平行的方向。鰭的橫向側(cè)是指空間上實(shí)質(zhì)沿著在鰭面的表面矢 量的方向從相應(yīng)鰭面延伸的區(qū)域。在一個(gè)實(shí)施例中，分立柵極接觸允許通過為柵極堆疊提供修改后的第一柵極層來 實(shí)現(xiàn)對(duì)兩個(gè)柵極層的獨(dú)立尋址，其中修改后的第一柵極層還延續(xù)到第二接觸部分中，所述 第二接觸部分在鰭的第二橫向側(cè)在襯底上遠(yuǎn)離鰭橫向延伸。第二橫向側(cè)與第一橫向側(cè)相 反。以示例而非限制性方式，如從與FinFET溝道區(qū)中的當(dāng)前方向垂直的截面圖中可以看 出，第一橫向側(cè)可以是鰭的左側(cè)。這樣，第二橫向側(cè)是鰭的右側(cè)。在第二橫向側(cè)，在本實(shí)施例中，優(yōu)選地在本發(fā)明的方法的進(jìn)一步處理之后，制造與 第一柵極層的第二接觸部分的接觸結(jié)構(gòu)。優(yōu)選地通過制造第二接觸開口來制造接觸結(jié)構(gòu)， 所述第二接觸開口延伸通過覆蓋層到達(dá)第一柵極層的第二接觸部分。例如，可以在掩模各 向異性蝕刻步驟中準(zhǔn)備第二接觸開口。隨后，利用合適的導(dǎo)電材料(例如，鎢)來填充接觸 開口。在備選實(shí)施例中，并不像剛描述的那樣立即填充接觸開口，而是針對(duì)鰭的第二橫 向側(cè)以類似方式重復(fù)對(duì)鰭的第一橫向側(cè)應(yīng)用本發(fā)明的工藝。因此，方法還包括在制造第二 接觸開口之后_選擇性地相對(duì)于至少覆蓋層、襯底和第二柵極隔離層通過第二接觸開口去除第 二接觸部分中以及至少在鰭的相鄰橫向面上的第一柵極層，當(dāng)?shù)竭_(dá)柵極分離層時(shí)停止去 除，從而形成具有端壁的第二通道，所述端壁由柵極分離層的外露面形成；-至少在第二通道的側(cè)壁沉積第三柵極隔離層；以及-通過在第三柵極隔離層上利用導(dǎo)電材料填充第二通道，來制造第二柵電極，所述 第二柵電極通過柵極分離層與第一柵電極隔離。通過這種可選的并且不是實(shí)現(xiàn)本發(fā)明所必需的附加工藝，如果還在由先前制造的 柵極分離層形成的第二通道的端壁上沉積第三柵極隔離層，則與通過僅在鰭的僅一個(gè)橫向 側(cè)上執(zhí)行工藝來執(zhí)行柵極分離的工藝相比，最終FinFET中第一柵極層與第二柵極層之間 的柵極分離層的延伸長度可以近似加倍。稍后將通過描述本發(fā)明的設(shè)備方面來闡述具有兩個(gè)分立柵電極的FinFET結(jié)構(gòu)的 優(yōu)點(diǎn)。在替換了鰭的兩個(gè)橫向側(cè)的第一柵極層的實(shí)施例中，如果在相同晶片上不需要具 有連續(xù)柵極的FinFET，則可以在不考慮所沉積的材料的期望電導(dǎo)率的情況下對(duì)第一柵極層 的材料進(jìn)行選擇。因?yàn)樵诒緦?shí)施例中第一柵極層是完全犧牲層。有利的是選擇第一柵極層 的材料以便使在通道形成期間的工藝更容易。不管是在鰭的僅一側(cè)還是在鰭的兩側(cè)執(zhí)行第一柵極層的去除和通道的形成，都存 在對(duì)導(dǎo)電柵極層材料的廣泛選擇，包括多晶硅、包含例如多晶Si和多晶SiGe的多層結(jié)構(gòu)、 諸如鎢之類的金屬、硅化金屬層。在這方面，還具有以下優(yōu)點(diǎn)由于初始(替代)柵極由常 規(guī)材料(如，多晶硅)制成，其圖案化和蝕刻是公知的，因此可以形成非常窄的柵極。設(shè)計(jì) 對(duì)由非一般材料制成的柵極進(jìn)行圖案化的蝕刻過程困難、耗時(shí)或甚至是不可能的。此外，根據(jù)本發(fā)明，剛好在后端處理之前制造可能使用非一般材料的最終柵極，這使得更容易關(guān)于 例如污染問題將非一般柵極材料引入制造中。關(guān)于第一到第三柵極隔離層，可以使用多種已知材料，如二氧化硅、氮氧化硅、高K 電介質(zhì)(如，肚02或&02)和這些材料的組合以及上述材料的層壓結(jié)構(gòu)或其他組合。注意，對(duì)鰭的任一橫向側(cè)或兩個(gè)橫向側(cè)的第一柵極層的替換允許針對(duì)兩個(gè)分立柵 極使用不同的柵極堆疊材料和/或?qū)雍穸?。本發(fā)明方法的技術(shù)簡(jiǎn)單性具體顯然是顯然的， 在于本發(fā)明方法不需要專用的工藝步驟開發(fā)來提供不同的柵電極材料和厚度。在一個(gè)實(shí)施 例中，將具有分立柵極的FinFET制造為在分立柵極中具有非對(duì)稱性能參數(shù)。例如，左側(cè)柵 極堆疊可以被形成為用于低功率切換，而右側(cè)柵極堆疊被選擇為用于高性能應(yīng)用。高性能 是指高驅(qū)動(dòng)電流或是指低輸入電容(RF應(yīng)用)或高柵極電壓。優(yōu)選地，還相對(duì)于第一柵極隔離層選擇性地執(zhí)行第一柵極層的去除。該過程允許 接下來獨(dú)立地去除第一柵極隔離層?？梢栽诰_控制下執(zhí)行這一操作，從而提高工藝的精 度。典型地，通過選擇性蝕刻步驟來執(zhí)行去除。然而，在材料和去除劑的合適組合可用時(shí)， 還可以在單個(gè)工藝步驟中將第一柵極隔離層的去除與第一柵極層的去除相結(jié)合。根據(jù)本發(fā)明的方法提供了特別有利的模塊化工藝結(jié)構(gòu)，如以下更詳細(xì)描述的，所 述模塊化工藝結(jié)構(gòu)允許在一個(gè)芯片上將FinFET與連續(xù)柵極和分立柵極相組合。在這樣的 實(shí)施例中，所提供的FinFET僅需要使其連續(xù)柵極堆疊與通道形成分開以及與柵極分離層 的沉積分開。因此，利用一種制造集成電路的方法來形成本發(fā)明的第二方法方面，所述集成電 路包括具有分立柵極的第一類型FinFET以及具有單個(gè)連續(xù)柵極的第二類型FinFET。本發(fā) 明的這方面方法包括僅針對(duì)襯底上的用于制造第一類型的FinFET的晶體管結(jié)構(gòu)選擇性 地執(zhí)行本發(fā)明第一方面的方法；以及使第二類型FinFET免于經(jīng)歷根據(jù)本發(fā)明第一方面的 方法的工藝。本發(fā)明第二方法方面的方法通過允許將具有分立柵極的FinFET與具有連續(xù) 柵極的FinFET集成在單個(gè)晶片上，來提高集成電路設(shè)計(jì)的自由度。這幫助根據(jù)集成電路的 特定應(yīng)用的需要來最優(yōu)化集成電路。在一個(gè)實(shí)施例中，第二方面的方法包括在提供預(yù)處理的襯底的步驟之后，保護(hù)用 于制造第二類型的FinFET的晶體管結(jié)構(gòu)，以便使這些晶體管結(jié)構(gòu)不受方法的工藝流程的 影響，所述方法的工藝流程是整個(gè)工藝流程，或者是最晚以選擇性去除第一接觸開口來開 始并且最早以完成第二柵極隔離層的沉積來結(jié)束的工藝流程。優(yōu)選地，通過合適地掩蔽覆 蓋層中包含第二類型FinFET的區(qū)域來實(shí)現(xiàn)保護(hù)。根據(jù)本發(fā)明的第三方面，提供了具有分立柵極的FinFET。FinFET包括鰭形溝道 區(qū)，下文稱作鰭，被布置在源極區(qū)與漏極區(qū)之間；彼此隔離的第一柵電極和第二柵電極，每 個(gè)柵電極面對(duì)兩個(gè)彼此相反的橫向鰭面中相應(yīng)的一個(gè)橫向鰭面；以及在第一柵電極與第二 柵電極之間的介電柵極分離層，所述介電柵極分離層被配置為在FinFET的操作中防止電 流在第一柵電極與第二柵電極之間流動(dòng)。柵極分離層具有從第一柵極層指向第二柵極層的 方向上的延伸長度，所述延伸長度小于鰭在鰭的相反橫向面之間的橫向延伸長度。本發(fā)明的第三方面的FinFET的結(jié)構(gòu)一方面反映而另一方面使能根據(jù)本發(fā)明第一 方面的方法的工藝。該結(jié)構(gòu)允許使用以下制造技術(shù)通過沉積上述第二柵極隔離層，僅在制 造基本FinFET結(jié)構(gòu)之后，與第二(替代)柵極隔離層一起形成柵極分離層。因此該結(jié)構(gòu)允
7許實(shí)現(xiàn)本發(fā)明第一和第二方面方法及其實(shí)施例的優(yōu)點(diǎn)。本發(fā)明第三方面的FinFET可以有利地用在需要(動(dòng)態(tài))閾值電壓調(diào)節(jié)或控制的 任何IC應(yīng)用中。FinFET具體適于未來的超低功率IC。在下文中，將描述本發(fā)明第三方面的FinFET的實(shí)施例?？梢詫?shí)施例的附加特征 彼此組合以形成其他實(shí)施例。在一個(gè)實(shí)施例中，第一柵電極與第二柵電極之間的柵極分離層的延伸長度等于第 一橫向鰭面與相鄰柵電極之間的柵極隔離層的厚度。該實(shí)施例具體適于低功率應(yīng)用。由于 柵極分離層的厚度等于柵極隔離層的厚度，可以施加在兩個(gè)柵電極之間的電壓差被限制為 可以施加到與柵極隔離層相關(guān)聯(lián)的柵電極的最大允許柵極電壓。然而，這并不限制FinFET 的可應(yīng)用性，因?yàn)檫@表示實(shí)際操作FinFET的最有用方式。在備選實(shí)施例中可以在第一柵極層和第二柵極層之間施加更高的電壓，其中在鰭 的兩個(gè)橫向側(cè)都應(yīng)用本發(fā)明第一方面的工藝。在本實(shí)施例中，兩個(gè)柵電極之間的柵極分離 層的延伸長度等于柵極隔離層的厚度之和，柵極隔離層被布置在橫向鰭面與對(duì)應(yīng)柵電極之 間。如果希望柵極之間非對(duì)稱并且柵極隔離層具有不同厚度，則這種情況尤為有用。還可以通過選擇柵極堆疊的材料來實(shí)現(xiàn)非對(duì)稱性。一個(gè)實(shí)施例的第一柵電極和第 二柵電極包括相應(yīng)的第一柵極堆疊和第二柵極堆疊，每個(gè)柵極堆疊具有相應(yīng)的柵極隔離層 和相應(yīng)的柵極層。在本實(shí)施例中，第一和第二柵極堆疊的相應(yīng)的柵極隔離層和柵極層由不 同材料制成。在IC應(yīng)用中，F(xiàn)inFET的實(shí)施例包括實(shí)質(zhì)上平坦的覆蓋層，所述覆蓋層形成掩埋鰭 的前金屬介電層。在這樣的實(shí)施例中，與柵極分離層材料相同的介電層可以被布置在第一 柵極層與覆蓋層之間或布置在第一柵極層和第二柵極層與覆蓋層之間。該實(shí)施例反映了本 發(fā)明的工藝，其中介電層沉積在通道壁上。構(gòu)成本發(fā)明第四方面的另一設(shè)備是包括根據(jù)本發(fā)明第三方面的FinFET的集成電路。本發(fā)明第四方面的集成電路的優(yōu)選實(shí)施例具有本發(fā)明第三方面的FinFET作為第 一 FinFET類型，還包括在相同襯底上的第二 FinFET類型的FinFET，所述第二 FinFET類型 的FinFET具有沿著橫向鰭面和頂部鰭面延伸而不受柵極分離層干擾的連續(xù)柵極層。還在從屬權(quán)利要求中限定了本發(fā)明的實(shí)施例。


參考下文描述的實(shí)施例，本發(fā)明的這些和其他方面將變得顯而易見并且得以闡 明。在以下附圖中圖1和2是根據(jù)現(xiàn)有技術(shù)的具有單個(gè)連續(xù)柵極的FinFET的截面圖和頂視圖；圖3和4是根據(jù)現(xiàn)有技術(shù)的具有兩個(gè)分立柵極的FinFET的截面圖和頂視圖；圖5至10是根據(jù)本發(fā)明的FinFET的第一實(shí)施例在其不同制造階段的截面圖；圖11是根據(jù)本發(fā)明的FinFET的備選實(shí)施例的截面圖；圖12是具有兩種不同類型FinFET的晶片的示意性截面圖；圖13至20示出了在一個(gè)具體工藝階段FinFET的第一示例的截面圖，以說明本發(fā)明的工藝對(duì)于未對(duì)準(zhǔn)和工藝窗內(nèi)工藝條件的變化的魯棒性；圖21和22示出了 FinFET的另一備選實(shí)施例在其一個(gè)具體制造階段的截面圖，以 說明對(duì)于未對(duì)準(zhǔn)和工藝窗內(nèi)工藝條件的變化的魯棒性。
具體實(shí)施例方式圖1和2示出了根據(jù)現(xiàn)有技術(shù)的具有連續(xù)柵極堆疊的FinFET的截面圖和頂視圖。 圖1的截面圖是沿著圖2的虛線I-I截取的?，F(xiàn)有技術(shù)的FinFET結(jié)構(gòu)100基于襯底，典型地基于絕緣體上硅結(jié)構(gòu)(SOI)晶片。 FinFET結(jié)構(gòu)建立于原始掩埋絕緣層102上，所述原始掩埋絕緣層102 —般由二氧化硅制成。 在所有圖中所示的工藝階段，已去除了表面硅層。鰭形溝道區(qū)104(FinFET 100的鰭)立于 埋氧層102的表面上。包括連續(xù)的第一柵極隔離層108和連續(xù)的第一柵極層110在內(nèi)的柵 極堆疊106被布置在鰭上。第一柵極隔離層108在彼此相反的橫向鰭面112和114上以及 在頂部鰭面116上延伸。第一柵極層110覆蓋第一柵極隔離層，并且橫向延續(xù)到鰭104左 側(cè)的接觸部分110. 1中。接觸部分110. 1在埋氧層102上遠(yuǎn)離鰭在鰭的左橫向側(cè)延伸。從 圖2的頂視圖中可以看出，接觸部分是近似正方形的，以提供足夠大的接觸面積。圖2的頂視圖還表明FinFET 100具有布置在源極和漏極118和120之間的鰭104。 在FinFET 100的操作中，如本領(lǐng)域技術(shù)人員根據(jù)其電氣工程經(jīng)驗(yàn)而公知的，在源極和漏極 118和120之間給定的電壓下通過溝道區(qū)的電流由經(jīng)由柵極層110施加的柵極電壓來控制。圖3和4示出了具有兩個(gè)分立柵極的備選現(xiàn)有技術(shù)FinFET結(jié)構(gòu)的截面圖和頂視 圖。圖3的截面圖是沿著圖4的虛線III-III截取的。與圖1和2的FinFET 100不同，圖3和圖4的FinFET 200具有兩個(gè)分立柵極 210. 1和210. 2，兩個(gè)分立柵極210. 1和210. 2分別延續(xù)到在鰭204的兩個(gè)橫向側(cè)的第一和 第二接觸部分210. 3和210. 4中。柵極隔離層208在鰭的頂面216處將兩個(gè)柵極層210. 1 和210. 2分開。因此，柵極隔離層208的頂部部分同時(shí)形成柵極分離層。柵極層210. 1和 210. 2之間的柵極分離層的延伸長度等于鰭204在其相對(duì)橫向鰭面之間的延伸長度。圖4 的頂視圖非常清楚地示出了在鰭的橫向延伸長度上被柵極隔離層分開的左側(cè)和右側(cè)接觸 部分210. 3和210. 4以及柵極層210. 1和210. 2。參考從US 6，611，029B1已知的類似結(jié)構(gòu)，在本申請(qǐng)的介紹部分中已經(jīng)描述了 FinFET結(jié)構(gòu)200的缺點(diǎn)。圖5至10示出了根據(jù)本發(fā)明實(shí)施例的FinFET 300的實(shí)施例在其不同制造階段的 截面圖。根據(jù)本發(fā)明方法實(shí)施例的工藝從與圖1的現(xiàn)有FinFET 100相對(duì)應(yīng)的基本FinFET 結(jié)構(gòu)開始。在所示的工藝階段，圖5的FinFET 300在與圖1的FinFET相對(duì)應(yīng)的基本FinFET 結(jié)構(gòu)的頂部上具有覆蓋層330。在本實(shí)施例中，第一柵極層310由多晶硅制成，而第一柵極隔離層由二氧化硅制 成?？梢苑謩e使用已知為合適柵極層材料或柵極隔離材料的其他材料。覆蓋層典型地是在 集成電路的標(biāo)準(zhǔn)工藝中使用的前金屬(pre-metal)介電層。例如，覆蓋層330可以由氧化 硅制成。從具有連續(xù)柵極堆疊306的該基本FinFET結(jié)構(gòu)開始，該連續(xù)柵極堆疊306包括連 續(xù)的第一柵極隔離層308和連續(xù)的第一柵極層310，執(zhí)行形成接觸開口 332的步驟。可以通過標(biāo)準(zhǔn)制造步驟來制造接觸開口，例如，通過使用掩模各向異性蝕刻步驟來制造接觸開口。 完成的接觸開口通過覆蓋層330向下延伸到左側(cè)接觸區(qū)310. 2中的第一柵極層310的表面 310.1。在圖6和7所示的后續(xù)工藝步驟中，使用接觸開口 332作為蝕刻劑的進(jìn)入孔來執(zhí) 行對(duì)第一柵極層310的各向同性刻蝕。相對(duì)于周圍的層選擇性地執(zhí)行蝕刻步驟。針對(duì)該工 藝的合適濕蝕刻劑是現(xiàn)有技術(shù)公知的。一種合適的蝕刻劑是氫氟酸(HF)。備選的合適蝕刻 工藝是例如基于SF6的干活性離子蝕刻。以受控的方式繼續(xù)進(jìn)行第一柵極層的去除，直到去除整個(gè)接觸部分310. 2和覆蓋 鰭的左側(cè)橫向側(cè)312的整個(gè)柵極層部分。還繼續(xù)進(jìn)行去除，以穿過鰭304頂面316的一半。 第一柵極層310的其余部分310. 3覆蓋鰭304的右半部(鰭的右側(cè)橫向側(cè)314)，并遠(yuǎn)離鰭 向右側(cè)延伸。第一柵極隔離層308、覆蓋層330以及埋氧層302仍不受該蝕刻步驟的影響。這樣，形成了通道334，通道334具有由覆蓋層330、埋氧層302和第一柵極隔離層 308形成的側(cè)壁。通道的端面336由第一柵極層310的其余部分310. 3的端面形成。在后續(xù)的工藝步驟中(圖8示出了所述后續(xù)工藝步驟的結(jié)果)，相對(duì)于埋氧層、覆 蓋層和鰭的材料(典型地，是單晶硅Si或硅鍺SiGe)選擇性地去除第一柵極隔離層。隨后，如圖9所示，在通道壁上以及在通道334的端面336上沉積第二柵極隔離 層。第二柵極隔離層不僅被沉積在鰭304的左面312和鰭304的頂面316的外露部分上。 第二柵極隔離層還覆蓋通道的側(cè)壁，為了圖示簡(jiǎn)單而未在圖9中示出。具體地，所沉積的第二柵極隔離層的端部分形成了在第一柵極層310的端面336 上的柵極分離層340。柵極分離層340的厚度與覆蓋鰭304頂面和左面316和312的第二 隔離層338的厚度相對(duì)應(yīng)。許多材料適于沉積為第二柵極隔離層338和柵極分離層340。同樣，例如可以使用 二氧化硅、氧氮化硅或已知的高K材料(如，HfO2或&02)或這些材料的合成物。用于第二柵極隔離層和柵極分離層的合適沉積技術(shù)具體是原子層化學(xué)汽相沉積 (ALCVD)技術(shù)，因?yàn)锳LCVD技術(shù)具有非常好的階梯覆蓋。因此，在結(jié)構(gòu)復(fù)雜的通道結(jié)構(gòu)334 中對(duì)第二柵極隔離層和柵極分離層的沉積是良好可控的。因此在通道中隨后沉積第二柵極 層342。第二柵極層342的合適材料是多晶硅。在通道334中沉積多晶硅的合適技術(shù)是在 第二柵極絕緣層338上以及在柵極分離層340上的化學(xué)汽相沉積。在一些實(shí)施例中，不將柵極層沉積為完全填充通道334，而是僅作為覆蓋第二柵極 隔離層338和柵極分離層334的或多或少的薄層。然后為通道334的其余開放容積填充金 屬，如，鎢W。這樣，除了后續(xù)平面化處理以外，完成了本發(fā)明實(shí)施例的晶體管結(jié)構(gòu)。平面化 處理可以是CMP處理，但是備選地也可以是簡(jiǎn)單的干活性離子蝕刻工藝，以從頂部表面去 除金屬。圖中未示出平面化處理。圖10的FinFET結(jié)構(gòu)300形成了具有分立柵極層的FinFET。到該階段，在工藝中 僅接觸一個(gè)柵極層。在后續(xù)工藝中，可以制造通過覆蓋層330到右側(cè)柵極層310的接觸，然 后執(zhí)行制造接觸的標(biāo)準(zhǔn)過程(優(yōu)選地，同時(shí)制造例如到達(dá)源極/漏極或其他結(jié)構(gòu)的所有其 他接觸)。盡管這對(duì)于許多用途來說是有利的，然而根據(jù)本發(fā)明，兩個(gè)分立的柵電極并不是 強(qiáng)制性的特征。FinFET也可以是以僅一個(gè)柵極來制造和/或工作的。圖11示出了根據(jù)備選實(shí)施例的FinFET 350的示意性截面圖，F(xiàn)inFET 350是FinFET 300的變體。因此，與圖5至10的實(shí)施例相比，相同的參考數(shù)字用于相同的結(jié)構(gòu)單 元。FinFET 350具有兩個(gè)分立柵極，左側(cè)柵極343和右側(cè)柵極344。首先按照FinFET 300 的制造方法(即，關(guān)于圖5至10描述的工藝)來制造左側(cè)柵極343。隨后，應(yīng)用類似的工藝 來制造右側(cè)柵極344。需要一個(gè)接一個(gè)地制造柵電極343和344，以便允許制造柵極分離層 340。更具體地，按照上述工藝步驟來形成右側(cè)柵極344 如以上關(guān)于左側(cè)柵極343而描 述的，形成接觸開口，選擇性地去除鰭右側(cè)的第一柵極層310的其余部分，在與柵極分離層 340的界面處停止去除，隨后選擇性地去除右側(cè)柵極側(cè)的第一柵極隔離層308的其余部分， 然后沉積第三柵極隔離層346，以及最終用柵電極材料來填充通道。在一個(gè)工藝實(shí)施例中僅 對(duì)兩個(gè)柵極執(zhí)行一次平面化處理，即，在剛剛描述的制造右側(cè)柵極344之后。本實(shí)施例的FinFET的柵極分離層340的厚度增大。柵極分離層340的厚度與第二 和第三柵極隔離層338和346的厚度之和相對(duì)應(yīng)。如果第二和第三柵極隔離層338和346 的厚度被選擇為相等，則柵極分離層340的厚度與完成的FinFET 350中柵極介電層的厚度 的近似兩倍相對(duì)應(yīng)。提供兩個(gè)分立柵極343和344使得可以動(dòng)態(tài)調(diào)節(jié)FinFET的閾值電壓?？梢匀菀椎刂圃毂景l(fā)明的FinFET，其中柵電極343和344的柵極堆疊具有期望的 不對(duì)稱性。在一個(gè)變體中，在鰭的左側(cè)和右側(cè)提供不同的柵極堆疊材料。注意，還可以制造具有不同厚度的柵極隔離層338和340。圖12的實(shí)施例中示出 了這種情況，以下將詳細(xì)描述這種情況。作為將來的備選方案，圖12示出了具有兩種類型FinFET的集成電路400的截面 圖，這兩種類型的FinFET是具有分立柵極543和544的第一 FinFET類型的FinFET 500以 及具有單個(gè)連續(xù)柵極643的第二 FinFET類型的FinFET 600。具有分立柵極543和544的FinFET 500具有非對(duì)稱結(jié)構(gòu)。在鰭504的左側(cè)，第二 柵極隔離層538的厚度大于鰭504左側(cè)的第三柵極隔離層546的厚度。例如，右側(cè)柵極544可以用于低功率切換，而左側(cè)柵極543可以是針對(duì)高性能應(yīng)用 而制造的。當(dāng)然，還可以通過左側(cè)和右側(cè)不同材料和不同厚度的組合來提供非對(duì)稱性。為了制造圖12的集成電路400，將第一和第二類型的FinFET 500和600分別都制 造為達(dá)到覆蓋層430的沉積。然后，工藝以制造第一類型的FinFET 500的模塊或以制造第 二類型的FinFET 600的模塊來繼續(xù)進(jìn)行。此后，制造相應(yīng)的另一類型的FinFET，然后執(zhí)行 諸如CMP之類的平面化處理。在每個(gè)FinFET模塊中，通過合適的措施(例如，掩模)來保 護(hù)相應(yīng)的另一 FinFET結(jié)構(gòu)。當(dāng)然，第一類型的FinFET 500的詳細(xì)結(jié)構(gòu)可以備選地與具有分立柵極的前述其 他FinFET實(shí)施例的結(jié)構(gòu)相對(duì)應(yīng)。如果需要的話，還可以在分立的第三、第四等FinFET模塊 中制造根據(jù)其他實(shí)施例的具有分立柵極的FinFET的不同結(jié)構(gòu)。根據(jù)本發(fā)明的FinFET結(jié)構(gòu)以及制造具有分立柵極的FinFET的方法的優(yōu)點(diǎn)之一是 制造工藝的魯棒性。這使得可以達(dá)到高的生產(chǎn)率。為了說明工藝對(duì)于未對(duì)準(zhǔn)以及給定工藝窗內(nèi)工藝條件的變化，圖13至20示出了 在一個(gè)具體工藝階段FinFET 300(圖5至10)的第一實(shí)施例的變化的不同截面圖。在這些圖中使用的附圖標(biāo)記與圖5至10的實(shí)施例的附圖標(biāo)記相同。圖13和14示出了在圖7的工藝階段中FinFET 300的第一可允許全功能變體。在 該變體中，接觸開口 332未對(duì)準(zhǔn)。鰭304與接觸開口之間的橫向距離d大于接觸開口 332 的額定距離值，在圖5的FinFET結(jié)構(gòu)300中正確地提供了該額定距離值。因此，如圖14所 示，隨后對(duì)鰭304左側(cè)的第一柵極層310的去除將在到達(dá)鰭頂面316的中心之前停止。相反，圖15和16示出了第二可允許變體，其中，接觸開口 332也未對(duì)準(zhǔn)，但是鰭 304與接觸開口 332之間的橫向距離d小于圖7的接觸開口 332的額定距離值。因此，如圖 16所示，隨后對(duì)于鰭304左側(cè)的第一柵極層310的去除將在經(jīng)過鰭頂面316的中心之后停 止。這兩種情況都會(huì)導(dǎo)致將柵極分離層340(這些圖中均未示出)遠(yuǎn)離鰭304的頂面 316的中心而放在第一柵極層310的其余部分的相應(yīng)端面336處。然而，這并不影響FinFET 300的功能。圖17和18的變體表示可允許工藝窗的限制。在圖17中，圖14的變體到達(dá)了以 下極端對(duì)第一柵極層的去除已經(jīng)在鰭304的頂面316的水平面處停止，仍然在鰭的左側(cè)。 從而第一柵極層的其余部分覆蓋鰭304的整個(gè)頂面316，并且具有向下定向(即，朝向埋氧 層302)的端面336。然而，重要的是注意到第一柵極層的其余部分并沒有到達(dá)左側(cè)鰭面的 開始。利用沉積在端面336上的柵極分離層以及上述其他工藝，提供了 FinFET結(jié)構(gòu)，其中， 在操作期間，鰭中左側(cè)溝道區(qū)保持不受施加到右側(cè)柵電極的控制電壓的影響。因此，仍可以 獨(dú)立地處理分立柵極。圖18表示另一極端，其中，對(duì)第一柵極層的去除超過了鰭頂面316的橫向延伸長 度，使得第一柵極層的其余部分的端面336是向上定向的，S卩，遠(yuǎn)離氧化層302而定向的。然 而，第一柵極層的端面336并沒有到達(dá)右側(cè)鰭面的開始。利用沉積在端面336上的柵極分 離層以及上述其他工藝，提供了 FinFET結(jié)構(gòu)，其中，在操作期間，鰭304中的右側(cè)溝道區(qū)保 持不受施加到左側(cè)柵電極的控制電壓的影響。因此，在本變體中仍然可以獨(dú)立地尋址分立 柵極。圖19和20的FinFET結(jié)構(gòu)表示去除第一柵極層的不可允許變體。在這些結(jié)構(gòu)中， 在完成FinFET之后，不能獨(dú)立地控制鰭的左側(cè)和右側(cè)溝道區(qū)。第一柵極層的去除深度的變體不僅僅可以由接觸開口的未對(duì)準(zhǔn)引起，所述接觸開 口用于蝕刻劑的進(jìn)入。另一可能原因是例如蝕刻步驟的參數(shù)變化，例如在應(yīng)用蝕刻劑的持 續(xù)時(shí)間、蝕刻劑的成分以及工藝溫度方面的參數(shù)變化。圖21和22示出了在與圖7的工藝階段相對(duì)應(yīng)的工藝階段中FinFET700的備選實(shí) 施例的可允許變化。FinFET 700與前述實(shí)施例的不同之處在于介電蓋748形式的硬掩模 層位于鰭704的頂面716上。盡管將柵極分離層布置在頂面的中心與這里的額定工藝條件 相對(duì)應(yīng)，然而該變體提供了甚至更大的工藝窗來去除鰭704左側(cè)的第一柵極層710。在當(dāng)今應(yīng)用的典型技術(shù)節(jié)點(diǎn)中，前述實(shí)施例對(duì)于端面336的位置變化提供了大約 20nm的可允許工藝窗。圖21和22的變體的介電蓋748可以根據(jù)蓋的厚度將可允許變化提 高到大約lOOnm。盡管在附圖和以上描述中詳細(xì)示出和描述了本發(fā)明，然而認(rèn)為這種示出和描述是 說明性或示例性的，而非是限制性的；本發(fā)明不限于所公開的實(shí)施例。
通過閱讀附圖、說明書和所附的權(quán)利要求，本領(lǐng)域技術(shù)人員在實(shí)現(xiàn)要求保護(hù)的本 發(fā)明的過程中可以理解和實(shí)現(xiàn)所公開實(shí)施例的其他變體。也可以在常規(guī)體硅襯底而非SOI襯底上制造根據(jù)本發(fā)明的FinFET。在權(quán)利要求中，詞語“包括”不排除其他元件和步驟。在互不相同的從屬權(quán)利要求 中闡述特定措施并不表示不能有利地使用這些措施的組合。權(quán)利要求中的任何附圖標(biāo)記不應(yīng)構(gòu)成對(duì)范圍的限制。
權(quán)利要求
一種制造具有分立柵極(343，310；343，344)的FinFET(300)的方法，包括 為襯底(302)提供晶體管結(jié)構(gòu)，所述晶體管結(jié)構(gòu)具有 鰭形溝道區(qū)(304)，稱作鰭，立于襯底表面上； 柵極堆疊，包括在彼此相反的橫向鰭面(312，314)上以及在頂部鰭面(316)上的連續(xù)第一柵極隔離層(308)以及在柵極隔離層上的連續(xù)第一柵極層(310)，第一柵極層延續(xù)到第一接觸部分(310.2)中，所述第一接觸部分(310.2)在鰭的第一橫向側(cè)在襯底上遠(yuǎn)離鰭橫向延伸；以及 覆蓋層(330)，覆蓋柵極堆疊； 制造延伸通過覆蓋層到達(dá)第一柵極層的接觸部分的第一接觸開口(332)； 通過第一接觸開口，至少相對(duì)于覆蓋層和襯底選擇性地去除在接觸部分(310.2)中以及至少在鰭的相鄰橫向面(312)上的第一柵極層，在到達(dá)相反橫向鰭面(314)的開始位置之前停止去除，從而形成具有端壁的第一通道(334)，所述端壁是由第一柵極層(310)的其余部分的端面(336)形成的； 在通道壁上沉積第二柵極隔離層(338)，從而還在第一通道的端壁上形成柵極分離層(340)并覆蓋第一柵極層的其余部分的端面(336)；以及 通過利用導(dǎo)電材料(342)填充第一通道(334)的其余容積來制造第一柵極(343)。
2.根據(jù)權(quán)利要求1所述的方法，其中_為襯底提供晶體管結(jié)構(gòu)包括為柵極堆疊提供第一柵極層，所述第一柵極層延續(xù)到 第二接觸部分中，所述第二接觸部分在鰭的與第一橫向側(cè)相反的第二橫向側(cè)(314)上在襯 底上遠(yuǎn)離鰭橫向延伸；該方法還包括-制造第二接觸開口，所述第二接觸開口延伸通過覆蓋層到達(dá)第一柵極層的第二接觸 部分；-通過第二接觸開口，至少相對(duì)于覆蓋層、襯底和第二柵極隔離層選擇性地去除第二接 觸部分中以及至少在鰭(304)的相鄰橫向面(314)上的第一柵極層(310)，當(dāng)?shù)竭_(dá)柵極分離 層(340)時(shí)停止去除，從而形成具有端壁的第二通道，所述端壁由柵極分離層的外露面形 成；-至少在第二通道的側(cè)壁上沉積第三柵極隔離層(346)；以及-通過在第三柵極隔離層上利用導(dǎo)電材料填充第二通道，來制造第二柵極(344)，所述 第二柵極(344)通過第二柵極隔離層(346)與第一柵極隔離。
3.根據(jù)權(quán)利要求1或2所述的方法，其中，還相對(duì)于第一柵極隔離層(308)選擇性地執(zhí) 行第一柵極層(310)的去除，隨后分別在第一通道(334)或第二通道中獨(dú)立地去除第一柵 極隔離層。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的方法，其中，為襯底提供晶體管結(jié)構(gòu)包括在鰭 (704)的頂面上為柵極堆疊提供硬掩模層(748)。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的方法，其中，第一柵極隔離層、第二柵極隔離層 或第三柵極隔離層(308，338，346)由來自由氧化硅、氧氮化硅、氧化鉿以及氧化鋯組成的 組中的材料制成，或由氧化硅、氧氮化硅、氧化鉿以及氧化鋯中的至少兩種材料制成。
6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的方法，其中，第一柵極層(310)由從硅和硅鍺組成的組中選擇的材料制成。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的方法，其中，制造第一柵極(343)包括通過 在第二柵極隔離層上沉積第二柵極層并在第二柵極層上沉積導(dǎo)電填充材料，來填充通道 (334)。
8.—種制造集成電路(400)的方法，所述集成電路(400)包括具有分立柵極的第一類 型FinFET (500)以及具有單個(gè)連續(xù)柵極的第二類型FinFET (600)，所述方法包括針對(duì)襯底 上的用于制造第一類型FinFET的晶體管結(jié)構(gòu)，選擇性地執(zhí)行根據(jù)權(quán)利要求1所述的方法。
9.根據(jù)權(quán)利要求8所述的方法，包括在提供步驟之后，保護(hù)用于制造第二類型 FinFET(BOO)的晶體管結(jié)構(gòu)，以便使用于制造第二類型FinFET(600)的晶體管結(jié)構(gòu)不受方 法的工藝流程的影響，所述方法的工藝流程是整個(gè)工藝流程，或者是最晚以選擇性去除第 一接觸開口來開始并且最早以完成第二柵極隔離層的沉積來結(jié)束的工藝流程。
10.一種 FinFET (300)，包括-鰭形溝道區(qū)(304)，稱作鰭，被布置在源極區(qū)與漏極區(qū)之間；-彼此隔離的第一柵極和第二柵極(343，310 ；343，344)，每個(gè)柵極面對(duì)兩個(gè)彼此相反 的橫向鰭面中相應(yīng)的一個(gè)橫向鰭面；以及-在第一柵極與第二柵極之間的介電柵極分離層(340)，所述介電柵極分離層被配置 為在FinFET的操作中防止電流在第一柵極與第二柵極之間流動(dòng)；其中，柵極分離層具有在從第一柵極指向第二柵極的方向上的延伸長度，所述延伸長 度小于鰭(304)在鰭(304)的相反橫向面(312，314)之間的橫向延伸長度。
11.根據(jù)權(quán)利要求10所述的FinFET，其中，第一柵極與第二柵極(343，344;343，310) 之間的柵極分離層(340)的延伸長度等于第一橫向鰭面(312)與相鄰柵極層之間的柵極隔 離層(338)的厚度。
12.根據(jù)權(quán)利要求10或11所述的FinFET，其中，第一柵極與第二柵極之間的柵極分離 層的延伸長度等于柵極隔離層(338，346)的厚度之和，所述柵極隔離層(338，346)被布置 在橫向鰭面(312，314)與對(duì)應(yīng)柵極層之間。
13.根據(jù)權(quán)利要求10至12中任一項(xiàng)所述的FinFET，包括覆蓋層(330)，所述覆蓋層 (330)形成掩埋鰭(304)的金屬前介電層，其中，在第一柵極層與覆蓋層之間或在第一柵極 層和第二柵極層與覆蓋層之間布置與柵極分離層材料相同的介電層。
14.根據(jù)權(quán)利要求10至13中任一項(xiàng)所述的FinFET，其中，第一柵極和第二柵極(343， 344 ；343，310)包括相應(yīng)的第一柵極堆疊和第二柵極堆疊，每個(gè)柵極堆疊具有柵極隔離層 和柵極層；第一柵極堆疊和第二柵極堆疊的相應(yīng)柵極隔離層和柵極層由不同材料制成。
15.一種集成電路(400)，包括根據(jù)權(quán)利要求10至14中任一項(xiàng)所述的FinFET。
16.根據(jù)權(quán)利要求15所述的集成電路，包括第一FinFET類型的根據(jù)權(quán)利要求10至14 中任一項(xiàng)所述的FinFET (500)，還在相同襯底上包括第二 FinFET類型的FinFET (600)，所述 第二 FinFET類型的FinFET(600)具有沿著橫向鰭面和頂部鰭面延伸而不被柵極分離層中 斷的連續(xù)柵極層。
全文摘要
本發(fā)明涉及一種具有分立柵極的FinFET以及一種制造所述FinFET的方法。第一柵電極與第二柵電極之間的介電柵極分離層在從第一柵極層指向第二柵極層的方向上具有比鰭在鰭的相反橫向面之間的橫向延伸長度小的延伸長度。該結(jié)構(gòu)與工藝方法相對(duì)應(yīng)，所述工藝方法從覆蓋有連續(xù)第一柵極層的基本FinFET結(jié)構(gòu)開始，進(jìn)行至通過至柵極層的接觸開口來去除第一柵極層和第一柵極隔離層的一部分。隨后，制造同時(shí)形成柵極分離層的替代柵極隔離層，然后利用替換柵極層和金屬填充物來填充通道。
文檔編號(hào)H01L29/78GK101939830SQ200980104708
公開日2011年1月5日 申請(qǐng)日期2009年2月9日 優(yōu)先權(quán)日2008年2月11日
發(fā)明者拉杜·蘇爾代亞努, 簡(jiǎn)·雄斯基 申請(qǐng)人:Nxp股份有限公司