專(zhuān)利名稱：一種用于靜電放電的晶閘管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路的保護(hù)電路設(shè)計(jì)領(lǐng)域，尤其是涉及一種用于靜電放電 的晶閘管。
背景技術(shù)：
在集成電路芯片的制造、封裝和使用過(guò)程中，都會(huì)出現(xiàn)ESD(Electrc) Static Discharge，靜電放電)現(xiàn)象。ESD表現(xiàn)為瞬間的高壓脈沖，這種瞬間釋放的大量電荷極有可 能破壞集成電路內(nèi)部的功能器件。因此，通常在內(nèi)部電路和外部信號(hào)源或電源之間設(shè)置一 個(gè)用于靜電放電的晶閘管。目前，常用的靜電保護(hù)電路中典型的低觸發(fā)電壓放電單元晶閘管的結(jié)構(gòu)如圖1所 示，其中，P型襯底上設(shè)置有N阱和P阱，N阱內(nèi)通過(guò)離子注入形成N+和P+摻雜區(qū)，分別連 接陽(yáng)極接線柱；P阱內(nèi)也通過(guò)離子注入形成N+和P+摻雜區(qū)，分別連接陰極接線柱；N阱和P 阱的交界區(qū)域通過(guò)離子注入形成N+摻雜區(qū)，在N阱和P阱的交界區(qū)域的N+摻雜區(qū)和P阱內(nèi) 的N+摻雜區(qū)之間加入一個(gè)NMOS管，該NMOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交 界區(qū)域的N+摻雜區(qū)和P阱內(nèi)的N+摻雜區(qū)。上述晶閘管結(jié)構(gòu)的等效電路圖如圖2所示，其中，寄生PNP管Tl的發(fā)射極連接陽(yáng) 極接線柱，其基極通過(guò)N阱的寄生電阻Rnw連接陽(yáng)極接線柱，其集電極連接寄生NPN管T2 的基極，并通過(guò)P阱的寄生電阻Rpw連接陰極接線柱；所述寄生NPN管T2的發(fā)射極連接陰 極接線柱，其集電極通過(guò)N阱的寄生電阻Rnw連接陽(yáng)極接線柱；所述短溝道NMOS管的漏極 通過(guò)N阱的寄生電阻Rnw連接陽(yáng)極接線柱，其源極通過(guò)P阱的寄生電阻Rpw連接陰極接線 柱。當(dāng)在陽(yáng)極接線柱和陰極接線柱分別施加電壓，陽(yáng)極和陰極間發(fā)生ESD事件，該等效反偏 二極管在較低的電壓下即可擊潰，產(chǎn)生的襯底電流通過(guò)阱電阻的同時(shí)，抬升NPN三極管T2 和PNP三極管Tl的襯底電位，從而觸發(fā)PNP三極管Tl和NPN三極管T2進(jìn)而啟動(dòng)晶閘管。然而，通過(guò)發(fā)明人研究發(fā)現(xiàn)，采用上述結(jié)構(gòu)的晶閘管在某些場(chǎng)合，觸發(fā)電壓仍然過(guò) 高，例如，對(duì)于3. 3V器件的柵氧化層擊穿電壓為10V，而上述結(jié)構(gòu)的晶閘管的觸發(fā)電壓高達(dá) 8. 5V以上，而對(duì)于3. 3V器件，可以滿足誤觸發(fā)要求的觸發(fā)電壓為5. 5V，可見(jiàn)，采用上述結(jié)構(gòu) 的晶閘管容易發(fā)生誤觸發(fā)。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種用于靜電放電的晶閘管，以進(jìn)一步降低晶閘管的觸 發(fā)電壓。為解決上述問(wèn)題，本發(fā)明提供一種用于靜電放電的晶閘管，包括寄生PNP管、寄 生NPN管及短溝道MOS管；所述寄生PNP管的發(fā)射極連接陽(yáng)極接線柱，其基極通過(guò)N阱的寄生電阻連接陽(yáng)極 接線柱；其集電極連接寄生NPN管的基極，并通過(guò)P阱的寄生電阻連接陰極接線柱；所述寄生NPN管的發(fā)射極連接陰極接線柱，其集電極通過(guò)N阱的寄生電阻連接陽(yáng)極接線柱；所述短溝道MOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交界區(qū)域的N+摻雜 區(qū)和與該N+摻雜區(qū)相鄰的P+摻雜區(qū)。優(yōu)選的，所述短溝道MOS管的柵長(zhǎng)為0. 13 0. 2微米。優(yōu)選的，所述短溝道MOS管為短溝道NMOS管或短溝道PMOS管。優(yōu)選的，所述與N阱和P阱的交界區(qū)域的N+摻雜區(qū)相鄰的P+摻雜區(qū)位于N阱或P 阱內(nèi)。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明的用于靜電放電的晶閘管，在P阱中增加P+摻雜區(qū)，使得N阱和P阱交界區(qū) 域加入的MOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交界區(qū)域的N+摻雜區(qū)和該增加的 P+摻雜區(qū)，減小MOS管的柵長(zhǎng)至0. 13微米 0. 2微米，使得在ESD電壓較低時(shí)，即可將晶閘 管導(dǎo)通，進(jìn)一步降低晶閘管的觸發(fā)電壓；除此之外，由于NMOS管柵長(zhǎng)的控制精度為0. 01微米，因此，通過(guò)控制NMOS管柵長(zhǎng) 在一定范圍內(nèi)精確變化，可得到精確、可控的晶閘管觸發(fā)電壓。


圖1是現(xiàn)有技術(shù)中一種低觸發(fā)電壓放電單元晶閘管的結(jié)構(gòu)示意圖；圖2是對(duì)應(yīng)圖1中晶閘管的等效電路圖；圖3是本發(fā)明一種用于靜電放電的晶閘管的結(jié)構(gòu)示意圖；圖4是本發(fā)明另一種用于靜電放電的晶閘管的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí) 施方式對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳細(xì)的說(shuō)明。通常的用于靜電放電的晶閘管利用一個(gè)PNP三極管和一個(gè)NPN三極管互相正反饋 形成，也就是利用了 CMOS (Complementary Metal Oxide kmiconductor，互補(bǔ)金屬氧化物 半導(dǎo)體)的“閂鎖效應(yīng)”原理構(gòu)建的導(dǎo)通電阻極低的一種晶閘管。普通的SCR利用N阱/P 阱反向擊穿產(chǎn)生襯底電流從而觸發(fā)PNP或NPN三極管。由于存在正反饋通路，無(wú)論是PNP 三極管先觸發(fā)，還是NPN三極管先觸發(fā)，另外一個(gè)三極管都會(huì)隨之觸發(fā)。LVT-SCR(Low Voltage Triggered Silicon Controlled Rectmer，低觸發(fā)電壓晶 閘管)利用了 MOS管漏極靠近柵極的PN結(jié)低方向擊穿電壓特性，在普通SCR中加入了一個(gè) NMOS管，該晶閘管的結(jié)構(gòu)如圖1所示，加入的NMOS管相當(dāng)于在NPN三極管T2的集電極和 基極之間加入了一個(gè)低反向擊穿電壓的反偏二極管，如圖2所示。當(dāng)在陽(yáng)極接線柱和陰極 接線柱分別施加電壓，陽(yáng)極和陰極間發(fā)生ESD事件，該等效反偏二極管在較低的電壓下即 可擊饋，產(chǎn)生的襯底電流通過(guò)阱電阻的同時(shí)，抬升NPN三極管T2和PNP三極管Tl的襯底電 位，從而觸發(fā)PNP三極管Tl和NPN三極管T2進(jìn)而啟動(dòng)晶閘管。由于圖1晶閘管結(jié)構(gòu)中，在N阱和P阱交界處形成第一 PN節(jié)，N阱和P阱的交界 區(qū)域的N+摻雜區(qū)與NMOS管形成臨近柵極的第二 PN節(jié)。對(duì)于3. 3V的NMOS管，所述第二 PN 節(jié)的反向擊穿電壓一般為8. 5 9V，低于所述第一 PN節(jié)的擊穿電壓(通常為15V以上)。因此，當(dāng)正電荷累積在陽(yáng)極接線柱時(shí)，第二 PN節(jié)先于第一 PN節(jié)發(fā)生雪崩擊穿。對(duì)于觸發(fā)電壓為3. 3V的LVT-SCR，其N(xiāo)MOS管臨近柵極的第二 PN結(jié)為典型的單邊 突變N+/P_結(jié)，即N區(qū)的摻雜濃度很高，P區(qū)的摻雜濃度較低，且，N+摻雜區(qū)的濃度高于P_摻 雜區(qū)至少兩個(gè)數(shù)量級(jí)，而單邊結(jié)的耗盡區(qū)寬度主要取決于摻雜濃度較低的一邊。通過(guò)半導(dǎo) 體器件理論可知，在雪崩擊穿前第二 PN結(jié)的臨界耗盡區(qū)寬度約為0. 2微米，且耗盡區(qū)主要 落在摻雜濃度較低的P阱內(nèi)。利用該現(xiàn)象，本發(fā)明實(shí)施例在第二 PN結(jié)的附近增加一個(gè)P+摻雜區(qū)，使得N阱和P 阱交界區(qū)域加入的MOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交界區(qū)域的N+摻雜區(qū) 和該增加的P+摻雜區(qū)，如圖3所示。本發(fā)明實(shí)施例中，增加的P+摻雜區(qū)位于P阱中，在該P(yáng)+ 摻雜區(qū)和N阱與P阱的交界區(qū)域的N+摻雜區(qū)形成一個(gè)N+/P7P+結(jié)，P+摻雜區(qū)的摻雜濃度高 于P阱至少兩個(gè)數(shù)量級(jí)，且距離N+摻雜區(qū)小于0. 2微米。當(dāng)N+/P_結(jié)的耗盡區(qū)寬度隨著反 向偏壓的升高而擴(kuò)展到P7P+邊界后，反向偏壓提升，但是耗盡區(qū)寬度基本保持不變，導(dǎo)致 電場(chǎng)迅速抬升至雪崩擊穿臨界值，NVPVP+結(jié)反向擊穿。因此，對(duì)于3. 3V的LVT-SCR，只要 將N+摻雜區(qū)和P+摻雜區(qū)之間的P_摻雜區(qū)寬度控制在0. 2微米以下，就可以得到低于8. 5V 的反向擊穿電壓。并且，如果能夠在0. 2微米以下精確調(diào)控P_摻雜區(qū)寬度，也就是N+摻雜 區(qū)和P+摻雜區(qū)之間的間距，就可以調(diào)節(jié)該N+/P7P+結(jié)的反向擊穿電壓。在CMOS工藝制程中，N+摻雜區(qū)和P+摻雜區(qū)的寬度都是通過(guò)光罩和離子注入完成 的。具體實(shí)施時(shí)，光罩的圖案對(duì)準(zhǔn)和關(guān)鍵尺寸(CD)控制通常都比較差，N+摻雜區(qū)和P+摻雜 區(qū)之間間距的控制誤差一般大于0. 1微米，因此，得不到精確可控的反向擊穿電壓。本發(fā)明實(shí)施例針對(duì)邏輯制程雙電壓、雙器件的特點(diǎn)，將LVT-SCR中3. 3VM0S的柵長(zhǎng) 減少到0. 13 0.2微米，這是由于，對(duì)于0. 13微米制程邏輯器件的最小柵長(zhǎng)為0. 13微米， 并且，在柵極的兩邊分別進(jìn)行N+摻雜區(qū)和P+摻雜區(qū)離子植入。這樣，利用柵極進(jìn)行對(duì)準(zhǔn)的 P—摻雜區(qū)的寬度控制誤差僅取決于柵極長(zhǎng)度的關(guān)鍵尺寸控制，與其他制程所產(chǎn)生的誤差無(wú) 關(guān)，因此，對(duì)于柵極長(zhǎng)度的控制精度可以達(dá)到0. 01微米。本領(lǐng)域技術(shù)人員應(yīng)該理解的是，通過(guò)精確調(diào)控N阱和P阱交界區(qū)域加入的MOS管 柵極長(zhǎng)度，能夠得到精確可控的反向擊穿電壓。需要說(shuō)明的是，本發(fā)明實(shí)施例中在N阱和P阱交界區(qū)域加入的MOS管可以為NMOS 管或者PMOS管，本發(fā)明對(duì)此并不做具體限制，本領(lǐng)域技術(shù)人員可根據(jù)具體應(yīng)用情境進(jìn)行設(shè)置。除此之外，本發(fā)明實(shí)施例在第二 PN結(jié)的附近增加的P+摻雜區(qū)還可以設(shè)置于P阱 中，如圖4所示。該情況下LVT-SCR同前述LVT-SCR的工作原理相類(lèi)似，在此僅作簡(jiǎn)單介紹。 當(dāng)在第二 PN結(jié)的附近增加的P+摻雜區(qū)設(shè)置于P阱中時(shí)，在該N+摻雜區(qū)和N阱與P阱的交 界區(qū)域的P+摻雜區(qū)形成一個(gè)Ν+/Ν7Ρ+結(jié)，N+摻雜區(qū)的摻雜濃度高于N阱至少兩個(gè)數(shù)量級(jí)，且 距離P+摻雜區(qū)小于0. 2微米。當(dāng)Ν_/Ρ+結(jié)的耗盡區(qū)寬度隨著反向偏壓的升高而擴(kuò)展到Ν_/ N+邊界后，反向偏壓提升，但是耗盡區(qū)寬度基本保持不變，導(dǎo)致電場(chǎng)迅速抬升至雪崩擊穿臨 界值，Ν+/Ν—/Ρ+結(jié)反向擊穿。因此，對(duì)于3. 3V的LVT-SCR，只要將N+摻雜區(qū)和P+摻雜區(qū)之間 的N—摻雜區(qū)寬度控制在0. 2微米以下，就可以得到低于8. 5V的反向擊穿電壓。并且，如果 能夠在0. 2微米以下精確調(diào)控N—摻雜區(qū)寬度，也就是N+摻雜區(qū)和P+摻雜區(qū)之間的間距，就 可以調(diào)節(jié)該Ν+/Ν—/Ρ+結(jié)的反向擊穿電壓。同樣，將本實(shí)施例中的LVT-SCR中3. 3VM0S的柵長(zhǎng)減少到0. 13 0. 2微米，并且，在柵極的兩邊分別進(jìn)行N+摻雜區(qū)和P+摻雜區(qū)離子植入。 這樣，利用柵極進(jìn)行對(duì)準(zhǔn)的N—摻雜區(qū)的寬度控制誤差僅取決于柵極長(zhǎng)度的關(guān)鍵尺寸控制， 與其他制程所產(chǎn)生的誤差無(wú)關(guān)。本領(lǐng)域技術(shù)人員可以理解的是，安全范圍內(nèi)較低的觸發(fā)電壓可以進(jìn)一步增加晶閘 管的敏感度和響應(yīng)速度，因此，能夠達(dá)到更好的ESD防護(hù)效果。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng) 域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi) 容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此， 凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單 修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種用于靜電放電的晶閘管，其特征在于，包括寄生PNP管、寄生NPN管及短溝道 MOS 管；所述寄生PNP管的發(fā)射極連接陽(yáng)極接線柱，其基極通過(guò)N阱的寄生電阻連接陽(yáng)極接線 柱；其集電極連接寄生NPN管的基極，并通過(guò)P阱的寄生電阻連接陰極接線柱；所述寄生NPN管的發(fā)射極連接陰極接線柱，其集電極通過(guò)N阱的寄生電阻連接陽(yáng)極接 線柱；所述短溝道MOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交界區(qū)域的N+摻雜區(qū)和 與該N+摻雜區(qū)相鄰的P+摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的用于靜電放電的晶閘管，其特征在于，所述短溝道MOS管的柵 長(zhǎng)為0. 13 0. 2微米。
3.根據(jù)權(quán)利要求1或2所述的用于靜電放電的晶閘管，其特征在于，所述短溝道MOS管 為短溝道NMOS管或短溝道PMOS管。
4.根據(jù)權(quán)利要求1或2所述的用于靜電放電的晶閘管，其特征在于，所述與N阱和P阱 的交界區(qū)域的N+摻雜區(qū)相鄰的P+摻雜區(qū)位于N阱或P阱內(nèi)。
全文摘要
一種用于靜電放電的晶閘管，包括寄生PNP管、寄生NPN管及短溝道MOS管；所述寄生PNP管的發(fā)射極連接陽(yáng)極接線柱，其基極通過(guò)N阱的寄生電阻連接陽(yáng)極接線柱；其集電極連接寄生NPN管的基極，并通過(guò)P阱的寄生電阻連接陰極接線柱；所述寄生NPN管的發(fā)射極連接陰極接線柱，其集電極通過(guò)N阱的寄生電阻連接陽(yáng)極接線柱；所述短溝道MOS管柵極兩邊的側(cè)墻分別延伸至N阱和P阱的交界區(qū)域的N+摻雜區(qū)和與該N+摻雜區(qū)相鄰的P+摻雜區(qū)。本發(fā)明通過(guò)減小MOS管的柵長(zhǎng)，使得在ESD電壓較低時(shí)，即可將晶閘管導(dǎo)通，進(jìn)一步降低晶閘管的觸發(fā)電壓。
文檔編號(hào)H01L23/60GK102054835SQ200910198069
公開(kāi)日2011年5月11日 申請(qǐng)日期2009年10月28日 優(yōu)先權(quán)日2009年10月28日
發(fā)明者何軍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司