專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，尤其涉及具有超結(jié)(super-junction) 結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
近年來，對電子設(shè)備的輕薄化的要求十分強(qiáng)烈，如液晶電視機(jī)、等離 子電視機(jī)、有機(jī)EL (電致發(fā)光)電視機(jī)等所代表的。與上述要求一起， 對電源設(shè)備的小型化和高性能化的要求也十分強(qiáng)烈。響應(yīng)于該要求，在功 率半導(dǎo)體元件中，諸如高耐壓化、大電流化、低損耗化、高速度化和高擊 穿耐壓化之類的性能改善己引起注意。例如，已知垂直功率MOSFET (金 屬氧化物半導(dǎo)體場效應(yīng)晶體管)是用于功率電子器件應(yīng)用的開關(guān)元件。
MOSFET的導(dǎo)通電阻和耐壓各自依賴于作為MOSFET的導(dǎo)電層的N 型區(qū)域的雜質(zhì)濃度。雖然為了減小導(dǎo)通電阻而增大導(dǎo)電層的雜質(zhì)濃度，但 是為了確保所需的耐壓，難以將雜質(zhì)濃度增大到等于或大于某個值。也就 是說，將MOSFET中源極區(qū)和漏極區(qū)彼此連接的半導(dǎo)體區(qū)域一般稱為漂移 區(qū)(漂移層)。在MOSFET的導(dǎo)通狀態(tài)時，漂移區(qū)成為電流通路，而在 MOSFET的關(guān)斷狀態(tài)時，基于從由漂移區(qū)和基區(qū)形成的pn結(jié)開始延伸的 耗盡層，MOSFET的耐壓得到保持。
MOSFET的導(dǎo)通電阻依賴于導(dǎo)電層(漂移區(qū))的電阻。為了實現(xiàn)低導(dǎo) 通電阻，希望增大漂移區(qū)的雜質(zhì)濃度以減小漂移區(qū)的電阻。然而，增大漂 移區(qū)的雜質(zhì)濃度使得耗盡層的延伸變得不充分，因此減小了耐壓。也就是 說，雖然增大漂移區(qū)的雜質(zhì)濃度使得導(dǎo)通電阻被減小，但是為了確保所需 的耐壓，對雜質(zhì)濃度的增大有所限制。如前所述，在MOSFET中，改善低 導(dǎo)通電阻和高耐壓顯示出折衷關(guān)系。因此，對于低功耗元件需要改善這種 折衷關(guān)系。已知一種稱為"MULTI-RESURF (多降低表面場)"結(jié)構(gòu)或超結(jié)結(jié)構(gòu) (以下通常稱為"超結(jié)結(jié)構(gòu)")的技術(shù)是一種突破該折衷的技術(shù)。該技術(shù) 例如在日本專利特開No. 2004-146689、 2006-313892和2007-149736以及 日本專利No. 3940518和3943732 (以下分別稱為專利文獻(xiàn)1至5)中有所 描述。
如專利文獻(xiàn)1至5中所述，具有超結(jié)結(jié)構(gòu)且包括漂移區(qū)的MOSFET具 有如下結(jié)構(gòu)其中，p型柱狀半導(dǎo)體區(qū)域(P型區(qū)、p型柱區(qū)和p型垂直 resurf層)禾n n型柱狀半導(dǎo)體區(qū)域(N型區(qū)、n型柱區(qū)和n型垂直resurf 層)被周期性地、交替地或者以島狀形狀布置在與半導(dǎo)體襯底的表面平行 的方向上。換言之，所涉及的MOSFET具有垂直resurf結(jié)構(gòu)，其中p型柱 區(qū)和n型柱區(qū)被交替地、橫向地且重復(fù)地布置在半導(dǎo)體層內(nèi)，這些半導(dǎo)體 層被布置為保持半導(dǎo)體層之間的源電極和漏電極。
基于從由這些半導(dǎo)體區(qū)域形成的pn結(jié)開始延伸的耗盡層來保持耐 壓。即使當(dāng)通過為了低導(dǎo)通電阻而增大雜質(zhì)濃度使得耗盡層的延伸變小 時，這些半導(dǎo)體區(qū)域的各自寬度也被變小，這使得這些半導(dǎo)體區(qū)域的完全 耗盡變得可能。在導(dǎo)通狀態(tài)中，使得電流流經(jīng)導(dǎo)電層的N型區(qū)，而在關(guān)斷 狀態(tài)中，P型區(qū)和N型區(qū)各自被完全耗盡，從而使得可以確保耐壓。結(jié) 果，可同時改善MOSFET中的低導(dǎo)通電阻和高耐壓。
如所描述的，超結(jié)結(jié)構(gòu)依賴于各個p型半導(dǎo)體區(qū)域的寬度和每兩個p 型半導(dǎo)體區(qū)域之間的各個n型半導(dǎo)體區(qū)域的寬度。當(dāng)p型半導(dǎo)體區(qū)域和n 型半導(dǎo)體區(qū)域的各自寬度被進(jìn)一步變窄時，n型半導(dǎo)體區(qū)域的雜質(zhì)濃度可 被進(jìn)一步增大。結(jié)果，可以實現(xiàn)導(dǎo)通電阻的進(jìn)一步減小和更高耐壓化。由 此可見，雜質(zhì)濃度成為如下要點基于該要點確定耐壓和導(dǎo)通電阻。
因此，關(guān)于優(yōu)選形式，為了進(jìn)一步增大耐壓，打破p型半導(dǎo)體區(qū)域的 雜質(zhì)和n型半導(dǎo)體區(qū)域的雜質(zhì)之間的平衡(即，所謂的電荷平衡)變得重 要。也就是說，p型半導(dǎo)體區(qū)域中包含的雜質(zhì)量和n型半導(dǎo)體區(qū)域中包含 的雜質(zhì)量被彼此均衡，從而使雜質(zhì)濃度變得等價于零，從而使得可以獲得 高耐壓。在反向偏置時(在關(guān)斷狀態(tài)時)，實現(xiàn)完全耗盡以保持高耐壓， 而在零偏置時(在導(dǎo)通狀態(tài)時)，使得電流流經(jīng)用n型雜質(zhì)進(jìn)行了重度摻雜的n型半導(dǎo)體區(qū)域，從而超越材料限制而實現(xiàn)具有低導(dǎo)通電阻的元件。 具有超結(jié)結(jié)構(gòu)的低導(dǎo)通電阻的元件對電路中的低功耗化有很大貢獻(xiàn)。 然而，對于導(dǎo)通電阻的設(shè)計，打破超結(jié)結(jié)構(gòu)部分的電阻、開關(guān)晶體管的導(dǎo) 通電阻、其他寄生電阻等之間的正常平衡變得重要。在與在硅表面中具有 溝道的平面型MOSFET相結(jié)合的情況下，為了通過使用超結(jié)結(jié)構(gòu)來改善耐 壓和導(dǎo)通電阻之間的折衷，需要使超結(jié)結(jié)構(gòu)的橫向周期變窄。另外，為了 減小整個元件的導(dǎo)通電阻，也需要使MOS柵極結(jié)構(gòu)的橫向周期(單元節(jié) 距，cell pitch)變窄。
因此，近年來，具有作為溝槽(trench)柵極結(jié)構(gòu)的MOS柵極結(jié)構(gòu)的 垂直MOSFET已被用于中等或低耐壓應(yīng)用，而不是使用與平面型 MOSFET的組合。垂直MOSFET具有這樣的結(jié)構(gòu)其中，柵絕緣膜形成 于基區(qū)中所形成的較淺的溝槽的內(nèi)壁上，并且柵電極被形成為填充在該溝 槽中。在垂直MOSFET的情況下，針對晶體管節(jié)距可以實現(xiàn)高集成，這使 得在相同的半導(dǎo)體區(qū)域中可以獲得大的有效柵寬。因此，垂直MOSFET適 合于低導(dǎo)通電阻。
另一方面，預(yù)期以下三種技術(shù)作為制造超結(jié)結(jié)構(gòu)的方法。
(1) 通過利用離子注入方法將n型雜質(zhì)和p型雜質(zhì)分別引入到外延 層(由外延硅制成)中，并且該外延結(jié)構(gòu)被重復(fù)形成多次以使得外延結(jié)構(gòu) 順次層疊，從而制造超結(jié)結(jié)構(gòu)(稱為"第一制造方法")。也就是說，第 一制造方法是多外延制造方法，其中同一外延生長被重復(fù)執(zhí)行多次。
(2) 在厚外延層中形成溝槽，通過利用擴(kuò)散方法等將雜質(zhì)引入到溝 槽的側(cè)表面中，并且在溝槽中填充絕緣材料或不導(dǎo)電材料(稱為"第二制 造方法")。
(3) 在厚外延層中形成溝槽，并且在外延生長過程中在溝槽中填充 包含雜質(zhì)的硅(稱為"第三制造方法")。也就是說，第三制造方法是這 樣一種方法其中， 一次形成的溝槽在外延生長過程中被回填了包含雜質(zhì) 的硅(溝槽形成外延回填制造方法)。
此外，當(dāng)垂直MOSFET被用作與超結(jié)結(jié)構(gòu)相結(jié)合的開關(guān)晶體管時，如 何將第(1)至(3)項中所示的超結(jié)結(jié)構(gòu)制造方法與形成較淺的溝槽彼此結(jié)合變得重要。
例如，超結(jié)結(jié)構(gòu)己在低導(dǎo)通電阻化和芯片縮小化方面變得有效。然
而，構(gòu)成超結(jié)結(jié)構(gòu)的pn結(jié)的布置節(jié)距Pl和開關(guān)晶體管的柵極節(jié)距P2分 別存在最佳尺寸。因此，通常不能既滿足布置節(jié)距Pl又滿足柵極節(jié)距 P2。
pn結(jié)的布置節(jié)距Pl受深溝槽形成和雜質(zhì)擴(kuò)散的約束。而且，晶體管 是平面型還是垂直型的、淺溝槽技術(shù)、對柵漏電容Qgd的優(yōu)化、制造工藝 線的分代等對柵極節(jié)距P2有所影響。
例如，提出了這樣一種情況示例，其中如專利文獻(xiàn)2所描述的結(jié)構(gòu)的 情況那樣，垂直晶體管的柵極節(jié)距被與超結(jié)結(jié)構(gòu)的節(jié)距一起設(shè)定，或者是 這樣一種情況示例，其中如專利文獻(xiàn)3所描述的結(jié)構(gòu)的情況那樣，垂直晶 體管的柵極節(jié)距被加倍。
另外，還提出了這樣一種情況示例，其中如專利文獻(xiàn)4和5所描述的 結(jié)構(gòu)的情況那樣，使得超結(jié)結(jié)構(gòu)和垂直晶體管結(jié)構(gòu)的布置方向彼此垂直相 交，從而消除對相互節(jié)距的限制條件。

發(fā)明內(nèi)容
然而，對于專利文獻(xiàn)2和3中所描述的任一種結(jié)構(gòu)，垂直晶體管的重 復(fù)節(jié)距被強(qiáng)制與超結(jié)結(jié)構(gòu)的pn結(jié)節(jié)距相一致，這成為對低導(dǎo)通電阻化的 優(yōu)化的限制條件。因此，可能無法正確地獲得這兩種性能。例如， 一般而 言，pn結(jié)的布置節(jié)距Pl在幾十微米至十微米的范圍內(nèi)，并且柵極節(jié)距P2 在十微米至3微米的范圍內(nèi)。因此，柵極節(jié)距P2比pn結(jié)的布置節(jié)距Pl 更細(xì)。然而，對于專利文獻(xiàn)2和3中所描述的任一種結(jié)構(gòu)，柵極節(jié)距P2 被迫調(diào)整為pn結(jié)的布置節(jié)距Pl 。
雖然對于專利文獻(xiàn)4和5中所描述的任一種結(jié)構(gòu)，消除了相互節(jié)距的 限制條件，但是未提及晶體管節(jié)距的優(yōu)化。
本發(fā)明是考慮到上述情況作出的，因此希望提供一種具有超結(jié)結(jié)構(gòu)的 半導(dǎo)體器件，該半導(dǎo)體器件可用簡單過程形成，并且可適當(dāng)?shù)孬@得超結(jié)結(jié) 構(gòu)和垂直結(jié)結(jié)構(gòu)二者的性能而不受其他布置節(jié)距的影響，還希望提供一種
9制造該半導(dǎo)體器件的方法。
為了達(dá)到上述要求，根據(jù)本發(fā)明一實施例，提供了一種半導(dǎo)體器件， 包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域，布置在第一電極那側(cè)；第二半導(dǎo)
體區(qū)域，具有第一導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)，其中 第一柱區(qū)和第二柱區(qū)成對地沿第二電極那側(cè)的表面交替設(shè)置，所述第二電
極布置在與第一半導(dǎo)體區(qū)域的第一電極相反的一側(cè)；第二導(dǎo)電類型的第三 半導(dǎo)體區(qū)域，形成在第二半導(dǎo)體區(qū)域的第二電極那側(cè)的表面部分上；第一 導(dǎo)電類型的第四半導(dǎo)體區(qū)域，形成在第三半導(dǎo)體區(qū)域的一部分表面上以與 第二電極相連接；控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，該溝槽的側(cè)壁 被形成為與第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域中的每一個相接觸。在該半 導(dǎo)體器件中，第二柱區(qū)是通過外延生長在第二半導(dǎo)體區(qū)域中所形成的各個 溝槽中填充第二導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向上以條帶形 狀布置在布置有第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域的元件部分中；第一柱 區(qū)被形成為各自被夾在每兩個第二柱區(qū)之間的區(qū)域；并且控制電極被以條 帶形狀布置，以便與第二柱區(qū)的縱向成45。角而垂直相交。
根據(jù)本發(fā)明另一實施例，提供了一種半導(dǎo)體器件，包括第一導(dǎo)電類 型的第一半導(dǎo)體區(qū)域，布置在第一電極那側(cè)；第二半導(dǎo)體區(qū)域，具有第一 導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)，其中第一柱區(qū)和第二柱 區(qū)成對地沿第二電極那側(cè)的表面交替設(shè)置，所述第二電極布置在與第一半 導(dǎo)體區(qū)域的第一電極相反的一側(cè)；第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，形成 在第二半導(dǎo)體區(qū)域的第二電極那側(cè)的表面部分上；第一導(dǎo)電類型的第四半
導(dǎo)體區(qū)域，形成在第三半導(dǎo)體區(qū)域的一部分表面上以與第二電極相連接； 以及控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，溝槽的側(cè)壁被形成為與第三 半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域中的每一個相接觸。在該半導(dǎo)體器件中，第 二柱區(qū)是通過外延生長在第二半導(dǎo)體區(qū)域中所形成的各個溝槽中填充第二 導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向上以條帶形狀布置在布置有 第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域的元件部分中；第一柱區(qū)被形成為各自
夾持在每兩個第二柱區(qū)之間的區(qū)域；構(gòu)成第二柱區(qū)的各個溝槽被形成為使 得在各個溝槽中出現(xiàn)(110)面取向(plain orientation);并且構(gòu)成控制電極的各個溝槽被形成為使得在各個溝槽中出現(xiàn)(100)面取向。
根據(jù)本發(fā)明另一買施例，提供了一種半導(dǎo)體器件，包括第一導(dǎo)電類
型的第一半導(dǎo)體區(qū)域，布置在第一電極那側(cè)；第二半導(dǎo)體區(qū)域，具有第一 導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)，其中第一柱區(qū)和第二柱 區(qū)成對地沿第二電極那側(cè)的表面交替設(shè)置，所述第二電極布置在與第一半 導(dǎo)體區(qū)域的第一電極相反的一側(cè)；第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，形成 在第二半導(dǎo)體區(qū)域的第二電極那側(cè)的表面部分上；第一導(dǎo)電類型的第四半
導(dǎo)體區(qū)域，形成在第三半導(dǎo)體區(qū)域的一部分表面上以與第二電極相連接； 以及控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，溝槽的側(cè)壁被形成為與第三 半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域中的每一個相接觸。在該半導(dǎo)體器件中，第 二柱區(qū)是通過外延生長在第二半導(dǎo)體區(qū)域中所形成的各個溝槽中填充第二 導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向上以條帶形狀布置在布置有 第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域的元件部分中；第一柱區(qū)被形成為各自 被夾在每兩個第二柱區(qū)之間的區(qū)域；控制電極被以條帶形狀布置，以便與 第二柱區(qū)的條帶形狀相交；并且構(gòu)成控制電極的各個溝槽的側(cè)壁中所出現(xiàn) 的晶面取向是如下的晶面取向該晶面取向與構(gòu)成第二柱區(qū)的各個溝槽的 側(cè)壁中所出現(xiàn)的晶面取向相比，在雜質(zhì)被注入時的載流子遷移率更高。
根據(jù)本發(fā)明另一方面，提供了一種制造半導(dǎo)體器件的制造方法，包括 以下步驟在第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域上形成第一導(dǎo)電類型的第二 半導(dǎo)體區(qū)域；在第二半導(dǎo)體區(qū)域中形成在同一方向上具有相同深度和相同 形狀的第一溝槽，從而形成第一導(dǎo)電類型的第一柱區(qū)；通過外延生長在各 個溝槽中填充第二導(dǎo)電類型的半導(dǎo)體，從而形成第二導(dǎo)電類型的第二柱 區(qū)；在第二半導(dǎo)體區(qū)域的第二電極那側(cè)的表面部分上形成第二導(dǎo)電類型的 第三半導(dǎo)體區(qū)域；在第三半導(dǎo)體區(qū)域的一部分表面上形成第一導(dǎo)電類型的 第四半導(dǎo)體區(qū)域；以及形成在同一方向上具有相同深度和相同形狀的第二 溝槽以使得第二溝槽的側(cè)壁與第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域的每一個 相接觸，在各個第二溝槽的側(cè)壁上形成絕緣膜，并且在各個第二溝槽中填 充電極構(gòu)件，從而形成控制電極。在該半導(dǎo)體器件制造方法中，在形成第 一溝槽的步驟中并且在形成第二溝槽的步驟中，控制電極被以條帶形狀布置以與第二柱區(qū)的條帶形狀相交；并且執(zhí)行設(shè)定以使得各個第二溝槽的側(cè) 壁中所出現(xiàn)的晶面取向成為如下的晶面取向該晶面取向與各個第一溝槽
的側(cè)壁中所出現(xiàn)的晶面取向相比，在雜質(zhì)被注入時的載流子遷移率更高。
當(dāng)垂直開關(guān)器件的控制電極的布置節(jié)距不受具有超結(jié)結(jié)構(gòu)的pn柱對 的布置節(jié)距約束時，可根據(jù)用于處理的小型化最佳規(guī)則來制造垂直開關(guān)器 件。此外，可從導(dǎo)通電阻和耐壓方面來優(yōu)化pn柱對的布置節(jié)距。使得能 夠改善載流子遷移率特性的晶面取向出現(xiàn)在用于控制電極的溝槽的各個側(cè) 壁中，從而使得可以優(yōu)化垂直開關(guān)器件的特性。
根據(jù)本發(fā)明，由于形成有pn柱對的超結(jié)結(jié)構(gòu)是通過形成溝槽并利用 外延生長來填充溝槽而獲得的，因此可用簡單處理來形成半導(dǎo)體器件。除 此之外，晶體管節(jié)距可被變窄并且垂直開關(guān)器件的載流子遷移率特性被改 善，而不受其他布置節(jié)距的影響。結(jié)果，可適當(dāng)?shù)?、滿意地獲得超結(jié)結(jié)構(gòu) 的導(dǎo)通電阻性能和耐壓性能以及垂直開關(guān)器件的開關(guān)特性。


圖1A和1B分別是示出第一比較例的半導(dǎo)體器件的示意結(jié)構(gòu)的剖視
圖2A和2B分別是示出第二比較例的半導(dǎo)體器件的示意結(jié)構(gòu)的鳥瞰
圖3A和3B分別是各自示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的結(jié) 構(gòu)的俯視圖和鳥瞰圖4A和4B分別是各自示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的結(jié) 構(gòu)的俯視圖和鳥瞰圖5A和5B、圖5C和5D以及圖5E至5N分別是說明制造根據(jù)本發(fā) 明第一實施例的半導(dǎo)體器件的方法的鳥瞰圖、剖視圖和鳥瞰圖。
具體實施例方式
以下將參考附圖來詳細(xì)描述本發(fā)明的優(yōu)選實施例。當(dāng)在實施例中對功 能元件彼此進(jìn)行區(qū)分時，通過向功能元件添加諸如A、 B...的大寫字母的
12標(biāo)號來進(jìn)行描述。另一方面，當(dāng)特別在不區(qū)分的情況下進(jìn)行描述時，在省 略這種標(biāo)號的情況下進(jìn)行描述。這也適用于附圖。
另外，只要沒有特別告知，就是在以下條件下進(jìn)行下列描述的硅Si
用作基底材料，第一導(dǎo)電類型是n型，并且第二導(dǎo)電類型是p型。另外 "n-" 、 "n" 、 "n+"和"p-" 、 "p" 、 "p+"分別用于表示n型的濃 度和p型的濃度。當(dāng)"n"用作濃度的基準(zhǔn)時，"n+"標(biāo)識n型雜質(zhì)的濃 度高，且"n-"標(biāo)識n型雜質(zhì)的濃度低。這也適用于p型。當(dāng)"-"或 "+"的數(shù)目更多時，其趨勢相對更強(qiáng)。 比較例
圖1A和1B以及圖2A和2B分別是示出根據(jù)本發(fā)明第一或第二實施 例的半導(dǎo)體器件的比較例的視圖。這里，圖1A和1B分別是示出第一比較 例的半導(dǎo)體器件1X的示意結(jié)構(gòu)的剖視圖。而且，圖2A和2B分別是示出 第二比較例的半導(dǎo)體器件1Z的示意結(jié)構(gòu)的鳥瞰圖。
半導(dǎo)體器件IX是具有如下結(jié)構(gòu)的垂直功率MOSFET:其中，大量具 有平行pn結(jié)構(gòu)的元件單元被彼此平行布置。如圖1A和1B所示，半導(dǎo)體 器件1X包括n型外延層20 (20_1至20_6)，每一層在雜質(zhì)濃度上都低于 高雜質(zhì)濃度的n型襯底10，并且這些外延層是在高雜質(zhì)濃度的n型襯底
(n+型漏極層)的表面上以預(yù)定節(jié)距布置的，其中該襯底10作為具有相 對高雜質(zhì)濃度的第一導(dǎo)電類型的半導(dǎo)體層的示例。除了最低層(高雜質(zhì)濃 度的n型襯底10那側(cè))之外，節(jié)距被設(shè)定為大致相等。
n型外延層20被劃分成元件部分3 (超結(jié)元件區(qū))和端接部分
(termination portion) 5 (外圍結(jié)構(gòu)區(qū))。這里，具有平行pn結(jié)構(gòu)的元件 單元2設(shè)在元件部分3中，其中該平行pn結(jié)構(gòu)由p型半導(dǎo)體區(qū)域(p型柱 區(qū))和n型半導(dǎo)體區(qū)域(n型柱區(qū))的對構(gòu)成。此外，端接部分5被設(shè)為 圍繞元件部分3。在元件部分3中，p型柱擴(kuò)散層22 (p型漂移層)和n型 柱擴(kuò)散層24 (n型漂移層)分別以預(yù)定節(jié)距(各自等于n型外延層20
(20_1至20—6)的節(jié)距)形成在n型外延層20中。超結(jié)結(jié)構(gòu)是由p型柱 擴(kuò)散層22和夾在每兩個p型柱擴(kuò)散層22之間的n型柱擴(kuò)散層24形成的。 p型柱擴(kuò)散層22和n型柱擴(kuò)散層24分別以條帶形狀形成，在與紙平面垂直的方向上延伸。在p型柱擴(kuò)散層22的、與高雜質(zhì)濃度的n型襯底10相 反一側(cè)的表面的附近處選擇性地形成p型基區(qū)26，以分別與p型柱擴(kuò)散層 22相連。
關(guān)于p型柱擴(kuò)散層22和n型柱擴(kuò)散區(qū)24各自的尺寸示例，當(dāng)擊穿電 壓(即，耐壓)是Vb， p型柱擴(kuò)散層22和n型柱擴(kuò)散區(qū)24各自的深度 (厚度)是D (=ce VbA1.2:例如of0.024) [/mi]，其寬度是W[pm]，并且 雜質(zhì)濃度是C時，滿足C 7.2 x 10A16'VbA(-0.2)/b [cm-3]的關(guān)系。也就是 說，p型柱擴(kuò)散層22和n型柱擴(kuò)散區(qū)24各自的深度D和寬度W取決于耐 壓(=擊穿電壓Vb)和雜質(zhì)濃度C。當(dāng)需要大約500至大約800V的擊穿 電壓時，寬度W被設(shè)定在1至10/mi的范圍內(nèi)，深度D被設(shè)定在大約30 至大約80/mi的范圍內(nèi)。此外，雜質(zhì)濃度C被與此相對應(yīng)地設(shè)定。由此還 可以看出，p型柱擴(kuò)散層22和n型柱擴(kuò)散區(qū)24各自的寬度W較窄且深度 D較深(即，長細(xì)比大)。
雖然未示出，但是與高雜質(zhì)濃度的n型襯底10電連接的漏電極(第 一主電極)形成在高雜質(zhì)濃度的n型襯底10的與n型外延層20相反那側(cè) 的表面上。另外，各自與源電極接觸的接觸區(qū)域和n+型源極區(qū)形成在p型 基區(qū)26的表面部分上。源電極(第二主電極)被形成為與n+型源極區(qū)和 p型基區(qū)26的各表面相接觸。另外，柵電極(控制電極)隔著柵絕緣膜形 成在由相鄰p型基區(qū)26之間所夾持的n型柱擴(kuò)散層24的表面上，以及相 鄰的p型基區(qū)26和n+型源極區(qū)各自與n型外延層20的源電極相同表面?zhèn)?的表面上，以被源電極圍繞。p型基區(qū)26、 n+型源極區(qū)、源電極和柵電極 也在與p型柱擴(kuò)散層22和n型柱擴(kuò)散層24各自方向相同的方向上以條帶 形狀形成。利用這種結(jié)構(gòu)，半導(dǎo)體器件1X構(gòu)成用于電子注入的n溝道 MOSFET，其將p型基區(qū)26的恰好在柵絕緣膜之下的表面部分作為溝道 區(qū)。
這里，在具有超結(jié)結(jié)構(gòu)的垂直功率MOSFET中，適當(dāng)設(shè)計半導(dǎo)體器件 進(jìn)行有源操作的區(qū)域(對應(yīng)于半導(dǎo)體器件IX的元件部分3)的結(jié)構(gòu)和元 件外圍部分(對應(yīng)于半導(dǎo)體器件IX的端接部分5)中的結(jié)構(gòu)是重要的。 特別地，端接部分5需要確保耐壓等于或高于元件部分3中的耐壓。也就是說，端接部分5的耐壓特性可成為用于確定垂直功率MOSFET器件特性 的主要因素。
在端接部分5中，當(dāng)p型柱區(qū)(對應(yīng)于半導(dǎo)體器件IX的p型柱擴(kuò)散 層22)和n型柱區(qū)(對應(yīng)于半導(dǎo)體器件1X的n型柱擴(kuò)散層24)各自在如 下狀態(tài)中被完全耗盡時，依賴于縱向上耗盡層的厚度來確定耐壓該狀態(tài) 是適當(dāng)電壓在關(guān)斷狀態(tài)下被施加到漏電極的狀態(tài)。因此，可通過增大n型 柱區(qū)的雜質(zhì)濃度來減小導(dǎo)通電阻。然而，重要的是端接部分5確保下述耐 壓該耐壓考慮了關(guān)斷狀態(tài)下的耗盡層的橫向延伸程度。此外，制造在橫 向方向上延伸的耗盡層中防止電場到達(dá)臨界電場的器件也是重要的。
換言之，在用于功率應(yīng)用的半導(dǎo)體器件(包括用于功率應(yīng)用的開關(guān) MOSFET元件)中，為了確保高耐壓(例如，等于或高于500V)而使用 如下的multi-resurf結(jié)構(gòu)或超結(jié)結(jié)構(gòu)其中，P型區(qū)域和N型區(qū)域被交替、 重復(fù)地布置，并且在反向偏置時被完全耗盡。該技術(shù)與MOSFET的結(jié)合使 得同時實現(xiàn)開關(guān)元件的低導(dǎo)通電阻和高耐壓化。
現(xiàn)在，預(yù)期以下三種技術(shù)作為制造超結(jié)結(jié)構(gòu)的方法。
(1) 第一制造方法通過利用離子注入方法將n型雜質(zhì)和p型雜質(zhì) 分別引入到外延層(由外延硅制成)中，并且多次重復(fù)形成外延結(jié)構(gòu)以使 得外延結(jié)構(gòu)順次層疊，從而制造超結(jié)結(jié)構(gòu)(多外延制造方法)。
(2) 第二制造方法在厚外延層中形成溝槽，通過利用擴(kuò)散方法等 將雜質(zhì)引入到溝槽的側(cè)表面中，并且在溝槽中填充絕緣材料或不導(dǎo)電材 料。
(3) 第三制造方法在厚外延層中形成溝槽，并且在外延生長過程
中在溝槽中填充包含雜質(zhì)的硅(溝槽形成外延回填制造方法)。 雖然對于實現(xiàn)這些制造方法存在各種問題，但現(xiàn)在特別描述以下問
題。首先，第一制造方法被用于制造半導(dǎo)體器件IX。在晶片表面(高雜 質(zhì)濃度的n型襯底10)上生長具有高電阻的n型外延層20至具有大約 10/mi的厚度，并且通過利用離子注入方法形成p型半導(dǎo)體區(qū)域和n型半 導(dǎo)體區(qū)域。此后，生長具有高電阻的n型外延層(n型外延層20)，并形 成p型半導(dǎo)體區(qū)域和n型半導(dǎo)體區(qū)域。這些步驟被重復(fù)大約五至十次，從
15而形成p型柱擴(kuò)散層22和n型柱擴(kuò)散層24。例如，在多次外延生長中 (例如，在圖1A所示的半導(dǎo)體器件IX—1中是在六次外延生長中)形成n 型外延層20。在各次生長過程中形成的六個外延層20—1至20_6順次層 疊，從而形成n型外延層20。 p型柱擴(kuò)散層22和n型柱擴(kuò)散層24是通過 在深度方向上將多個擴(kuò)散層22—1至22—6彼此耦合并且將多個擴(kuò)散層24—1 至24—6彼此耦合而形成的，這些擴(kuò)散層22—1至22_6和24—1至24_6是通 過利用離子注入和擴(kuò)散而形成的。
因此，利用也稱為多外延制造方法的第一制造方法，可以在元件部分 3和端接部分5中形成分布情況(profile)彼此不同的n型半導(dǎo)體區(qū)域和p 型半導(dǎo)體區(qū)域。第一制造方法的特征在于第一制造方法是相對容易實現(xiàn) 的，并且器件是針對引入到層疊的這些層中的雜質(zhì)量和圖案而制造的，從 而隨意控制元件部分3和端接部分5中的雜質(zhì)分布情況。
然而，p型柱擴(kuò)散層22和n型柱擴(kuò)散層24被交替布置到離硅表面大 約40至大約80pm的深度。結(jié)果，結(jié)構(gòu)復(fù)雜化，并且諸如離子注入次數(shù)或 外延生長的層疊次數(shù)之類的處理數(shù)目相對較大，因此制造過程變得復(fù)雜。 此外，由于p型柱擴(kuò)散層22和n型柱擴(kuò)散層24在縱向上的連接所需要的 必要且足夠的擴(kuò)散溫度和時間，橫向擴(kuò)散無法被忽略。因此，器件需要進(jìn) 一步的相對小型化。相反，當(dāng)試圖減小溫度和時間時，需要每一次都使外 延層厚度變薄。這對應(yīng)于外延層的重復(fù)層疊次數(shù)的增大。因此，如圖1B 所示，這引起上述的處理數(shù)目的進(jìn)一步增大(在圖1B的半導(dǎo)體器件1X_2 中是八次)。也就是說，芯片尺寸的減小和晶片成本的降低顯示出折衷關(guān) 系。
關(guān)于第二制造方法，對于將被填充的絕緣材料而言，材料選擇是重要 的。因此，有必要關(guān)注所選材料的絕緣擊穿電壓以及與作為基底材料的硅 (Si)的界面。此外，所填充的絕緣材料與硅(SO之間的熱膨脹系數(shù)的 差異對可能由于將來的熱處理而產(chǎn)生的晶體缺陷的產(chǎn)生施加影響，因此需
要對熱膨脹系數(shù)采取預(yù)防措施。
另一方面，在半導(dǎo)體器件1X中，當(dāng)希望形成具有平行pn結(jié)構(gòu)的元件 單元2時，也希望應(yīng)用第三制造方法。在這種情況下，在晶片襯底上生長n型外延層以具有40至80)um的厚度，然后以條帶形狀形成圖案。此外， n型外延層被刻蝕成溝槽形狀，從而形成深度與n型外延層大致相等或者 稍微淺些的溝槽(例如，深度在大約30至大約70/xm的范圍內(nèi))。此后， 通過外延生長過程在溝槽中回填p型半導(dǎo)體。利用這種第三制造方法，存 在如下可能雖然處理數(shù)目較少，也可以實現(xiàn)具有高集成的超結(jié)結(jié)構(gòu)。
然而，第三制造方法在以下兩方面存在問題溝槽的外延生長期間防 止產(chǎn)生缺陷的條件方面，和控制摻雜雜質(zhì)的量方面。特別地，因為在溝槽 形成期間所出現(xiàn)的由于晶面取向而在外延速度和雜質(zhì)濃度中出現(xiàn)差異，所 以高精度地控制外延速度和雜質(zhì)濃度、并獲得沒有任何這些缺陷的生產(chǎn)條 件是重要的。
另外，當(dāng)采用垂直MOSFET作為將與超結(jié)結(jié)構(gòu)相結(jié)合的開關(guān)晶體管 時，上述(1)至(3)項中所示的超結(jié)結(jié)構(gòu)的制造和相對淺的溝槽的形成 二者如何彼此結(jié)合可能成為問題。這是因為構(gòu)成超結(jié)結(jié)構(gòu)的pn結(jié)的布置 節(jié)距Pl受深槽形成和雜質(zhì)擴(kuò)散的約束，而垂直MOSFET的柵極節(jié)距P2 受淺槽形成技術(shù)、柵漏電容器Qgd的優(yōu)化、制造過程分代等的影響。因 此，pn結(jié)的布置節(jié)距Pl和柵極節(jié)距P2各自分別有最佳尺寸，所以要考慮 將采取的各種措施。然而，這些現(xiàn)有技術(shù)不一定能在性能足夠的情況下同 時滿足布置節(jié)距Pl和柵極節(jié)距P2 二者。
例如，圖2A和2B所示的第二比較例的半導(dǎo)體器件1Z是超結(jié)結(jié)構(gòu)和 平面型MOSFET彼此結(jié)合的結(jié)構(gòu)示例。在這種情況下，設(shè)定平面型 MOSFET的柵極節(jié)距P2以獲得與pn結(jié)(pn柱對)的布置節(jié)距Pl的一致 性(coherency)。當(dāng)然，平面晶體管的柵極節(jié)距P2被強(qiáng)制獲得與超結(jié)結(jié) 構(gòu)中的元件單元2的節(jié)距(pn結(jié)的布置節(jié)距Pl)的一致性。因此，難以 打破基于超結(jié)結(jié)構(gòu)的低導(dǎo)通電阻與對開關(guān)晶體管側(cè)的性能(例如遷移率和 柵漏電容Qgd)優(yōu)化之間的平衡。即使當(dāng)使用垂直MOSFET而不是使用平 面型MOSFET時，以上內(nèi)容也適用，只要設(shè)定垂直MOSFET的柵極節(jié)距 P2以獲得與pn結(jié)的布置節(jié)距Pl的一致性。
為了應(yīng)對上述情形，在本發(fā)明的任一實施例中，設(shè)計了一種結(jié)構(gòu)，該 結(jié)構(gòu)使得在采用預(yù)期與簡單制造方法同樣有效的第三制造方法時，pn結(jié)的布置節(jié)距P1和柵極節(jié)距P2分別具有最佳尺寸。因此，實現(xiàn)了半導(dǎo)體元件 的一種結(jié)構(gòu)，該結(jié)構(gòu)滿意地確保了耐壓并因而具有滿意的開關(guān)特性，并且 實現(xiàn)了一種制造該半導(dǎo)體元件的方法。下文中將給出具體描述。 第一實施例
圖3A和3B分別是各自示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件1A 的結(jié)構(gòu)的視圖。這里，圖3A是示意性地示出半導(dǎo)體器件1A的結(jié)構(gòu)的俯視 圖，且圖3B是注意沿圖3A的線A-A'所得到的XZ剖視圖而獲得的鳥瞰 圖。圖3A和3B各自是示意圖，因此本發(fā)明決不限于這些圖中的尺寸。這 也適用于稍后將描述的任何其他實施例。
第一實施例的半導(dǎo)體器件1A包括高雜質(zhì)濃度的n型襯底110 (n+型 漏極層)的表面上的n型外延層120 (第一導(dǎo)電類型的第二半導(dǎo)體區(qū) 域)，其中該n型襯底110作為具有較高雜質(zhì)濃度的第一導(dǎo)電類型的第一 半導(dǎo)體區(qū)域的示例。這里，n型外延層120的雜質(zhì)濃度低于n型襯底110。 雖然圖中未示出，但是漏電極(第一主電極)形成在對于高雜質(zhì)濃度的n 型襯底110而言與n型外延層120相反一側(cè)的表面上。
n型外延層120被劃分成元件部分3 (超結(jié)元件區(qū))和端接部分5 (外 圍結(jié)構(gòu)區(qū))。這里，各自具有平行pn結(jié)結(jié)構(gòu)并且各自由p型半導(dǎo)體區(qū)域 (p型柱區(qū))和n型半導(dǎo)體區(qū)域(n型柱區(qū))的對構(gòu)成的元件單元2設(shè)在元 件區(qū)3中。此外，端接部分5被設(shè)為圍繞元件部分3。例如，元件部分3 是幾毫米(例如，2至5mm) X幾毫米，且端接部分5的寬度是幾百微 米。
在元件部分3中，通過外延生長而分別在溝槽121內(nèi)形成構(gòu)成超結(jié)結(jié) 構(gòu)的多個p型外延埋層122 (第二導(dǎo)電類型的第二柱區(qū))。同樣，在端接 部分5中，通過外延生長而分別在溝槽121內(nèi)形成構(gòu)成超結(jié)結(jié)構(gòu)的多個p 型外延埋層123 (第二導(dǎo)電類型的第二柱區(qū))。也就是說，從高雜質(zhì)濃度 的n型襯底IIO到與其相反一側(cè)，p型外延埋層122和123在預(yù)定方向上 周期性地不僅布置在元件部分3中，而且布置在端接部分5中。結(jié)果，形 成超結(jié)結(jié)構(gòu)。因此，各個p型外延埋層122和123起p型漂移層的作用。 此外，n型外延層120的、在由每兩對p型外延埋層122和123所夾持的區(qū)域部分中的n型外延層124 (第一導(dǎo)電類型的第一柱區(qū))起n型漂移層 的作用。
使得n型外延層120的整個表面具有相同的雜質(zhì)濃度，從而元件部分 3中的n型外延層124和端接部分5中的n型外延層124被形成為具有相 同的雜質(zhì)濃度。此外，在掩埋溝槽121時使得元件部分3和端接部分5具 有相同的雜質(zhì)濃度，從而p型外延埋層122和123被形成為具有相同的雜 質(zhì)濃度。
雖然這里為了簡明而省略了圖示，但是必要時在端接部分5之間的邊 界區(qū)域中形成p型保護(hù)環(huán)(guard ring)，并且必要時在端接部分5外圍的 n型外延層120的源電極那側(cè)的表面部分中形成溝道阻斷(channel stopper)。這也適用于稍后將描述的任何其他實施例。
獲得了具有超結(jié)結(jié)構(gòu)的半導(dǎo)體器件1A，其中，p型外延埋層122和 123與n型外延層124構(gòu)成的對被交替、重復(fù)地布置在高雜質(zhì)濃度的n型 襯底110上所形成的n型外延層120內(nèi)。半導(dǎo)體器件1A的下表面?zhèn)鹊母?雜質(zhì)濃度的n型襯底110成為高電壓電極(漏電極)，并且與高雜質(zhì)濃度 的n型襯底110相反的一側(cè)成為低電壓電極(源電極)。通常，低電壓電 極用在接地電位。
p型柱區(qū)(p型外延埋層122和123)和n型柱區(qū)(n型外延層124) 在其剖視結(jié)構(gòu)中成為p型柱狀半導(dǎo)體區(qū)域和n型柱狀半導(dǎo)體區(qū)域的對。也 就是說，p型外延埋層122和123分別以柱狀形狀(在Y方向上)布置在 構(gòu)成n型柱區(qū)的n型外延層120內(nèi)。n型外延層124作為每兩對p型外延 埋層122和123之間所夾持n型柱半導(dǎo)體區(qū)域，也是以柱狀形狀布置的。 另一方面，p型柱區(qū)和n型柱區(qū)的平面結(jié)構(gòu)使得p型外延埋層122和123 分別以條帶形狀布置在構(gòu)成n型柱區(qū)的n型外延層120中。此外，n型外 延層124作為每兩對p型外延埋層122和123之間所夾持的n型柱狀半導(dǎo) 體區(qū)域，也是以條帶形狀布置的。
在圖3A和3B所示的布圖中，構(gòu)成超結(jié)結(jié)構(gòu)的溝槽121和填充在溝槽 121中的p型硅外延層(p型外延埋層122和123)分別在這些圖中彼此平 行地在Y方向上延伸，以便具有條帶布置。在這種情況下，當(dāng)注意元件部分3外圍的端接部分5時，特征是溝槽121和其中所填充的p型硅外延 層不僅在元件部分3 (器件主要部分)內(nèi)而且直至端接部分5都在縱向上
(在Y方向上)分別延伸，并且在X方向上以與元件部分3中大致相同的 節(jié)距和尺寸(寬度和深度)彼此平行地布置。"寬度"表示關(guān)于以下方向
(X方向)的寬度沿著該方向，在同一深度位置上交替出現(xiàn)p型外延埋 層122和123以及n型外延層124。"大致相同"表示大約幾個百分比
(例如，5%或更小)的差異是允許的。在這種情況下，注意到雖然用于形 成p型外延埋層122和p型外延埋層123的溝槽121被大致以相等的溝槽 寬度間隔和相等的溝槽間隔(按布置節(jié)距)重復(fù)形成，但這對于本發(fā)明不 是必需的。然而，在"大致相同"而非任何其他情況的情況下，獲得以下 優(yōu)點可以均勻地形成器件，并且也可以有利于改善端接部分5中的高耐 壓。
這里，p型外延埋層122和123是通過應(yīng)用第三制造方法而形成的。 也就是說，p型外延埋層122和123 (第二導(dǎo)電類型的條帶狀柱區(qū))大致 以相同尺寸(寬度和深度)并且在預(yù)定方向上大致以相同節(jié)距而形成在器 件的整個區(qū)域上。此外，p型外延埋層122和123是基于溝槽的形成和p 型(第二導(dǎo)電類型)半導(dǎo)體的外延生長而制造的。此時，各個p型外延埋 層122和123被以12或更大的長細(xì)比形成，以具有3/xm或更小的寬度。 注意，這并不以意味著寬度的下限是0/im，寬度的下限取決于各個p型外 延埋層122和123或n型外延層124的的耐壓Vb和雜質(zhì)濃度C，并且被例 如設(shè)定為大約1/mi。用于以12或更大的高長細(xì)比來"挖掘"溝槽的技術(shù) 例如可以由感應(yīng)耦合等離子(ICP)刻蝕機(jī)或反應(yīng)離子刻蝕(RIE)的進(jìn)行 來實現(xiàn)?；蛘撸部梢圆捎糜芍T如各向異性刻蝕或LIGA處理之類的硅深 刻蝕技術(shù)所代表的專門制造方法。
如前所述，第一實施例的半導(dǎo)體器件1A是這樣一種器件其中，p型 外延埋層122 (半導(dǎo)體P型區(qū)域)和n型外延層124 (半導(dǎo)體N型區(qū)域) 被交替、重復(fù)地布置，并且在反向偏置時被完全耗盡。在這種情況下，與 高雜質(zhì)濃度的n型襯底IIO整體地形成n型外延層124 (第一導(dǎo)電類型的 柱區(qū))，以覆蓋高雜質(zhì)濃度的n型襯底IIO的整個表面。此外，通過重復(fù)形成條帶狀溝槽而形成元件部分3中的p型外延埋層122 (第二導(dǎo)電類型 的柱區(qū))。除此之外，在與各個p型外延埋層122相同的方向上并且以與 各個p型外延埋層122相同的布置關(guān)系來在圍繞元件部分3的端接部分5
(外圍區(qū)域)中形成p型外延埋層123。
也就是說，使得p型外延埋層123在與p型外延埋層122的各個條帶 的延伸方向相同的方向上延伸，并且在條帶的重復(fù)方向上彼此遠(yuǎn)離地布 置。在這種結(jié)構(gòu)的形成期間，在作為第一導(dǎo)電類型的n型外延襯底(n型 外延層120)上形成n型區(qū)域(n型外延層124)。此外，在n型外延層 120中形成溝槽之后，通過利用外延生長在各個溝槽中填充p型半導(dǎo)體而 形成P型區(qū)域(p型外延埋層122和123)。此時，使得溝槽寬度和溝槽 開口中的晶面取向都為恒定的。
采用這樣的制造方法和結(jié)構(gòu)使得在溝槽的形成及p型外延埋層122和 123的形成期間，在芯片內(nèi)(即，在元件部分3內(nèi))和在晶片的整個面積 上(即，直至端接部分5)可以實現(xiàn)大致相同的晶面取向和溝槽開口面積 比，而不出現(xiàn)不同的硅襯底晶面取向。結(jié)果，可在制造時獲得穩(wěn)定的超結(jié) 結(jié)構(gòu)。此外，對圖案優(yōu)化的研究變得容易，并且圖案設(shè)計變得簡單，而不 依賴于規(guī)格。由于端接部分5被形成為與元件部分3具有相同的結(jié)構(gòu)，因 此可以在便宜的制造過程中制造半導(dǎo)體器件1A，而不增大處理數(shù)目。此 外，當(dāng)p型外延埋層123的條帶布置在晶片的整個表面上延伸超過半導(dǎo)體 器件1A時，只要器件側(cè)邊緣(半導(dǎo)體器件1A中端接部分5的最外圍部 分)中的p型外延埋層123被用作溝道阻斷，就不必專門形成溝道阻斷
(可以減少溝道阻斷)。
例如，當(dāng)使得端接部分5中p型外延埋層123的各個溝槽開口尺寸
(寬度)比元件部分3中p型外延埋層122的各個溝槽的寬度窄得多時， 一般而言，刻蝕深度變淺，因此深度方向上各個p型外延埋層122的尺寸 變得不穩(wěn)定。另外，與此相反，當(dāng)各個溝槽開口尺寸(寬度)太大時，換 言之，當(dāng)各個長細(xì)比(深度/寬度)太小時，引起了如下問題在隨后形成 p型外延埋層123時，通過外延生長無法給溝槽充分填充p型半導(dǎo)體。另 外，當(dāng)使得端接部分5中p型外延埋層123的各個溝槽的延伸方向不同于元件部分3中p型外延埋層122的各個溝槽的延伸方向(例如，使得與其 垂直)時，這種溝槽受襯底(高雜質(zhì)濃度的n型襯底110)的晶面取向影 響。結(jié)果，引起這樣的問題在隨后形成p型外延埋層123時，通過外延 生長無法給溝槽充分填充p型半導(dǎo)體，并且引起諸如異常生長之類的不均 勻性等。
另一方面，在第一實施例的半導(dǎo)體器件1A中，以12或更大的長細(xì)比 形成各個p型外延埋層122和123以具有3pm或更小的寬度，從而解決了 上述問題。結(jié)果，端接部分5中的特性變得穩(wěn)定，使得實現(xiàn)端接部分5中 的高耐壓化。這是因為以下方面對端接部分5中的高耐壓化有所貢獻(xiàn)在 溝槽的形成期間，晶面取向和形狀(具有縱向的矩形條帶)都被固定，從 而保持刻蝕形狀恒定，并且在通過p型半導(dǎo)體的外延生長來填充溝槽期 間，使得晶面取向和形狀都為恒定，因此外延生長條件被穩(wěn)定保持。
此外，在第一實施例的半導(dǎo)體器件1A中，在與具有以條帶形狀布置 的元件單元2 (構(gòu)成超結(jié)結(jié)構(gòu))的高雜質(zhì)濃度的n型襯底110相反那側(cè)的 表面部分上的各個MOSFET是以將溝槽柵極結(jié)構(gòu)作為MOS柵極結(jié)構(gòu)的n 溝道垂直MOSFET 150的形式構(gòu)造的，而不是以平面型MOSFET的形式 構(gòu)造的。
除此之外，第一實施例的半導(dǎo)體器件1A采用垂直MOSFET 150的布 置形式。具體地，在p型外延埋層122 (第二導(dǎo)電類型的柱區(qū))和n型外 延層124 (第一導(dǎo)電類型的柱區(qū))被交替、重復(fù)布置的超結(jié)結(jié)構(gòu)上所布置 的垂直MOSFET的特征是雖然在相對淺的溝槽內(nèi)形成柵氧化膜和柵電 極，但是柵電極相對于圖3A和3B中的Y軸方向在一側(cè)成45°角(順時 針方向被設(shè)定為正)而彼此平行延伸。
圖3A和3B示出條帶狀布置的示例，其中，各個溝槽154(即，各個 柵電極158)與作為各個溝槽121的延伸方向的￥軸方向順時針成45°角 而相交。然而，與此相反，也可以采用條帶狀布置，以使得各個溝槽154 與Y軸方向逆時針成45。角地相交。
在第一實施例的半導(dǎo)體器件1A中，如圖3A和3B所示，p型基區(qū) 151被形成在元件部分3的表面部分側(cè)的整個表面上，以與p型外延埋層
22122和n型外延層124二者都接觸。p型基區(qū)161被以條帶形狀選擇性地形 成在與各個p型外延埋層122相同的方向上，以與p型基區(qū)151的表面上 相應(yīng)的p型外延埋層122對準(zhǔn)。因此，在第一實施例中，p型基區(qū)161的 布置節(jié)距也被調(diào)整到超結(jié)結(jié)構(gòu)的節(jié)距。在元件部分3中，超結(jié)結(jié)構(gòu)的高耐 壓結(jié)構(gòu)的節(jié)距(p型外延埋層122的重復(fù)節(jié)距) 一般在大約10pm以上至 大約幾十微米的范圍內(nèi)。p型基區(qū)151的雜質(zhì)濃度和各個p型基區(qū)161的 雜質(zhì)濃度可以彼此相同。因此，從根本上來說，p型基區(qū)151與各個p型 基區(qū)161之間的區(qū)分并非必需。
n型源極區(qū)152被選擇性地形成在p型基區(qū)151的表面上。注意，關(guān) 于圖3A和3B中的平坦表面?zhèn)龋瑸榱撕啙嵍谄鋱D示中省略了分別形成在 各個溝槽154兩側(cè)的n型源極區(qū)152。此外，多個溝槽154各自具有相對 淺的深度(各自淺于各個溝槽121)并且各自從n型源極區(qū)152中的相應(yīng) 一個通過p型基區(qū)151延伸到p型外延埋層122和n型外延層124中的相 應(yīng)一個，這多個溝槽154被布置并形成為分別對應(yīng)于n型源極區(qū)152。在 這種溝槽柵極結(jié)構(gòu)中，為了確保溝道，各個溝槽154的底部部分被形成為 與p型基區(qū)151相等或者更深。
在各個溝槽154的內(nèi)壁上形成柵氧化膜156 (柵絕緣膜)，并且隔著 柵氧化膜156中的相應(yīng)一個而在每個溝槽154中填充柵電極158。雖然未 示出，但是源電極被形成在n型源極區(qū)152的上層側(cè)，并且通常彼此連 接。利用這些結(jié)構(gòu)，柵電極158、 n型源極區(qū)152和p型基區(qū)151構(gòu)成用于 電子注入的n溝道MOSFET，其在溝槽154中相應(yīng)一個溝槽的側(cè)壁上具有 溝道區(qū)，溝道區(qū)在p型基區(qū)151形成的表面上。
這里，在第一實施例的半導(dǎo)體器件1A中，用于形成p型外延埋層122 和123的相對深的溝槽121 (比溝槽154深)被形成為使得在溝槽121的 側(cè)壁中出現(xiàn)(110)面取向。此外，通過包含作為第二導(dǎo)電類型的p型雜 質(zhì)的硅的外延生長而在溝槽121內(nèi)形成p型外延埋層122和123。
此外，作為超結(jié)結(jié)構(gòu)上所布置的開關(guān)元件的MOSFET具有如下垂直結(jié) 構(gòu)其中，對于選擇性地形成在p型基區(qū)151的表面部分上的每個n型源 極區(qū)152，在溝槽154內(nèi)形成柵氧化膜156和柵電極158 (以下稱為"垂直MOSFET 150")。此外，垂直MOSFET 150被形成為使得在溝槽154 的側(cè)壁中出現(xiàn)(100)面取向。關(guān)于此結(jié)構(gòu)，使得超結(jié)的深溝槽121的延 伸方向(Y軸方向)和垂直MOSFET 150的溝槽154的延伸方向在一側(cè)彼 此成45°角而相交。用于形成超結(jié)結(jié)構(gòu)的溝槽121和用于形成垂直 MOSFET的溝槽154優(yōu)選地被以相等的溝槽寬度間隔和相等的溝槽間隔
(以布置節(jié)距)來重復(fù)布置。
如所描述的，設(shè)在超結(jié)結(jié)構(gòu)上的形成各垂直MOSFET 150的溝槽154
(即，柵電極158)被以條帶形狀彼此平行布置，以與Y軸方向成45。角 延伸。在這種情況下，柵電極158的特征是柵電極158被大致以相等節(jié) 距并且大致以相等尺寸(寬度和深度)彼此平行地布置在元件部分3中。
"寬度"表示關(guān)于在同一深度位置處與Y軸方向成45°角所構(gòu)成的方向 的寬度。"大致相同"表示大約幾個百分比(例如，5%或更小)的差異是 允許的。注意，雖然在這種情況下，用于形成柵電極158的溝槽154被大 致以相等的溝槽寬度和相等的溝槽間隔(以相等的布置節(jié)距)重復(fù)，但這 對于本發(fā)明不是必需的。然而，在"大致相同"而非任何其他情況的情況 下，獲得以下優(yōu)點可以均勻地形成垂直MOSFET 150。另外，溝槽154 被相對于Y軸方向成45°角而形成，這使得(100)面取向被暴露，作為 溝槽154的深度方向上的底部部分和側(cè)表面各自的硅晶面取向。因此，暴 露了 (100)面取向的、溝槽154的底部部分和側(cè)表面上所形成的柵絕緣 膜確保了與(100) Si襯底的表面上所形成的柵絕緣膜相同的膜質(zhì)量和界 面級別，其中(100) Si襯底一般用在MOS器件、BiCMOS (雙極互補(bǔ)金 屬氧化物半導(dǎo)體)器件、BCD (二進(jìn)制編碼的十進(jìn)制)器件等中。因此， 存在可以形成高度可靠的柵絕緣膜的優(yōu)點。
硅襯底面取向被用于基于深溝槽121形成pn柱(超結(jié)結(jié)構(gòu))，以獲 得(110)面取向。除此之外，開關(guān)器件的垂直MOSFET 150的柵電極
(淺溝槽154的側(cè)壁)被給予45°的偏移，以使得出現(xiàn)(100)面取向。 垂直MOSFET 150用作在n型外延層124 (n型柱區(qū))上具有溝道的開 關(guān)，而垂直MOSFET 150對p型外延埋層122 (p型柱區(qū))的開關(guān)操作沒 有貢獻(xiàn)，因為其僅與p型基區(qū)151集成。關(guān)于第一特征，在兩種溝槽的形成期間，使得兩種溝槽彼此傾斜相交
(在第一實施例中以45°角)。結(jié)果，可根據(jù)小型化最佳規(guī)則來制造垂直 MOSFET 150，其中晶體管節(jié)距不受超結(jié)結(jié)構(gòu)的pn結(jié)的布置節(jié)距Pl限 制。通常，各個溝槽154比各個溝槽121淺，因此可根據(jù)更微小的處理規(guī) 則來制造垂直MOSFET 150的各個溝槽154。
關(guān)于第二特征，在使用硅(Si)作為基底材料的情況下，當(dāng)形成超結(jié) 結(jié)構(gòu)的各個溝槽121以獲得(100)面取向時，使得每個溝槽121和每個 溝槽154彼此以45。角相交，這使得為用于垂直MOSFET 150的柵電極的 各個相對淺的溝槽154的側(cè)壁選擇(100)面取向。電導(dǎo)率(具體地，在 注入雜質(zhì)時的載流子遷移率)取決于半導(dǎo)體的晶體的面取向而不同。然 而，在硅的情況下，由于(100)面取向的特征是界面級別數(shù)較少并從而 遷移率高，因此使低導(dǎo)通電阻和閾值電壓Vth穩(wěn)定。結(jié)果，獲得了滿意的 開關(guān)特性。
關(guān)于第三特征，在兩種溝槽的形成期間，使得兩種溝槽彼此傾斜相交 (在第一實施例中以45。角)，這使得沒有必要考慮兩種溝槽之間的位置 不對準(zhǔn)的影響。因此，在制造時獲得穩(wěn)定的超結(jié)結(jié)構(gòu)。
如所描述的，在第一實施例中，超結(jié)結(jié)構(gòu)是通過外延生長在各個深溝 槽121中填充包含p型雜質(zhì)的硅而形成的，并且溝槽121被形成為使得在 溝槽121個各個側(cè)壁中出現(xiàn)(110)面取向。除此之外，在與各個溝槽121 的縱向成45。角的方向上布置具有溝槽154 (各個溝槽154具有預(yù)定柵寬 度)的垂直MOSFET 150，從而構(gòu)造垂直MOSFET 150以使得在淺溝槽 154的各個側(cè)壁中出現(xiàn)(100)面取向。結(jié)果，可分別以最佳節(jié)距來布置深 溝槽121和淺溝槽154，從而實現(xiàn)低導(dǎo)通電阻，并且使得穩(wěn)定外延填充屬 性(基于對各個深溝槽121的面取向的設(shè)定)與正向壓降Vfb的穩(wěn)定化 (基于對各個淺溝槽154的面取向的設(shè)定)彼此兼容。
在用于電源應(yīng)用的開關(guān)MOSFET元件中，為了確保500V或更高的高 耐壓而使用如下的超結(jié)結(jié)構(gòu)其中，P型柱區(qū)和N型柱區(qū)被重復(fù)地布置， 并且在施加反向偏置時被完全耗盡。該技術(shù)與MOSFET的結(jié)合使得可以同 時實現(xiàn)開關(guān)元件的低導(dǎo)通電阻和高耐壓。在該技術(shù)與柵金屬掩埋型垂直開
25關(guān)晶體管的結(jié)合中，調(diào)節(jié)超結(jié)結(jié)構(gòu)中的溝槽面取向和垂直開關(guān)器件的控制
電極中的溝槽面取向使之彼此成45°角，這使得獲得超結(jié)結(jié)構(gòu)和垂直開關(guān) 器件二者的最佳性能與芯片面積的減小可以彼此兼容。 第二實施例
圖4A和4B分別是各自示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件1B 的結(jié)構(gòu)的視圖。這里，圖4A是示意性地示出半導(dǎo)體器件1B的結(jié)構(gòu)的俯視 圖，且圖4B是注意沿圖4A的線A-A'得到的XZ截面而獲得鳥瞰圖。
在第二實施例的半導(dǎo)體器件1B中，在第一實施例的結(jié)構(gòu)基本適用于 超結(jié)結(jié)構(gòu)的同時，垂直MOSFET 150的布置形式稍微改變?？紤]該改變的 基本方式的特征是雖然在垂直MOSFET中，柵極的柵氧化膜156和柵電 極158是在淺溝槽154內(nèi)形成的，但是柵電極158在圖中的Y軸方向的兩 側(cè)以45°角彼此平行地延伸(即，與Y軸方向成士45。角)。也就是 說，在第二實施例中，各個溝槽154 (即，各個柵電極158)既具有第一 條帶狀布置也具有第二條帶狀布置，其中第一條帶狀布置與作為各個溝槽 121的延伸方向的Y軸方向順時針成45。角地相交，且第二條帶狀布置與 Y軸方向逆時針成45。角地相交。因此，基于第一和第二條帶而以柵格形 式(以相對于Y軸傾斜的方形柵格形式)布置柵電極158。其他方面與第 一實施例中相同。
關(guān)于超結(jié)中的各個深溝槽121的延伸方向(Y軸方向)和垂直 MOSFET 150的各個溝槽154的延伸方向，與作為溝槽121的延伸方向的 Y軸方向成+45。角相交的溝槽154被定義為溝槽154a。另一方面，與Y 軸方向成-45°角相交的溝槽154被定義為溝槽154b。用于形成超結(jié)結(jié)構(gòu) 的溝槽121和用于形成垂直MOSFET 150的溝槽154優(yōu)選地被分別以相等 的溝槽寬度間隔并以相等的溝槽間隔(以布置節(jié)距)來重復(fù)。雖然這種重 復(fù)產(chǎn)生方形柵格結(jié)構(gòu)，但是圖案的特征是溝槽154a和154b與超結(jié)結(jié)構(gòu) 的pn結(jié)方向分別成土45。角地傾斜。
與Y方向分別成士45。角的兩個方向?qū)?yīng)于在硅晶體方面具有相同特 征的面取向。因此，在分別沿著這些面取向而形成的垂直MOSFET 150的 柵極的兩個方向上的相對淺的溝槽154a和154b在其側(cè)表面(側(cè)壁)中都
26具有(100)面取向。關(guān)于結(jié)構(gòu)，同樣，開關(guān)器件的垂直MOSFET 150的 柵極(淺溝槽154的側(cè)壁)被給予45°的偏移，以使得在淺溝槽154的側(cè) 壁中出現(xiàn)(100)面取向。
因此，與第一實施例的情況類似，垂直MOSFET 150用作在n型外延 層124 (n型柱區(qū))上具有溝道的開關(guān)，而垂直MOSFET 150對p型外延 埋層122 (p型柱區(qū))的開關(guān)操作沒有貢獻(xiàn)，因為其僅與p型基區(qū)151集 成。結(jié)果，在第二實施例中也類似地獲得了第一實施例所特有的第一至第 三特征。
這里，當(dāng)?shù)谝缓偷诙嵤├槐舜吮容^時，第二實施例具有以下優(yōu) 點與第一實施例的情況相比，垂直MOSFET 150被密集布置。另外，即 使當(dāng)溝槽154是在與Y方向分別成士45。的兩個方向上形成時，與第一實 施例的情況類似，(100)面取向也被暴露為溝槽154的深度方向上的底 部部分和側(cè)表面各自的硅晶面取向。因此，暴露了 (100)面取向的、溝 槽154的底部部分和側(cè)表面上所形成的柵絕緣膜確保了與(100) Si襯底 的表面上所形成的柵絕緣膜相同的膜質(zhì)量和界面級別，其中(100) Si襯 底一般用在MOS器件、BiCMOS器件、BCD器件等中。因此，存在可以 形成高度可靠的柵絕緣膜的優(yōu)點。
制造方法
圖5A至5N分別是說明制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件1A 的方法的視圖。此外，圖5A至5N示出了元件部分3 (在其中央附近)和 從元件部分3到端接部分5的部分(對應(yīng)于沿圖3A的線A-A'得到的截 面)。在這些圖中，左側(cè)的圖5A、 5C、 5E、 5G、 51、 5K和5M各自示出 了元件部分3的中央部分，而右側(cè)的圖5B、 5D、 5F、 5H、 5J、 5L和5N 各自示出了從元件部分3到端接部分5的部分以及該部分的邊界部分。注 意，在各個圖5C至5F中，為了簡單而省略了對高雜質(zhì)濃度的n型襯底 110的圖示。
如前所述，應(yīng)用溝槽形成外延回填制造方法(第三制造方法)，從而 形成p型外延埋層122和123，其中在溝槽形成外延回填制造方法中，在 厚外延層(n型外延層120)中形成溝槽，在通過外延生長一次形成的各個溝槽中回填包含雜質(zhì)的硅。溝槽形成和掩埋生長的次數(shù)可被設(shè)定為一 次。
首先，在構(gòu)成漏極層的高雜質(zhì)濃度的n型襯底110上形成n型外延層 120。此時的雜質(zhì)濃度例如被設(shè)定為大約5E14至大約1E16個離子/cmA3。 此外，以能夠滿足最終所需的p型外延埋層122和123的寬度W和深度D 的長細(xì)比(參考圖5A和5B)，利用光刻膠、氧化膜硬掩模等，通過刻蝕 處理，在元件部分3和端接部分5 二者中，在高雜質(zhì)濃度的n型襯底110 上所形成的n型外延層120內(nèi)形成溝槽(溝槽121)。此時，在器件的整 個區(qū)域上，大致以相同尺寸、大致以相同節(jié)距并且在給定方向上形成用于 p型外延埋層122和123的溝槽121 (使得各個溝槽121的寬度和重復(fù)節(jié)距 在整個區(qū)域上恒定)。另外，優(yōu)選地，以1至3pm的寬度和12或更大的 長細(xì)比來形成p型外延埋層122和123。
此后，通過外延生長在各個溝槽121中填充p型半導(dǎo)體，從而形成超 結(jié)結(jié)構(gòu)。例如，稍后將構(gòu)成p型外延埋層122和123的p型外延埋層125 被通過外延方式生長，以填充在各個溝槽121中(參考圖5C和5D)。此 外，在稍后將構(gòu)成p型外延埋層122和123的p型外延埋層125被外延地 生長以填充在各個溝槽121中之后，p型外延埋層125被通過利用化學(xué)機(jī) 械拋光(CMP)技術(shù)等向后拋光，直到n型外延層124的表面被暴露為 止，從而使p型外延埋層125的表面經(jīng)歷鏡面拋光處理。結(jié)果，獲得了填 充在各個溝槽121中的p型外延埋層122和123 (參考圖5E和5F)。
通過執(zhí)行上述處理，獲得了如下的超結(jié)結(jié)構(gòu)其中，p型外延埋層 122和123與n型外延層124的對被大致以相同寬度且大致以相同節(jié)距而 交替、重復(fù)地布置在高雜質(zhì)濃度的n型襯底110上所形成的n型外延層 120內(nèi)。n型外延層124是從n型外延層本身形成的。此外，各個p型外延 埋層122和123是通過外延生長而在n型外延層120中所形成的各個溝槽 121中填充包含預(yù)定濃度的雜質(zhì)的p型半導(dǎo)體而形成的。溝槽121大致以 相同尺寸、大致以相同節(jié)距并且在給定方向上形成在器件的整個區(qū)域上。 因此，通過利用外延生長在各個溝槽121中填充n型半導(dǎo)體，在器件的整 個區(qū)域上大致以相同尺寸、大致以相同節(jié)距并且在給定方向上形成了 p型外延埋層122和123的各個對。
在p型外延埋層125的表面通過利用CMP技術(shù)等而經(jīng)歷鏡面拋光處 理之后，在端接部分5那側(cè)外圍的n型外延層120的表面部分中形成溝道 阻斷140。此外，必要時在與元件部分3的邊界區(qū)域的表面部分上布置保 護(hù)環(huán)部分147 (參考圖5H)。
此外，在元件部分3那側(cè)形成構(gòu)成MOSFET的各種要素，例如基區(qū)、 柵絕緣膜、柵電極、源極區(qū)和源電極，從而完成具有超結(jié)結(jié)構(gòu)的垂直 MOSFET。例如，在對于p型外延埋層122而言與高雜質(zhì)濃度的n型襯底 110那側(cè)相反一側(cè)的表面上形成掩模以便與p型外延埋層122對準(zhǔn)，并且 在該狀況下，注入具有預(yù)定濃度的雜質(zhì)以形成p型半導(dǎo)體區(qū)域(參考圖 5G和5H)。結(jié)果，在元件部分3中形成p型基區(qū)151和161以與p型外 延埋層122相連接。在圖5G和5H中，為了簡單而省略了對平坦表面?zhèn)鹊?任何n型源極區(qū)的圖示。注意，雖然與前述圖3A和3B相一致地給出描 述，但是p型基區(qū)151的雜質(zhì)濃度和p型基區(qū)161的雜質(zhì)濃度可以彼此相 同。因此，從根本上來說，p型基區(qū)151與p型基區(qū)161之間的區(qū)分并非 必需，因此可以不必專門形成p型基區(qū)161。
此外，通過利用光刻膠或氧化膜硬掩模執(zhí)行刻蝕處理而在p型基區(qū) 151的表面中形成各自比各個溝槽121淺的溝槽(溝槽154)，從而通過p 型基區(qū)151到達(dá)相應(yīng)的p型外延埋層122和相應(yīng)的n型外延層124 (參考 圖5I和5J)。
此時，每個溝槽121與每個溝槽154之間的角度被設(shè)定為45° 。該設(shè) 定表示當(dāng)使用硅作為基底材料時，以條帶形狀來布置柵電極158以分別與 pn柱對(特別地，p型外延埋層122)的溝槽121的條帶相交。此外，該 設(shè)定表示被如下設(shè)定的情形構(gòu)成柵電極158的溝槽154的各個側(cè)壁中所 出現(xiàn)的晶面取向成為如下面取向當(dāng)雜質(zhì)被注入時，載流子遷移率比溝槽 121的各個側(cè)壁中所出現(xiàn)的晶面取向更高的面取向。
此外，在各個溝槽154內(nèi)形成柵氧化膜156 (柵絕緣膜)，此后，在 各個溝槽154中填充例如成為各個柵電極158的n型多晶硅材料，從而分 別在各個柵電極158的兩側(cè)平行地形成n型源極區(qū)152 (參考圖5K和5L)。形成n型源極區(qū)152和形成溝槽154的順序可被反轉(zhuǎn)。注意，對于 圖5K和5L中的平坦表面?zhèn)?，為了簡單而省略了對各個溝槽154的兩側(cè)所 形成的各個n型源極區(qū)152的圖示。
此外，形成絕緣膜164 (例如，CVD氧化膜)作為覆蓋上述組成要素 的上層，在絕緣膜164中設(shè)置用于與柵電極158和n型源極區(qū)152相連接 的接觸開口，并且還形成用于源電極和柵電極的金屬層作為表面層。此 后，這些表面層被處理并分隔成源電極168和柵電極(未示出)(參考圖 5M和5N)。
雖然目前為止基于第一和第二實施例描述了本發(fā)明，但是本發(fā)明的技 術(shù)范圍決不限于第一和第二實施例中所描述的范圍。也就是說，可為上述 第一和第二實施例作出各種改變和改善，而不脫離本發(fā)明的要旨，并且作 出了這種改變和改善的說明性實施例也包括在本發(fā)明的技術(shù)范圍內(nèi)。
另外，上述實施例不被解釋為限制所附權(quán)利要求中所要求保護(hù)的本發(fā) 明，并且實施例中所描述的特征的所有組合對于用于解決本發(fā)明的問題的 手段而言不一定是必需的。各種階段中的發(fā)明都包含在上述實施例中，因 此可基于所公開的多個合成要求中的適當(dāng)組合來提取各種發(fā)明。即使當(dāng)從 上述實施例中所公開的所有合成要求中刪除一些合成要求時，通過刪除一 些合成要求而獲得的構(gòu)造也可被提取為發(fā)明。
例如，雖然在第一和第二實施例中，p型外延埋層122和123 (即， 溝槽121)的底部表面都未到達(dá)高雜質(zhì)濃度的n型襯底110，但是也可以 采用p型外延埋層122和123的各自底部表面到達(dá)高雜質(zhì)濃度的n型襯底 110的結(jié)構(gòu)。
雖然在第一和第二實施例中的每個中，使用p型半導(dǎo)體區(qū)域作為各個 溝槽121中所填充的半導(dǎo)體區(qū)域，但是也可以使用n型半導(dǎo)體區(qū)域，而非 使用p型半導(dǎo)體區(qū)域。也就是說，也可以采用如下結(jié)構(gòu)在高雜質(zhì)濃度的 n型襯底110上所布置的p型單晶半導(dǎo)體層中形成溝槽121，并且在各個溝 槽121中填充n型外延層。
雖然在第一和第二實施例中各自使用n型半導(dǎo)體襯底(高雜質(zhì)濃度的 n型襯底110)，但是也可以替代性地使用p型半導(dǎo)體襯底。也就是說，也可以替代性地使用第一和第二結(jié)構(gòu)中的任一者來作為超結(jié)結(jié)構(gòu)。第一結(jié) 構(gòu)是在p型半導(dǎo)體襯底上所布置的p型單晶半導(dǎo)體層中形成溝槽121，
并且在各個溝槽121中填充n型外延層。此外，第二結(jié)構(gòu)是在p型半導(dǎo) 體襯底上所布置的n型單晶半導(dǎo)體層中形成溝槽121，并且在各個溝槽 121中填充p型外延層。
雖然在第一和第二實施例中，n溝道垂直MOSFET 150被示出為作為 布置在超結(jié)結(jié)構(gòu)上的幵關(guān)器件示例的MOSFET，但是作為替代，p溝道垂 直MOSFET也可以可用的。
雖然在第一和第二實施例中，例示了功率MOSFET (絕緣柵場效應(yīng)晶 體管)，但是本發(fā)明也可適用于半導(dǎo)體器件，只要超結(jié)結(jié)構(gòu)被應(yīng)用于該半 導(dǎo)體器件。例如，本發(fā)明可適用于使得高耐壓化和大電流容量化能夠彼此 兼容的垂直半導(dǎo)體結(jié)構(gòu)，例如絕緣柵雙極晶體管(IGBT)、肖特基勢壘二 極管(SBT)或者普通的雙極晶體管或二極管。
雖然第一和第二實施例中示出了使用硅(Si)作為半導(dǎo)體材料的半導(dǎo) 體器件，但是材料(基底材料)決不限于此。也就是說，也可以使用任何 材料，只要該材料使得具有垂直柵結(jié)構(gòu)的晶體管的柵電極與構(gòu)成超結(jié)結(jié)構(gòu) 的以條帶形狀布置的pn柱對之間的角度被設(shè)定為45° ，從而使得用于形 成pn柱對的溝槽的各個側(cè)壁中所出現(xiàn)的晶面取向是(110)面取向，并且 使得用于形成柵電極的溝槽各個側(cè)壁中所出現(xiàn)的晶面取向是(100)面取 向?；蛘?，可根據(jù)基底材料來設(shè)定具有垂直柵結(jié)構(gòu)的晶體管的柵電極與構(gòu) 成超結(jié)結(jié)構(gòu)的以條帶形狀布置的pn柱對之間的角度，以使得用于形成pn 柱對的溝槽的各個側(cè)壁中所出現(xiàn)的晶面取向是(110)面取向，并且使得 用于形成柵電極的溝槽各個側(cè)壁中所出現(xiàn)的晶面取向是(100)面取向。
總之，以條帶形狀布置垂直晶體管的控制電極以分別與第二柱區(qū)的條 帶相交。此時，構(gòu)成控制電極的溝槽的各個側(cè)壁中所出現(xiàn)的晶面取向需要 造成以下面取向該面取向與構(gòu)成第二柱區(qū)的溝槽的各個側(cè)壁中所出現(xiàn)的 晶面取向相比，在雜質(zhì)被注入時載流子遷移率更高。這是因為在形成兩種 溝槽期間，使得兩種溝槽彼此傾斜相交，從而可根據(jù)小型化最佳規(guī)則來制 造垂直MOSFET，而不將晶體管節(jié)距限于超結(jié)結(jié)構(gòu)的pn結(jié)對的布置節(jié)距；沒有必要考慮兩種溝槽之間的位置不對準(zhǔn)的影響；因此在制造時獲得 穩(wěn)定的超結(jié)結(jié)構(gòu)。除此之外，這是因為當(dāng)使得在雜質(zhì)被注入時載流子遷移 率高的面取向出現(xiàn)在構(gòu)成控制電極的溝槽的各個側(cè)壁中，所以可實現(xiàn)低導(dǎo) 通電阻和閾值電壓的穩(wěn)定化。
垂直開關(guān)器件的柱對的溝槽面取向和控制電極的溝槽面取向被分別根 據(jù)基底材料而調(diào)節(jié)，并且被形成為以預(yù)定角度彼此相交。結(jié)果，獲得了超 結(jié)結(jié)構(gòu)和垂直開關(guān)器件二者的最佳性能，并且還減小了芯片面積，這是因 為垂直開關(guān)器件的布置節(jié)距被變窄以適合于高集成。
本發(fā)明包含與2008年8月8日于日本特許廳提交的日本優(yōu)先權(quán)專利申 請JP 2008-205327中所公開的主題有關(guān)的主題，該申請的全部內(nèi)容通過引 用結(jié)合于此。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解，根據(jù)設(shè)計要和其他因素可以進(jìn)行各種修 改、組合、子組合和變更，只要這些修改、組合、子組合和變更在所附權(quán) 利要求或其等同物的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域，布置在第一電極側(cè)；第二半導(dǎo)體區(qū)域，具有所述第一導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)，其中所述第一柱區(qū)和所述第二柱區(qū)成對地沿第二電極側(cè)的表面交替設(shè)置，所述第二電極布置在與所述第一半導(dǎo)體區(qū)域的所述第一電極相反的一側(cè)；所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，形成在所述第二半導(dǎo)體區(qū)域的所述第二電極側(cè)的表面部分上；所述第一導(dǎo)電類型的第四半導(dǎo)體區(qū)域，形成在所述第三半導(dǎo)體區(qū)域的一部分表面上以與所述第二電極相連接；以及控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，所述溝槽的側(cè)壁被形成為與所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域中的每一個相接觸，其中，所述第二柱區(qū)是通過外延生長而在所述第二半導(dǎo)體區(qū)域中所形成的各個所述溝槽中填充所述第二導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向上以條帶形狀布置在元件部分中，所述元件部分中布置有所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域，所述第一柱區(qū)被形成為各自被夾在每兩個第二柱區(qū)之間的區(qū)域，并且所述控制電極被以條帶形狀布置，從而與所述第二柱區(qū)的條帶的縱向成45°角而相交。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第二柱區(qū)在同一深度位置沿布置方向?qū)挾缺舜讼嗤?，布置?jié)距彼 此相同；并且所述控制電極在同一深度位置沿布置方向?qū)挾缺舜讼嗤贾霉?jié)距彼 此相同。
3. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域，布置在第一電極側(cè)； 第二半導(dǎo)體區(qū)域，具有所述第一導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)，其中所述第一柱區(qū)和所述第二柱區(qū)成對地沿第二電極側(cè)的表 面交替設(shè)置，所述第二電極布置在與所述第一半導(dǎo)體區(qū)域的所述第一電極相反的一側(cè)；所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，形成在所述第二半導(dǎo)體區(qū)域的 所述第二電極側(cè)的表面部分上；所述第一導(dǎo)電類型的第四半導(dǎo)體區(qū)域，形成在所述第三半導(dǎo)體區(qū)域的 一部分表面上以與所述第二電極相連接；以及控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，所述溝槽的側(cè)壁被形成為與 所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域中的每一個相接觸，其中，所述第二柱區(qū)是通過外延生長而在所述第二半導(dǎo)體區(qū)域中所形成的各 個所述溝槽中填充所述第二導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向 上以條帶形狀布置在元件部分中，所述元件部分中布置有所述第三半導(dǎo)體 區(qū)域和所述第四半導(dǎo)體區(qū)域，所述第一柱區(qū)被形成為各自被夾在每兩個第二柱區(qū)之間的區(qū)域，構(gòu)成所述第二柱區(qū)的各個所述溝槽被形成為使得在各個所述溝槽的側(cè) 壁中出現(xiàn)(110)面取向，并且構(gòu)成所述控制電極的各個所述溝槽被形成為使得在各個所述溝槽的側(cè) 壁中出現(xiàn)(100)面取向。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，各個所述控制電極具有 第一條帶狀布置和第二條帶狀布置，所述第一條帶狀布置被以條帶形狀布 置成與所述第二柱區(qū)的條帶的縱向沿順時針成45°角而相交，并且所述第 二條帶狀布置被以條帶形狀布置成與所述第二柱區(qū)的條帶的縱向沿逆時針 成45°角而相交。
5. 根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述第二柱區(qū)在同一深度位置沿布置方向?qū)挾缺舜讼嗤?，布置?jié)距彼 此相同；并且所述控制電極在同一深度位置沿布置方向?qū)挾缺舜讼嗤?，布置?jié)距彼 此相同。
6. —種半導(dǎo)體器件，包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域，布置在第一電極側(cè)； 第二半導(dǎo)體區(qū)域，具有所述第一導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型 的第二柱區(qū)，其中所述第一柱區(qū)和所述第二柱區(qū)成對地沿第二電極側(cè)的表 面交替設(shè)置，所述第二電極布置在與所述第一半導(dǎo)體區(qū)域的所述第一電極 相反的一側(cè)；所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，形成在所述第二半導(dǎo)體區(qū)域的 所述第二電極側(cè)的表面部分上；所述第一導(dǎo)電類型的第四半導(dǎo)體區(qū)域，形成在所述第三半導(dǎo)體區(qū)域的 一部分表面上以與所述第二電極相連接；以及控制電極，各自隔著絕緣膜設(shè)在溝槽內(nèi)，所述溝槽的側(cè)壁被形成為與 所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域中的每一個相接觸，其中，所述第二柱區(qū)是通過外延生長而在所述第二半導(dǎo)體區(qū)域中所形成的各 個所述溝槽中填充所述第二導(dǎo)電類型的半導(dǎo)體而形成的，并且在同一方向 上以條帶形狀布置在元件部分中，所述元件部分中布置有所述第三半導(dǎo)體 區(qū)域和所述第四半導(dǎo)體區(qū)域，所述第一柱區(qū)被形成為各自被夾在每兩個第二柱區(qū)之間的區(qū)域，所述控制電極被以條帶形狀布置，從而與所述第二柱區(qū)的條帶形狀相 交，并且構(gòu)成所述控制電極的各個所述溝槽的側(cè)壁中所出現(xiàn)的晶面取向是如下 的晶面取向該晶面取向與構(gòu)成所述第二柱區(qū)的各個所述溝槽的側(cè)壁中所 出現(xiàn)的晶面取向相比，在雜質(zhì)被注入時的載流子遷移率更高。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中，所述第二柱區(qū)在同一深度位置沿布置方向?qū)挾缺舜讼嗤?，布置?jié)距彼 此相同；并且所述控制電極在同一深度位置沿布置方向?qū)挾缺舜讼嗤?，布置?jié)距彼 此相同。
8. —種制造半導(dǎo)體器件的制造方法，包括以下步驟 在第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域上形成所述第一導(dǎo)電類型的第二半導(dǎo)體區(qū)域；在所述第二半導(dǎo)體區(qū)域中形成在同一方向上具有相同深度和相同形狀的第一溝槽，從而形成所述第一導(dǎo)電類型的第一柱區(qū)；通過外延生長在各個所述溝槽中填充第二導(dǎo)電類型的半導(dǎo)體，從而形 成所述第二導(dǎo)電類型的第二柱區(qū)；在所述第二半導(dǎo)體區(qū)域的第二電極側(cè)的表面部分上形成所述第二導(dǎo)電 類型的第三半導(dǎo)體區(qū)域；在所述第三半導(dǎo)體區(qū)域的一部分表面上形成所述第一導(dǎo)電類型的第四 半導(dǎo)體區(qū)域；以及形成在同一方向上具有相同深度和相同形狀的第二溝槽，使得所述第 二溝槽的側(cè)壁與所述第三半導(dǎo)體區(qū)域和所述第四半導(dǎo)體區(qū)域的每一個相接 觸，在各個所述第二溝槽的所述側(cè)壁上形成絕緣膜，并且在各個所述第二 溝槽中填充電極構(gòu)件，從而形成控制電極，其中，在形成所述第一溝槽的步驟中以及在形成所述第二溝槽的步驟中，所 述控制電極被以條帶形狀布置成與所述第二柱區(qū)的條帶形狀相交，并且執(zhí)行設(shè)定以使得各個所述第二溝槽的所述側(cè)壁中所出現(xiàn)的晶面取向成 為如下的晶面取向該晶面取向與各個所述第一溝槽的所述側(cè)壁中所出現(xiàn) 的晶面取向相比，在雜質(zhì)被注入時的載流子遷移率更高。
全文摘要
本發(fā)明涉及半導(dǎo)體器件及其制造方法。這里公開的一種半導(dǎo)體器件包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域；第二半導(dǎo)體區(qū)域，具有成對交替設(shè)置的第一導(dǎo)電類型的第一柱區(qū)和第二導(dǎo)電類型的第二柱區(qū)；第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域；第一導(dǎo)電類型的第四半導(dǎo)體區(qū)域；控制電極，各個控制電極隔著絕緣膜設(shè)在溝槽內(nèi)，該溝槽的側(cè)壁被形成為與第三半導(dǎo)體區(qū)域和第四半導(dǎo)體區(qū)域中的每一個相接觸。
文檔編號H01L29/78GK101645459SQ20091015926
公開日2010年2月10日 申請日期2009年8月10日 優(yōu)先權(quán)日2008年8月8日
發(fā)明者佐佐木有司, 保積宏紀(jì), 柳川周作 申請人:索尼株式會社