專利名稱：用于實現(xiàn)芯片的輸出入單元及實現(xiàn)一芯片的制造方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種可節(jié)省布局面積的多輸出入端口輸出入單元及其制造 方，尤其涉及一種可于相鄰輸出入單元中選擇使用不同輸出入端口設(shè)置輸出 入墊以節(jié)省芯片布局面積的輸出入單元與相關(guān)技術(shù)。
背景技術(shù)：
集成電路(Integmted circuit)是現(xiàn)代信息社會最重要的硬件基礎(chǔ)。為了使 集成電路的運用更為普及，提高集成電路的集成度、縮減集成電路的尺寸也 成為現(xiàn)代集成電路設(shè)計、制造與研發(fā)的重點。
請參考圖1;圖1為一公知集成電路10的示意圖(及其部分的俯視圖)。 集成電路10中是以一芯片(chip/die)12封裝于一封裝基板14上以形成完整的 集成電路。芯片12內(nèi)設(shè)有核心電路16及多個輸出入單元18。輸出入單元 18分別有其對應的輸出入墊20。各輸出入墊20會經(jīng)由對應的打線(bonding wire)22電連接至封裝基板14上的對應導電結(jié)構(gòu)24 (如封裝基板上的腳位或 導電架等等)。要輸入至集成電路10的信號會經(jīng)由導電結(jié)構(gòu)24及對應的打 線22而傳輸至芯片12上的對應輸出入單元18，再由該輸出入單元18將信 號傳輸給核心電路16，使核心電路16能據(jù)此執(zhí)行其功能(如邏輯運算、數(shù) 據(jù)處理/傳輸/存儲/交換、模擬/數(shù)字信號處理等等)。核心電路16要輸出的 信號則由對應的輸出入單元18驅(qū)動，沿對應的輸出入墊20、打線22及導電 結(jié)構(gòu)24輸出至芯片12之外。
就如圖1的俯視圖所示，在芯片12上，輸出入單元18是以圍繞排列的 形式設(shè)置于核心電路16周圍。在此公知技術(shù)中，輸出入墊20必須設(shè)置于對 應輸出入單元18之外。雖然芯片12是以層疊的半導體結(jié)構(gòu)形成的，但在將 芯片12封裝組合于封裝基板14時，由于輸出入墊20要承受打線的機械應 力，故輸出入墊20不會重疊設(shè)置于輸出入單元18的有源電路(active circuit) 布局(例如摻雜區(qū)域/阱、多晶硅等半導體結(jié)構(gòu))之上，避免打線時破壞相對脆弱的有源電路布局。不過，也因為輸出入墊20無法與對應輸出入單元18重 疊設(shè)置，故輸出入墊20會占用額外的布局面積，甚至成為芯片整體面積主 導因素，使芯片的面積無法縮減。

發(fā)明內(nèi)容
因此，為了克服公知技術(shù)的缺點，本發(fā)明提供了一種多輸出入端口輸出 入單元與相關(guān)技術(shù)，以有效節(jié)省芯片面積。本發(fā)明在各輸出入單元上設(shè)置多 個輸出入端口，各輸出入端口可各自對應一輸出入墊。如此，相鄰輸出入單 元可選用不同的輸出入端口來設(shè)置對應的輸出入墊，使相鄰輸出入單元的輸 出入墊可相互重疊設(shè)置于鄰近輸出入單元之上，以有效節(jié)省布局面積。
更明確地說，本發(fā)明的一個目的在于提供一種用于實現(xiàn)一芯片的輸出入 單元(IOcell)，其包含有 一主區(qū)域及多個輸出入端口(IOport)。主區(qū)域可容 納該輸出入單元中各電路的布局，而多個輸出入端口(IO port)則設(shè)置于該主 區(qū)域內(nèi)。該多個輸出入端口可傳輸同一輸出入點(IOpin)的信號，每一輸出入 端口可分別提供一對應的預設(shè)區(qū)域，各預設(shè)區(qū)域可容納一輸出入墊(IOpad), 該輸出入墊是一打線墊(bonding pad)，而各輸出入墊設(shè)置有一打線開口 (bonding opening)。該多個輸出入端口所對應的多個預設(shè)區(qū)域中至少有一預 設(shè)區(qū)域與該主區(qū)域呈部分重疊(partially overlapped);而該多個輸出入端口即 可使該輸出入單元形成多種不同的配置，在各配置中至少有一輸出入端口所 對應的預設(shè)區(qū)域設(shè)置有一輸出入墊，并至少有另一輸出入端口所對應的預設(shè) 區(qū)域空置而未設(shè)置輸出入墊。
在前述輸出入單元的一實施例中，該主區(qū)域與至少一預設(shè)區(qū)域呈部分重 疊之處設(shè)置有有源電路(active circuit)布局。
在前述輸出入單元的一實施例中，該多個預設(shè)區(qū)域皆與該主區(qū)域呈部分 重疊，每一輸出入端口設(shè)置的位置與其對應的預設(shè)區(qū)域部分重疊。
在前述輸出入單元的一實施例中，各主區(qū)域包含有一核心裝置區(qū)域與一 輸出入裝置區(qū)域，而該多個預設(shè)區(qū)域與該主區(qū)域部分重疊的區(qū)域位于該輸出 入裝置區(qū)域內(nèi)。且該多個預設(shè)區(qū)域中至少有一預設(shè)區(qū)域與該核心裝置區(qū)域部 分重疊。
在前述輸出入單元的一實施例中，各預設(shè)區(qū)域可容納的輸出入墊包含有一導電層，而該多個輸出入端口是于該導電層上相互分開。
本發(fā)明的另一目的是提供一種實現(xiàn)(包括設(shè)計、生產(chǎn)) 一芯片的方法， 其包含有提供一種多輸出入端口輸出入單元，使其包含有一主區(qū)域及多個 輸出入端口(IO port)，并使該主區(qū)域可容納該輸出入單元中各電路的布局， 而該多個輸出入端口(IOport)則設(shè)置于該主區(qū)域內(nèi)，可傳輸同一輸出入點(IO pin)的信號，且每一輸出入端口可分別提供一對應的預設(shè)區(qū)域。其中，該預 設(shè)區(qū)域可容納一輸出入墊(IO pad),且該多個輸出入端口所對應的多個預設(shè) 區(qū)域中至少有一預設(shè)區(qū)域與該主區(qū)域呈部分重疊(partially overlapped)。本方 法其他步驟包含有于該芯片的區(qū)域中擺放至少一個多輸出入端口輸出入單 元，并于每一個擺放后的多輸出入端口輸出入單元的多個輸出入端口中選擇 一個輸出入端口，以便于該選出的輸出入端口所對應的預設(shè)區(qū)域中實現(xiàn)一輸 出入墊。其中，當為一多輸出入端口輸出入單元選擇一輸出入端口時，根據(jù) 一組裝廠打線規(guī)則(bonding rule of assembly house)來進行選擇。
在前述方法的一實施例中，其中，當為一給定多輸出入端口輸出入單元 選擇一輸出入端口時，若選出的輸出入端口所對應的預設(shè)區(qū)域與一相鄰輸出 入單元的輸出入墊位置呈部分重疊，則于該給定多輸出入端口中改選另一輸 出入端口。
在前述方法的一實施例中，其另包含有提供另一種單輸出入端口輸出 入單元，其包含有單一輸出入端口，對應于單一輸出入墊。
在前述方法的一實施例中，其另包含有于一多輸出入端口輸出入單元 選出輸出入端口與對應的預設(shè)區(qū)域后，實現(xiàn)一支持層(supporting Iayer)以于該 預設(shè)區(qū)域中實現(xiàn)該輸出入墊。
在前述方法的一實施例中，其另包含有在提供該種多輸入出端口輸出 入單元時，于該主區(qū)域中保持該支持層空置，且使該主區(qū)域與至少一預設(shè)區(qū) 域呈部分重疊之處設(shè)置有有源電路(active circuit)布局。
本發(fā)明的又一目的是提供一種芯片，其包含有 一核心電路以及至少一 多輸出入端口輸出入單元，用來傳輸該核心電路的信號。每一多輸出入端口 輸出入單元包含有一主區(qū)域與多個輸出入端口。主區(qū)域可容納該輸出入單元 中各電路的布局，多個輸出入端口(IO port)則設(shè)置于該主區(qū)域內(nèi)；此多個輸 出入端口可傳輸同一輸出入點(IOpin)的信號，每一輸出入端口可分別提供一
6對應的預設(shè)區(qū)域。其中，各預設(shè)區(qū)域可容納一輸出入墊(IO pad),該多個輸 出入端口所對應的多個預設(shè)區(qū)域中至少有一預設(shè)區(qū)域與該主區(qū)域呈部分重 疊(partially overlapped)。而該多個輸出入端口可使一輸出入單元形成多種不 同的配置，在各配置中至少有一輸出入端口所對應的預設(shè)區(qū)域設(shè)置有一輸出 入墊，并至少有另一輸出入端口所對應的預設(shè)區(qū)域是空置而未設(shè)置輸出入 墊。
在前述芯片的一實施例中，其中，至少有一個多輸出入端口輸出入單元 其有一預設(shè)區(qū)域會和相鄰輸出入單元的輸出入墊的位置呈部分重疊。
在前述芯片的一實施例中，其另包含有至少一單輸出入端口輸出入單 元，其設(shè)置有單一輸出入端口，對應于單一輸出入墊。
本發(fā)明可使輸出入單元可更緊密地排列，節(jié)省芯片的布局面積
為了能進一步了解本發(fā)明特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳 細說明與附圖，然而附圖僅提供參考與說明，并非用來對本發(fā)明加以限制。


圖1為一公知集成電路的示意圖。 圖2為本發(fā)明輸出入單元一實施例的示意圖。 圖3為圖2中輸出入單元相鄰排列的示意圖。 圖4示意的是圖2中輸出入單元的半導體結(jié)構(gòu)。
圖5比較單輸出入端口輸出入單元與圖2中多輸出入端口輸出入單元的 排列情形。
圖6為圖2中輸出入單元應用于一芯片/集成電路的示意圖。
圖7示意的是圖2中輸出入單元的各種實施例。
圖8示意的是將圖2中輸出入單元應用于一芯片的方法。
并且，上述附圖中的附圖標記說明如下
10、 50集成電路
12、 52芯片
14、 54封裝基板
16、 56核心電路
18、 30、 80輸出入單元20、 PD、 PDO輸出入墊
22、 62打線
24、 64導電結(jié)構(gòu)
26主區(qū)域
28輸出入點
70核心裝置區(qū)域
72輸出入裝置區(qū)域
Al、 A2預設(shè)區(qū)域
Pl、 P2、 Ps輸出入端口
d、 dO距離
LMn、 L2金屬層
PO打線開口
800-808步驟
Cs連線
具體實施例方式
請參考圖2;圖2即為本發(fā)明輸出入單元一實施例30的示意圖。輸出入單元30中各電路的布局可容納于一主區(qū)域26中，并具有多個輸出入端口(10port);在圖2的實施例中，是以兩個輸出入端口P1、 P2為例來說明本發(fā)明。輸出入端口P1、 P2設(shè)置于主區(qū)域26內(nèi)，并對應于同一輸出入點(IOpin)28，使這兩個輸出入端口 Pl、 P2均可傳輸輸出入點28的信號。而輸出入端口P1與P2可分別對應于一預設(shè)區(qū)域A1與A2。其中，各預設(shè)區(qū)域A1、 A2可分別容納一輸出入墊(IOpad)，且輸出入端口P1、 P2所對應的預設(shè)區(qū)域A1、A2中，至少有一預設(shè)區(qū)域會與主區(qū)域26呈部分重疊(partially overlapped)。在圖2的實施例中，兩預設(shè)區(qū)域A1、 A2均與主區(qū)域26呈部分重疊，斜線區(qū)域標示的就是部分重疊的區(qū)域。換句話說，由預設(shè)區(qū)域Al或A2可知，本發(fā)明可將輸出入墊重疊設(shè)置于主區(qū)域26之上，節(jié)省輸出入墊占用的面積。
另一方面，由上述描述可知，本發(fā)明輸出入單元30為一多輸出入端口輸出入單元。因此，依據(jù)輸出入配置的需求，本發(fā)明就可由多輸出入端口中彈性選擇其中一個輸出入端口來設(shè)置輸出入墊。如圖2中的配置A所示，一輸出入墊PD可設(shè)置于輸出入端口P1所對應的預設(shè)區(qū)域A1中，使輸出入點28可經(jīng)由輸出入端口 Pl與該輸出入墊PD而傳輸信號；而輸出入端口 P2(及其所對應的預設(shè)區(qū)域A2)上就不設(shè)置輸出入墊。相對地，在配置B中，則是選用輸出入端口 P2所對應的預設(shè)區(qū)域A2來設(shè)置輸出入墊PD，使輸出入點28可經(jīng)由輸出入端口P2與該輸出入墊PD而傳輸信號，輸出入端口P1(及其所對應的預設(shè)區(qū)域A1)上就空置而不設(shè)置任何輸出入墊。兩種配置A、 B同樣都能經(jīng)由輸出入墊PD傳輸輸出入點28的信號，也使輸出入單元30在相鄰排列時可借由不同配置來節(jié)省芯片面積。
請參考圖3;圖3說明的是本發(fā)明輸出入單元30相鄰排列以節(jié)省芯片面積的情形。如圖3所示，本發(fā)明可在相鄰輸出入單元30上選用不同的輸出入端口設(shè)置對應的輸出入墊PD，使各輸出入單元的輸出入墊PD可部分重疊于鄰近的其他輸出入單元。譬如說，圖3最左邊的輸出入單元30可選用圖2中的配置B (也就是在輸出入端口 P2所對應的預設(shè)區(qū)域A2中設(shè)置對應的輸出入墊PD)。而在其右方相鄰的另一輸出入單元30則可選用圖2中的配置A (也就是在輸出入端口 Pl所對應的預設(shè)區(qū)域Al中設(shè)置對應的輸出入墊PD)。換句話說，借由多輸出入端口的配置選擇，本發(fā)明輸出入單元30的對應輸出入墊PD可和鄰近輸出入單元30部分重疊而不會影響鄰近輸出入單元的輸出入墊配置。這樣一來，輸出入單元30間的距離d就可縮減，使輸出入單元30可以更緊密地排列在一起，進而節(jié)省芯片的面積。
請參考圖4;圖4示意的是本發(fā)明輸出入單元30設(shè)置輸出入墊PD的情形。在現(xiàn)行的工藝技術(shù)下，輸出入墊PD已經(jīng)可以重疊設(shè)置于輸出入單元30之上。換句話說，在輸出入單元30上，主區(qū)域26與預設(shè)區(qū)域Al或A2呈部分重疊的區(qū)域之下(也就是斜線標示區(qū)域)可以設(shè)置有有源電路(activecircuit)布局，包括摻雜區(qū)域/阱、多晶硅、低層金屬層等半導體結(jié)構(gòu)。圖4中就以位于右側(cè)的配置A的剖面圖為例來說明輸出入墊PD重疊設(shè)置于輸出入單元有源電路布局上的情形。如剖面圖所示，輸出入單元30較低層的半導體結(jié)構(gòu)(像是摻雜區(qū)域/阱、金屬層、多晶硅、氧化層等等)形成輸出入單元30的有源電路布局；在此之上可設(shè)置一層(或多層，圖4以一層為例)的導電金屬層LMn作為支持層(supporting layer),最上層另有一導電的金屬層L2形成輸出入墊PD，其周圍的氧化層則可定義出一打線開口PO。由于支持層
9的設(shè)置，輸出入墊PD就可以作為打線墊，承受打線時的機械應力。
在圖4(及圖2)的實施例中，預設(shè)區(qū)域A1及A2分別與輸出入端口P1及P2設(shè)置的位置部分重疊，代表輸出入墊PD與設(shè)置于低層半導體結(jié)構(gòu)的輸出入端口 Pl或P2可以直接連接，故輸出入端口 Pl或P2就不需要再借由金屬層L2或LMn上的連線才能連接至對應輸出入墊。這樣的設(shè)計可以精簡金屬層L2及/或LMn上的連線，使輸出入墊PD設(shè)置的位置不會與相鄰輸出入單元上的同層連線(也就是分布在金屬層L2及/或LMn上的連線)互相干涉，讓各輸出入單元30能更緊密地排列，節(jié)省芯片面積。同理，輸出入端口P1與P2在金屬層L2及LMn上也是互相分開的；事實上，輸出入端口 Pl及P2 (與輸出入單元30本身)在金屬層L2及LMn上可以是空置的，不需設(shè)置任何布局。等要設(shè)置輸出入墊PD時，才決定金屬層L2及LMn上的布局。上述情形可進一步以圖5來加以說明。在圖5左方示意的是單輸出入端口輸出入單元80相鄰排列的情形；由于每個單輸出入端口輸出入單元80只有一個對應的輸出入端口 Ps，若要使各相鄰輸出入單元個別對應的輸出入墊PDO交錯排列，在某些輸出入單元80中勢必要使用連線Cs來連接輸出入端口 Ps與其對應的輸出入墊PDO。而此連線Cs的寬度就會影響鄰近輸出入墊的位置，使相鄰輸出入單元80間的距離dO無法有效縮減。相較之下，由于本發(fā)明輸出入單元30具有多個輸出入端口，故可有效精簡輸出入端口與對應輸出入墊間的連線，讓各輸出入單元30間的距離d可以盡可能地減少，就如圖5右方所示。
請參考圖6;圖6為本發(fā)明輸出入單元30應用于本發(fā)明一集成電路50的實施例示意圖(及其部分的俯視圖)。集成電路50中是以一芯片(chip/die)52封裝于一封裝基板54上以形成完整的集成電路；此封裝基板54也可以是另一電路，如系統(tǒng)封裝(SIP， System In Package)中的另一芯片。芯片52內(nèi)設(shè)有核心電路56及多個輸出入單元30。輸出入單元30分別有其對應的輸出入墊PD。輸出入墊PD會經(jīng)由打線(bonding wire)62電連接至封裝基板54的對應導電結(jié)構(gòu)64 (如封裝基板上的腳位或?qū)щ娂堋⒘硪恍酒妮敵鋈雺|等等)。要輸入至集成電路50的信號會經(jīng)由導電結(jié)構(gòu)64、對應的打線62與輸出入墊PD而傳輸至芯片52上的對應輸出入單元30，再由該輸出入單元30將信號傳輸給核心電路56，使核心電路56能據(jù)此執(zhí)行其功能，譬如說是邏輯運算、
10數(shù)據(jù)處理/傳輸/存儲/交換、模擬/數(shù)字信號處理等等。核心電路56要輸出的信號則由對應的輸出入單元30驅(qū)動，沿著對應輸出入墊PD、打線62及導電結(jié)構(gòu)64傳輸至芯片52之外。
就如圖6的俯視圖所示，在本發(fā)明芯片52上，本發(fā)明輸出入單元30可利用圖3中揭示的排列形式圍繞設(shè)置于核心電路56周圍，節(jié)省芯片52的總體面積。在芯片中，本發(fā)明多輸出入端口輸出入單元30不僅可依據(jù)圖3中的多輸出入端口選擇性交互排列方式相互搭配設(shè)置，也可搭配單一輸出入端口輸出入單元排列使用。單一輸出入端口輸出入單元設(shè)置有單一輸出入端口，對應于單一輸出入墊。在將本發(fā)明多輸出入端口輸出入單元30與單一輸出入端口輸出入單元相鄰排列時，可在輸出入單元30中依據(jù)單一輸出入單元的輸出入墊位置來選擇一個不會與其重疊的預設(shè)區(qū)域設(shè)置對應的輸出入墊，同樣可使輸出入單元間的排列更緊密，節(jié)省芯片的面積。
一般來說，輸出入單元中會設(shè)置有核心裝置(core device)與輸出入裝置(IOdevice)。核心裝置中可包括有位準偏移電路(level shift)等電路，輸出入裝置則可包括緩沖器(buffer)及/或靜電放電防護電路。在一芯片中，核心電路與周邊的輸出入單元可以運行于不同操作電壓，而輸出入單元中的核心裝置就是核心電路與輸出入單元間的信號接口 ，讓擺幅不同的信號可經(jīng)由此信號接口交流。根據(jù)核心裝置的運行，輸出入裝置就可利用較高的操作電壓驅(qū)動或接收輸出入墊上的信號，并針對輸出入墊上的靜電放電事件進行防護。
請參考圖7;圖7示意的是本發(fā)明輸出入單元30中核心裝置、輸出入裝置與輸出入墊預設(shè)區(qū)域間相互關(guān)系的各種實施例。在本發(fā)明輸出入單元30中，主區(qū)域26也會涵蓋一核心裝置區(qū)域70與一輸出入裝置區(qū)域72，分別用來容納核心裝置與輸出入裝置的有源電路布局。在現(xiàn)行的工藝技術(shù)下，輸出入墊要避免設(shè)置于核心裝置之上，只能設(shè)置于輸出入裝置之上。故在圖7的實施例1中，輸出入單元30的各個預設(shè)區(qū)域A1、 A2與主區(qū)域26部分重疊的區(qū)域位于輸出入裝置區(qū)域72內(nèi)；換句話說，在此實施例中，可設(shè)置輸出入墊的各個預設(shè)區(qū)域Al及A2都不會重疊于核心裝置區(qū)域70，只與輸出入裝置區(qū)域72重疊。
不過，在優(yōu)選的工藝技術(shù)下，本發(fā)明也可將輸出入墊部分重疊于核心裝置區(qū)域之上，也就是讓至少一預設(shè)區(qū)域與核心裝置區(qū)域部分重疊，就如圖7中的實施例2所示。在此實施例中，輸出入端口 Pl所對應的預設(shè)區(qū)域Al與 核心裝置區(qū)域70部分重疊，代表輸出入墊可重疊設(shè)置于核心裝置之上，進 一步節(jié)省輸出入單元30的面積。不論是實施例1或是實施例2，都能經(jīng)由圖 3中的多輸出入端口選擇性交互排列而精簡芯片的面積。事實上，在圖7的 實施例2中，由于輸出入單元30的主區(qū)域26幾乎都已被涵蓋于輸出入墊所 設(shè)置的區(qū)域內(nèi)，故輸出入單元30可說是隱藏在輸出入墊之下，可極度精簡 芯片的總體面積。
本發(fā)明的另可提供一種實現(xiàn)(包括設(shè)計及/或生產(chǎn)) 一芯片的方法，尤其 是指在一芯片中安排輸出入單元的方法。其流程可示意于圖8中，其步驟可 說明如下
步驟800:開始。
步驟802:選擇具有多輸出入端口輸出入單元的輸出入單元數(shù)據(jù)庫(10 cell library)，以從輸出入單元數(shù)據(jù)庫中選擇芯片實現(xiàn)時需要用到的輸出入單 元。選出的各種輸出入單元中可包括有本發(fā)明提供的多輸出端口輸出入單元 30 (可參考圖2、圖4與圖6)。就像在討論圖4時提到的，對輸出入單元 數(shù)據(jù)庫中提供的多輸出入端口輸出入單元30來說，其在金屬層L2及LMn 等與輸出入墊設(shè)置相關(guān)的金屬層上可以是空置的，不需設(shè)置任何布局；也就 是說，此階段提供的多輸入端口輸出入單元不需包括任何輸出入墊。
步驟804:在芯片上安排輸出入單元的擺放位置。
步驟806:根據(jù)封裝/組裝廠(assembly house)提供的打線規(guī)則在各輸出入 單元上選擇輸出入墊擺放區(qū)域，實現(xiàn)輸出入墊。也就是說，可在擺放后的每 一個多輸出入端口輸出入單元的多個輸出入端口中選擇一個輸出入端口，以 便于該輸出入端口所對應的預設(shè)區(qū)域中實現(xiàn)一輸出入墊，并連接于對應的輸 出入端口。就如圖3中討論過的，只要打線規(guī)則允許，本發(fā)明就可利用多輸 出入端口選擇性交互排列的方式來盡量縮減輸出入墊間的間隔距離，有效節(jié) 省芯片面積。譬如說，當為一給定的多輸出入端口輸出入單元選擇一輸出入 端口時，若選出的輸出入端口所對應的預設(shè)區(qū)域與一相鄰輸出入單元的輸出 入墊位置呈部分重疊，則于該給定多輸出入端口中改選另一輸出入端口來實 現(xiàn)其對應的輸出入墊；其中，相鄰的輸出入單元可以是另一多輸出入端口輸 出入單元或單一輸出入端口輸出入單元。在此階段中，也才會決定金屬層L2
12及LMn等輸出入墊相關(guān)金屬層上的布局。 步驟808:結(jié)束。
總結(jié)來說，相較于公知的輸出入單元及相關(guān)技術(shù)，本發(fā)明輸出入單元可 利用多輸出入端口的設(shè)置來精簡輸出入墊相關(guān)金屬層上的連線布局，使相鄰 輸出入單元的輸出入墊可交錯設(shè)置，避免互相干涉，進而節(jié)省芯片的整體面 積，提高芯片的集成度。除了應用于芯片/集成電路的設(shè)計/制造外，本發(fā)明 提供的多輸出入端口輸出入單元也可應用于輸出入單元數(shù)據(jù)庫，作為電路/ 集成電路設(shè)計/制造的智能資源。
綜上所述，雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本 發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作 各種更動與潤飾，因此本發(fā)明的保護范圍當視所述的權(quán)利要求所界定的范圍 為準。
權(quán)利要求
1. 一種用于實現(xiàn)一芯片的輸出入單元，其包含有一主區(qū)域，其可容納所述輸出入單元中各電路的布局；以及多個輸出入端口，設(shè)置于所述主區(qū)域內(nèi)；所述多個輸出入端口可傳輸同一輸出入點的信號，每一輸出入端口可分別提供一對應的預設(shè)區(qū)域，各預設(shè)區(qū)域可容納一輸出入墊，且所述輸出入墊是一打線墊，而每一輸出入墊設(shè)有一打線開口，所述多個輸出入端口所對應的多個預設(shè)區(qū)域中至少有一預設(shè)區(qū)域與該主區(qū)域呈部分重疊；其中，所述多個輸出入端口可使所述輸出入單元形成多種不同的配置，在各配置中至少有一輸出入端口所對應的預設(shè)區(qū)域設(shè)置有一輸出入墊，并至少有另一輸出入端口所對應的預設(shè)區(qū)域空置而未設(shè)置輸出入墊。
2. 如權(quán)利要求1所述的輸出入單元，其中，在該主區(qū)域與至少一預設(shè)區(qū) 域呈部分重疊之處設(shè)置有有源電路布局。
3. 如權(quán)利要求1所述的輸出入單元，其中，所述多個預設(shè)區(qū)域皆與該主 區(qū)域呈部分重疊，每一輸出入端口設(shè)置的位置與其對應的預設(shè)區(qū)域部分重 疊。
4. 如權(quán)利要求1所述的輸出入單元，其中，各主區(qū)域包含有一核心裝置 區(qū)域與一輸出入裝置區(qū)域，而所述多個預設(shè)區(qū)域與該主區(qū)域部分重疊的區(qū)域 位于所述輸出入裝置區(qū)域內(nèi)，且所述多個預設(shè)區(qū)域中至少有一預設(shè)區(qū)域與所 述核心裝置區(qū)域部分重疊。
5. 如權(quán)利要求1所述的輸出入單元，其中，各預設(shè)區(qū)域可容納的輸出入 墊包含有一導電層，而所述多個輸出入端口是于所述導電層上相互分開。
6. —種實現(xiàn)一芯片的方法，其包含有 提供一種多輸出入端口輸出入單元，使其包含有一主區(qū)域，其可容納所述輸出入單元中各電路的布局；以及 多個輸出入端口，設(shè)置于所述主區(qū)域內(nèi)；所述多個輸出入端口可傳 輸同一輸出入點的信號，每一輸出入端口可分別提供一對應的預設(shè)區(qū)域，其 中，所述預設(shè)區(qū)域可容納一輸出入墊，且所述多個輸出入端口所對應的多個 預設(shè)區(qū)域中至少有一預設(shè)區(qū)域與所述主區(qū)域呈部分重疊；于所述芯片的區(qū)域中擺放至少一個多輸出入端口輸出入單元；以及于每一個擺放后的多輸出入端口輸出入單元的多個輸出入端口中選擇 一個輸出入端口，以便于所述輸出入端口所對應的預設(shè)區(qū)域中實現(xiàn)一輸出入 墊；其中，當為一多輸出入端口輸出入單元選擇一輸出入端口時，根據(jù)一組 裝廠打線規(guī)則來進行選擇。
7. 如權(quán)利要求6所述的方法，其中，當為一給定多輸出入端口輸出入單 元選擇一輸出入端口時，若選出的輸出入端口所對應的預設(shè)區(qū)域與一相鄰輸 出入單元的輸出入墊位置呈部分重疊，則于所述給定多輸出入端口中改選另 一輸出入端口。
8. 如權(quán)利要求6所述的方法，其另包含有提供另一種單輸出入端口輸出入單元，其包含有單一輸出入端口，對應 于單一輸出入墊。
9. 如權(quán)利要求6所述的方法，其另包含有現(xiàn)一支持層:于所:預設(shè)區(qū)域中實現(xiàn)所述輸出入墊7 、 、、 、、 一 口
10. 如權(quán)利要求9所述的方法，其另包含有-在提供所述多輸出入端口輸出入單元時，于該主區(qū)域中保持該支持層空 置，且使該主區(qū)域與至少一預設(shè)區(qū)域呈部分重疊之處設(shè)置有有源電路布局。
全文摘要
本發(fā)明提供一種可節(jié)省布局面積的多輸出入端口輸出入單元及實現(xiàn)一芯片的制造方法。本發(fā)明輸出入單元設(shè)有多個輸出入端口，可傳輸同一輸出入點(IO pin)的信號，每一輸出入端口可分別提供一對應的預設(shè)區(qū)域以容納一輸出入墊，且至少有一預設(shè)區(qū)域與該輸出入單元的有源電路布局區(qū)域呈部分重疊。在芯片中，若一給定輸出入單元的輸出入墊預設(shè)區(qū)域已經(jīng)與相鄰輸出入單元的輸出入墊位置重疊，則可將該預設(shè)區(qū)域空置，并于該給定輸出入單元中選擇另一輸出入端口所對應的預設(shè)區(qū)域來實現(xiàn)輸出入墊，使輸出入單元可更緊密地排列，節(jié)省芯片的布局面積。
文檔編號H01L21/60GK101510535SQ20091013295
公開日2009年8月19日 申請日期2009年4月3日 優(yōu)先權(quán)日2009年4月3日
發(fā)明者吳政晃, 張鴻儀, 俊 黃 申請人:智原科技股份有限公司