專利名稱：一種單電子存儲(chǔ)器的制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納米器件制作技術(shù)領(lǐng)域，具體涉及一種單電子存儲(chǔ)器的制備方法。
背景技術(shù)：
半個(gè)多世紀(jì)以來(lái)，以CMOS為主流技術(shù)的半導(dǎo)體集成電路一直在遵循"摩 爾定律"迅速發(fā)展，其特征尺寸已進(jìn)入到納米級(jí)，但同時(shí)也面臨著越來(lái)越嚴(yán)重 的挑戰(zhàn)，因此基于新材料、新原理的納米電子器件如各種量子點(diǎn)器件、納米線、 納米管器件、單電子器件、單電子存儲(chǔ)器等成為研究的熱點(diǎn)。而隨著全球消耗 性資源的不斷減少，制作低能耗的各種器件成為各研究的熱點(diǎn)，其中就包括以 庫(kù)侖阻塞效應(yīng)為基礎(chǔ)的單電子器件和單電子存儲(chǔ)器等元器件。傳統(tǒng)的制備存儲(chǔ)器的方法工藝復(fù)雜，而且其操作電壓均比較高，導(dǎo)致其能 耗高。而最近幾年發(fā)明的單電子存儲(chǔ)器，以庫(kù)侖阻塞效應(yīng)為基礎(chǔ)，通過(guò)操作個(gè) 位數(shù)的電子實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)和擦除，大大減少了操作電壓，降低了器件的能耗。 普遍意義上的單電子存儲(chǔ)器主要包括庫(kù)侖島，導(dǎo)電溝道，隧穿氧化層，控制柵 氧化層，源、漏、柵電極等部分。在制作這種單電子存儲(chǔ)器的過(guò)程中，因?yàn)閷?dǎo) 電溝道為納米級(jí)，因此需要精確的二次對(duì)準(zhǔn)，大大減少了器件制作的成功率， 同時(shí)器件制作的成本也隨之上升。 發(fā)明內(nèi)容為了解決現(xiàn)有單電子存儲(chǔ)器的制備技術(shù)中工藝步驟復(fù)雜，過(guò)于依賴電子束 光刻的二次對(duì)準(zhǔn)等缺點(diǎn)，本發(fā)明的目的在于提供一種單電子存儲(chǔ)器的制備方 法，其制備過(guò)程簡(jiǎn)單，能與傳統(tǒng)微電子工藝兼容。為了達(dá)到上述目的，本發(fā)明釆用的技術(shù)方案為 一種單電子存儲(chǔ)器的制備 方法，其制備步驟如下(1) 清洗SOI襯底；(2) 在SOI襯底上通過(guò)電子束曝光制作源、漏、導(dǎo)電溝道圖形；(3) 通過(guò)干法刻蝕或濕法刻蝕將膠圖形轉(zhuǎn)移到SOI頂層硅上；(4) 通過(guò)光學(xué)光刻、電子束蒸發(fā)和剝離工藝制作源、漏接觸電極；(5) 通過(guò)電子束蒸發(fā)技術(shù)蒸鍍一薄層硅；(6) 通過(guò)快速熱退火方法制備硅量子點(diǎn)；(7) 通過(guò)電子束光刻和剝離工藝制作柵電極。上述步驟(1)中的SOI襯底中頂層硅厚度為50nm,埋層氧化層厚度為375nm，頂層硅電阻率O.Ol Qcm。上述步驟(2 )中所用電子束光刻膠為負(fù)膠HSQ或正膠Zep520。 上述步驟(3 )中干法刻蝕為用SF6和CHF3的混合氣體進(jìn)行等離子體刻蝕；濕法刻蝕所用刻蝕液為HN03、 NH4F和H20的混合物。上述步驟(3)中刻蝕深度為50-60nm，刻蝕深度通過(guò)刻蝕時(shí)間來(lái)控制。上述步驟(4)中的源、漏接觸電極厚度為160-180nm。上述步驟(5)中薄層硅的厚度為10nm。上述步驟(6)中硅量子點(diǎn)顆粒的大小為10-20nm。上出步驟(7)中柵電極厚度為80-100nm。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案產(chǎn)生的有益效果如下本發(fā)明采用電子束光刻技術(shù)制作電極圖形，采用電子束光刻技術(shù)和刻蝕技術(shù)制作導(dǎo)電溝道，采用快速熱退火技術(shù)制作量子點(diǎn)，采用金屬和半導(dǎo)體間本身存在的肖特基勢(shì)壘來(lái)控制和調(diào)節(jié)電荷的存儲(chǔ)，從而摒棄了傳統(tǒng)單電子存儲(chǔ)器的隧穿氧化層和控制柵氧化層，具有工藝步驟少、簡(jiǎn)單、能與傳統(tǒng)的微電子工藝 兼容的優(yōu)點(diǎn)。通過(guò)本發(fā)明中快速熱退火法制作的量子點(diǎn)具有尺寸均勻的優(yōu)點(diǎn)， 從而使得所制作的單電子存4渚器具有4艮大的一致性，且具有工藝步驟少，才喿作 電壓低，功耗小等特點(diǎn)。


圖1~圖7為本發(fā)明的工藝流程圖；圖8為本發(fā)明制備的單電子存儲(chǔ)器的示意圖；圖9為本發(fā)明中量子點(diǎn)的掃描電鏡照片。附圖標(biāo)記l-SOI襯底，2-頂層硅，3-埋層氧化層，4-膠圖形，5-源、漏接觸電極， 6-薄層硅，7-量子點(diǎn)，8-柵電極。
具體實(shí)施方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)說(shuō)明。 本發(fā)明為一種單電子存儲(chǔ)器的制備方法，具體的工藝步驟如下(1) 采用p型、<100>晶向的2寸SOI做襯底，該襯底頂層硅2厚50nm, 埋層氧化層3厚375nm,體硅層厚5000士100nm,頂層硅2電阻率O.01Qcm。 將SOI襯底l先后分別用丙酮、酒精、去離子水超聲5分鐘，此時(shí)S0I襯底1 的結(jié)構(gòu)如圖1所示；(2) 在SOI襯底1上旋涂Zep520光刻膠，經(jīng)電子束光刻曝光后，顯影、 定影，并用高純氮?dú)獯蹈?，得到源、漏電極、導(dǎo)電溝道的膠圖形，膠圖形4在 SOI襯底1的上形狀如圖2所示；(3 )用濕法刻蝕將膠圖形4轉(zhuǎn)移到頂層硅2上，濕法刻蝕液采用HN03、 H20和NH4F的混合刻蝕液，刻蝕深度為50-60nm，刻蝕深度通過(guò)刻蝕時(shí)間來(lái)控制，刻蝕完畢后用丁酮去除Zep520光刻膠，膠圖形4轉(zhuǎn)移到頂層硅2上面 后的結(jié)構(gòu)如圖3所示；
(4) 用光學(xué)光刻、電子束蒸發(fā)、剝離工藝在刻蝕完以后的襯底制作源、 漏接觸電極5，其圖形如圖4所示；
(5) 用電子束蒸發(fā)方式在溝道區(qū)蒸發(fā)一層薄層硅6，其圖形如圖5所示； (6 )用快速熱退火4支術(shù)將表面的薄層硅6制作成致密、均勻的硅量子點(diǎn)7,
其圖形如圖6所示；
(7)用電子束光刻和剝離工藝制作柵電極8，制備完成后的單電子存儲(chǔ)器 結(jié)構(gòu)俯視圖如圖8所示，經(jīng)表征，量子點(diǎn)直徑約為15nm。
如圖8所示，圖8為制備完成后的單電子存儲(chǔ)器俯視結(jié)構(gòu)示意圖。從圖8 可以看出，本發(fā)明制備的單電子存儲(chǔ)器，其所用的庫(kù)侖島為單獨(dú)通過(guò)快速熱退 火制備的量子點(diǎn)，其直徑約為15nm,制備方法簡(jiǎn)便；其所制作的單電子存儲(chǔ) 器的結(jié)構(gòu)為新型的結(jié)構(gòu)，比現(xiàn)有單電子存儲(chǔ)器的結(jié)構(gòu)減少了工藝制作步驟；其 所制作的柵電極柵寬為20-40nm，其柵電極下能覆蓋1-2個(gè)電子，從而實(shí)現(xiàn)單 電子存j諸歲文應(yīng)。
如圖9所示，圖9為掃描電子顯撰L鏡所觀察到的量子點(diǎn)的圖形。通過(guò)此掃 描電鏡圖形我們可以看出，量子點(diǎn)顆粒均勻，排列致密，完全可以滿足制備單 電子存儲(chǔ)器的要求。
使用本發(fā)明制備的單電子存儲(chǔ)器，只包括庫(kù)侖島，導(dǎo)電溝道，源、漏、柵 電極三大部分，將傳統(tǒng)單電子存儲(chǔ)器上的隧穿氧化層和控制柵氧化層直接摒 棄，通過(guò)柵電極和導(dǎo)電溝道間、量子點(diǎn)和柵電極間本身存在的金-半接觸的肖 特基勢(shì)壘阻止電子的自由逸出，從而達(dá)到存儲(chǔ)電荷的目的。因?yàn)楸景l(fā)明所制作 的單電子存儲(chǔ)器結(jié)構(gòu)簡(jiǎn)單，因此其制備工藝簡(jiǎn)單，且能很好的大規(guī)模生產(chǎn)。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn) 一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不 用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、 改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種單電子存儲(chǔ)器的制備方法，其特征在于，該方法包括如下步驟(1)清洗SOI襯底；(2)在SOI襯底上通過(guò)電子束曝光制作源、漏電極和導(dǎo)電溝道的膠圖形；(3)通過(guò)干法刻蝕或濕法刻蝕將膠圖形轉(zhuǎn)移到SOI襯底的頂層硅上；(4)通過(guò)光學(xué)光刻和剝離方式制作源、漏接觸電極；(5)通過(guò)電子束蒸發(fā)技術(shù)蒸鍍一薄層硅；(6)通過(guò)快速熱退火方法制備硅量子點(diǎn)；(7)通過(guò)電子束蒸發(fā)方法和剝離方式制作柵電極。
2、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(1)中的SOI襯底中頂層硅厚度為49-51nm，埋層氧化層厚度為 365-385nm，頂層硅電阻率O.01Qcm。
3、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(2)中所用電子束光刻膠為負(fù)膠HSQ或正膠Zep520。
4、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(3)中干法刻蝕為用SF6和CHF3的混合氣體進(jìn)行等離子體刻蝕；濕法刻 蝕所用刻蝕液為HN03 、 NH4F和H20的混合物。
5、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(3)中刻蝕深度為50-60nm，刻蝕深度通過(guò)刻蝕時(shí)間來(lái)控制。
6、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(4)中的源、漏接觸電極為Al/Au電極，厚度為160-180nm。
7、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(5)中薄層硅的厚度為9-llnm。
8、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(6)中硅量子點(diǎn)顆粒的大小為10-20nm。
9、 根據(jù)權(quán)利要求1所述的單電子存儲(chǔ)器的制備方法，其特征在于所述 步驟(7)中制作的柵電極柵寬為20-40nm，厚為80-100nm,材料為Au或Al金屬。
全文摘要
本發(fā)明涉及納米器件制作技術(shù)領(lǐng)域的一種單電子存儲(chǔ)器的制備方法。為了解決現(xiàn)有單電子存儲(chǔ)器制備技術(shù)中工藝步驟復(fù)雜的缺點(diǎn)，本發(fā)明的目的在于提供一種單電子存儲(chǔ)器的制備方法，采用電子束光刻技術(shù)和刻蝕技術(shù)制作電極圖形和導(dǎo)電溝道，通過(guò)光學(xué)光刻和剝離方式制作源、漏接觸電極，通過(guò)電子束蒸發(fā)手段制備薄層硅，然后通過(guò)快速熱退火技術(shù)將表面的薄層硅制作成硅量子點(diǎn)，最后通過(guò)剝離工藝制作柵電極。本發(fā)明工藝步驟簡(jiǎn)單，能與傳統(tǒng)的微電子工藝兼容。使用本發(fā)明方法制備的單電子存儲(chǔ)器具有很大的一致性，且操作電壓低、功耗小。
文檔編號(hào)H01L21/8239GK101521181SQ20091008019
公開(kāi)日2009年9月2日 申請(qǐng)日期2009年3月25日 優(yōu)先權(quán)日2009年3月25日
發(fā)明者明 劉, 張培文, 朱晨昕, 李昊峰, 李維龍, 銳 賈, 晨 陳 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所