專利名稱：提高經(jīng)過多次擦寫周期后電荷保持能力的存儲單元結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種提高經(jīng)過多次擦寫周期后電荷保持能力的存儲單元結(jié)構(gòu)。
背景技術(shù)：
目前，以氧化層-氮化層-氧化層(ONO)三層結(jié)構(gòu)作為介電質(zhì)構(gòu)成電容器，以在 ONO結(jié)構(gòu)的氮化層(Nitride)中儲存電荷，所以將ONO結(jié)構(gòu)稱為電荷存儲層。電荷存儲層 在非易失性存儲器(non-volatile memory)中是比較核心的結(jié)構(gòu)，非易失只讀存儲裝置，例 如只讀存儲器(ROM)、可編程只讀存儲器(PR0M)、可擦除可編程只讀存儲器(EPROM)以及其 它更高級的非易失只讀存儲裝置已普遍應(yīng)用于手機(jī)、筆記本電腦、掌上電腦、數(shù)碼相機(jī)等領(lǐng) 域。結(jié)合如圖1所示的存儲單元結(jié)構(gòu)示意圖，詳細(xì)說明現(xiàn)有技術(shù)中形成存儲單元的流 程，其包括以下步驟步驟11、首先在半導(dǎo)體襯底100上形成0N0電荷存儲層101。步驟12、在0N0電荷存儲層101上形成位線(bit line, BL)多晶硅柵102。步驟13、在BL多晶硅柵102的兩側(cè)形成側(cè)壁(spacer) 103。BL spacer寬度為 180 250 埃。步驟14、在半導(dǎo)體襯底100上進(jìn)行口袋注入(Pocket implantation, PKTimp)，形 成PKT區(qū)104，用于防止短溝道效應(yīng)。因?yàn)檫@道imp可以縮小耗盡層的寬度，不至于使得源 極和漏極的耗盡層連通。PKT imp所注入的元素類型與下面要進(jìn)行的位線注入(BL imp)相 反，例如PKT imp注入為P型元素氟化硼(BF2)或硼(B)JljBL imp注入的就是N型元素磷 (P)或砷(As)。步驟15、在BL多晶硅柵102兩側(cè)的半導(dǎo)體襯底100上，以BL多晶硅柵102及BL spaCerl03為掩蔽，進(jìn)行BL imp，形成BL imp區(qū)105，即形成源極和漏極。在BL多晶硅柵 102下的半導(dǎo)體襯底100上，源極和漏極之間所限定的區(qū)域?yàn)闇系绤^(qū)域(channel)。當(dāng)進(jìn)行寫入操作時(shí)，溝道區(qū)域內(nèi)的載流子電子通過熱載流子注入(HotCarrier Injection, HCI)的方式進(jìn)入電荷存儲層的Nitride中，當(dāng)進(jìn)行擦除操作時(shí)，BL imp區(qū)內(nèi)的 載流子空穴進(jìn)入電荷存儲層的Nitride中。從圖1中可以看出，BL imp區(qū)105與BL多晶硅柵102在半導(dǎo)體襯底內(nèi)的重疊部分 L是比較窄的，在8 12納米的范圍內(nèi)，也就是說電場控制窗口較小。當(dāng)進(jìn)行寫入和擦除操 作時(shí)，需要在BL多晶硅柵102以及BL imp區(qū)105上接入電壓，例如本發(fā)明具體實(shí)施例中進(jìn) 行擦除操作時(shí)，柵極電壓Vg = -7伏，源極電壓Vs浮置(不加電壓)，漏極電壓Vd = 5伏。 這樣，在接入電壓后，漏極中的空穴通過BL imp區(qū)105與BL多晶硅柵102在半導(dǎo)體襯底內(nèi) 的重疊部分進(jìn)入電荷存儲層的Nitride中，由于所述重疊部分L較窄，進(jìn)入Nitride中的空 穴就被局部地限制在與重疊部分L對應(yīng)的Nitride里的位置，這些空穴也只能中和該位置 上的電子，從而達(dá)到擦除效果。顯然，在擦除操作之前所進(jìn)行的寫入操作，很可能是分為多次完成，那么進(jìn)行寫入操作時(shí)進(jìn)入Nitride中的熱載流子電子由于多次寫入，所以Nitride 中的寫入電子分布就會變得比較寬，即大于空穴所處的位置寬度L，這樣雖然在進(jìn)行擦除操 作時(shí)空穴進(jìn)入Nitride中，但被局部地限制在與L對應(yīng)的Nitride里的位置，所以仍會剩 下部分空穴沒有和電子中和，也就是說沒有進(jìn)行真正完全的擦除操作。那么經(jīng)過高溫測試 (加速衰老試驗(yàn))，在高溫下，Nitride中沒有相互中和的電子和空穴就會結(jié)合到一起，產(chǎn)生 電荷的丟失，也就會出現(xiàn)在使用存儲裝置時(shí)常發(fā)生的問題經(jīng)過一段時(shí)間后，再使用存儲裝 置時(shí)發(fā)現(xiàn)存儲裝置不可讀或者數(shù)據(jù)錯(cuò)誤。這里所述高溫測試就是對上述現(xiàn)象的模擬。上述結(jié)構(gòu)的經(jīng)過多次擦寫周期后的電荷保持能力(Retention AfterCycling, RAC)比較低，多晶硅柵和BL imp區(qū)的重疊程度決定了 RAC，所以現(xiàn)有多晶硅柵和BL imp區(qū) 的相對位置是導(dǎo)致RAC較低的主要因素。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明解決的技術(shù)問題是提高經(jīng)過多次擦寫周期后電荷保持能力。為解決上述技術(shù)問題，本發(fā)明的技術(shù)方案具體是這樣實(shí)現(xiàn)的本發(fā)明公開了一種提高經(jīng)過多次擦寫周期后電荷保持能力的存儲單元結(jié)構(gòu)，包 括在半導(dǎo)體襯底上形成的氧化層_氮化層_氧化層ONO電荷存儲層；在所述ONO電荷存儲層上形成的位線多晶硅柵；在所述位線多晶硅柵的兩側(cè)形成的位線側(cè)壁層；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行口袋PKT注入，形成 的PKT區(qū)；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行位線注入，形成的位 線注入?yún)^(qū)；關(guān)鍵在于，所述位線多晶硅柵和位線注入?yún)^(qū)在半導(dǎo)體襯底內(nèi)有重疊，重疊部分長 度為27 33納米。所述位線側(cè)壁層的寬度為70 130埃。所述位線側(cè)壁層的寬度為70 130埃，同時(shí)所述位線多晶硅柵的寬度為165 170納米。由上述的技術(shù)方案可見，本發(fā)明中通過增加BL多晶硅柵和BL imp區(qū)在半導(dǎo)體 襯底內(nèi)的重疊程度，使得電場可控的窗口變大，從而有效提高了 RAC能力。BL多晶硅柵和 BL imp區(qū)重疊程度的增加，可以通過減小BLspacer的寬度來實(shí)現(xiàn)。優(yōu)選地，為了避免BL spacer寬度的減小，帶來的源極和漏極的穿通(punch-through)問題，同時(shí)增加BL多晶硅 柵的寬度，這樣就能夠更好地提高RAC能力。


圖1為現(xiàn)有技術(shù)存儲單元的結(jié)構(gòu)示意圖。圖2為本發(fā)明存儲單元的結(jié)構(gòu)示意圖。圖3為本發(fā)明形成存儲單元的流程示意圖。圖4為隨著BL多晶硅柵和BL imp區(qū)重疊程度的增加，RAC能力的變化示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案、及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對本發(fā)明進(jìn)一步詳細(xì)說明。本發(fā)明中通過增加BL多晶硅柵和BL imp區(qū)在半導(dǎo)體襯底內(nèi)的重疊程度，使得電 場可控的窗口變大，從而有效提高了 RAC能力。BL多晶硅柵和BL imp區(qū)重疊程度的增加， 可以通過減小BL spacer的寬度來實(shí)現(xiàn)。優(yōu)選地，為了避免BL spacer寬度的減小，帶來的 源極和漏極的穿通問題，同時(shí)增加BL多晶硅柵的寬度，這樣就能夠更好地提高RAC能力。結(jié)合如圖2所示的本發(fā)明存儲單元結(jié)構(gòu)示意圖，詳細(xì)說明本發(fā)明中形成存儲單元 的流程，示意圖如圖3所示，其包括以下步驟步驟31、首先在半導(dǎo)體襯底100上形成ONO電荷存儲層101。步驟32、在ONO電荷存儲層101上形成BL多晶硅柵202。步驟33、在BL多晶硅柵202的兩側(cè)形成BL spacer203。步驟34、在半導(dǎo)體襯底100上進(jìn)行PKT imp注入，形成PKT區(qū)104，用于防止短溝 道效應(yīng)。PKT imp所注入的元素類型與下面要進(jìn)行的BL imp相反，例如PKT imp注入為P 型元素BF2或B，則BL imp注入的就是N型元素P或As。步驟35、在BL多晶硅柵202兩側(cè)的半導(dǎo)體襯底100上，以BL多晶硅柵202及BL spaCer203為掩蔽，進(jìn)行BL imp，形成BL imp區(qū)105，即形成源極和漏極。在BL多晶硅柵 202下的半導(dǎo)體襯底100上，源極和漏極之間所限定的區(qū)域?yàn)闇系绤^(qū)域。本發(fā)明中為了增加BL多晶硅柵和BL imp區(qū)在半導(dǎo)體襯底內(nèi)的重疊程度，可以將 BL多晶硅柵兩側(cè)的BL spacer的寬度縮短，BL spacer縮短后的寬度為70 130埃，優(yōu)選 為90埃、100?；?20埃。使BL imp注入時(shí)，更加靠近BL多晶硅柵，因此重疊部分L增加 至27 33納米。進(jìn)一步地，如果減小了兩側(cè)BL spaCer203的寬度，仍然保持與現(xiàn)有相同的BL imp 方式，則雖然使得BL多晶硅柵和BL imp區(qū)的重疊程度增加，但是縮小了 BL imp區(qū)105之 間的距離，由此帶來源極和漏極的穿通問題。所以本發(fā)明的優(yōu)選實(shí)施例在制作存儲單元的 時(shí)候，為了避免上述穿通問題，在縮小BL spacer203的寬度的同時(shí)，增加BL多晶硅柵202 的寬度，從而保證BL imp區(qū)105之間的距離不變。S卩，相應(yīng)地，BL多晶硅柵202的寬度由 現(xiàn)有145 150納米，增加到165 170納米。通過圖1和圖2的比較可以看出，圖2中L 的寬度明顯變大。本發(fā)明優(yōu)選實(shí)施例中BL多晶硅柵兩側(cè)的BLspacer203減少的寬度，即為 BL多晶硅柵202增加的寬度。L寬度的變大，意味著進(jìn)行擦除操作時(shí)，電場可控的窗口的變大。熱載流子空穴以 該L寬度的窗口為范圍，由BL imp區(qū)進(jìn)入Nitride中，本發(fā)明實(shí)施例中根據(jù)電壓的接入方 式得知，熱載流子空穴是由右側(cè)的BL imp區(qū)，通過L進(jìn)入到Nitride中。即使Nitride中 電子的分布比較寬，空穴也能在較寬的范圍內(nèi)進(jìn)入Mtride，與電子發(fā)生中和，即大大提高 了電子和空穴的結(jié)合能力，從而使存儲裝置完成擦除操作，不會有后續(xù)電荷丟失，出現(xiàn)存儲 裝置不可讀或者數(shù)據(jù)錯(cuò)誤的問題?？傊行岣吡舜鎯ρb置經(jīng)過多次擦寫周期后的電荷 保持能力。圖4為隨著BL多晶硅柵和BL imp區(qū)重疊程度的增加，RAC能力的變化示意圖。其 中，橫坐標(biāo)為BL多晶硅柵和BL imp區(qū)重疊的尺寸，單位為納米(nm)，縱坐標(biāo)為RAC能力的大小，以閾值電壓(Vt)的變化量來衡量RAC能力，因?yàn)閂t的變化量即意味著電荷的丟失量 (charge loss)。Vt的單位為毫伏(mv)。從圖4中可以看出，隨著重疊尺寸的增加，電荷的 丟失程度，也即Vt的變化量是逐漸減少的，說明RAC的能力也隨著重疊程度的增加而逐漸 得到提高。 以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在 本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù) 范圍之內(nèi)。
權(quán)利要求
一種提高經(jīng)過多次擦寫周期后電荷保持能力的存儲單元結(jié)構(gòu)，包括在半導(dǎo)體襯底上形成的氧化層 氮化層 氧化層ONO電荷存儲層；在所述ONO電荷存儲層上形成的位線多晶硅柵；在所述位線多晶硅柵的兩側(cè)形成的位線側(cè)壁層；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行口袋PKT注入，形成的PKT區(qū)；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行位線注入，形成的位線注入?yún)^(qū)；其特征在于，所述位線多晶硅柵和位線注入?yún)^(qū)在半導(dǎo)體襯底內(nèi)有重疊，重疊部分長度為27～33納米。
2.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述位線側(cè)壁層的寬度為70 130埃。
3.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述位線側(cè)壁層的寬度為70 130埃，同時(shí) 所述位線多晶硅柵的寬度為165 170納米。
全文摘要
本發(fā)明公開了一種提高經(jīng)過多次擦寫周期后電荷保持能力的存儲單元結(jié)構(gòu)，包括在半導(dǎo)體襯底上形成的氧化層-氮化層-氧化層ONO電荷存儲層；在所述ONO電荷存儲層上形成的位線多晶硅柵；在所述位線多晶硅柵的兩側(cè)形成的位線側(cè)壁層；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行口袋(PKT)注入，形成的PKT區(qū)；在半導(dǎo)體襯底上以位線多晶硅柵和位線側(cè)壁層為掩蔽，進(jìn)行位線注入，形成的位線注入?yún)^(qū)；所述位線多晶硅柵和位線注入?yún)^(qū)在半導(dǎo)體襯底內(nèi)有重疊，重疊部分長度為27～33納米。該結(jié)構(gòu)能夠有效提高存儲裝置的電荷保持能力。
文檔編號H01L29/792GK101989605SQ20091005576
公開日2011年3月23日 申請日期2009年7月31日 優(yōu)先權(quán)日2009年7月31日
發(fā)明者司偉, 徐美玲, 蔡信裕, 陳自凡, 韓永召 申請人:中芯國際集成電路制造(上海)有限公司