專利名稱：用于高壓設(shè)備的靜電放電保護構(gòu)圖的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體器件技術(shù)，具體地，涉及一種高壓靜電放電
(ESD)保護構(gòu)圖。
背景技術(shù)：
計算機微芯片已經(jīng)滲透到現(xiàn)代生活的方方面面。從嵌入到小設(shè)備中的單個微芯片到使我們的飛機飛行、汽車行駛的大量微芯片，我們對半導(dǎo)體器件技術(shù)的依賴性越來越大?？紤]由半導(dǎo)體器件控制的所有重要操作，其中最重要的一個話題就是這些器件的耐久性和可靠性。在半導(dǎo)體器件設(shè)計中的一個前提要素是保護器件不受到靜電放電(ESD)的影響。ESD是指不同電位物體之間的電荷轉(zhuǎn)移。ESD是固體電子學(xué)中嚴重的問題。集成電路由硅等半導(dǎo)體材料或二氧化硅等絕緣材料制成。當被施加高壓時， 一些半導(dǎo)體材料會受到永久的損傷，從而改變其電特性，使其退化或受到破壞。這還有可能擾亂電子系統(tǒng)的正常操作，導(dǎo)致設(shè)備失效和失靈。
中的任何環(huán)節(jié)。在缺少控制的環(huán)境里不適當?shù)亟佑|器件或者運用了不符合標準的ESD控制方法都有可能導(dǎo)致?lián)p傷的發(fā)生。 一般來說，ESD損害被分為毀滅性失效和隱蔽缺陷兩類。
在經(jīng)過ESD事件后，如果電子器件不再具有功能則發(fā)生毀滅性失效。ESD事件可以引起金屬溶化，結(jié)的擊穿，甚至是氧化物失效。因此，器件的電路會被永久性損壞從而造成器件的失效。在器件發(fā)貨之前進行測試時這種失效經(jīng)常能夠被檢測出來。然而，如果ESD事件發(fā)生在測試之后，那么該損害將會直到器件在操作中失效后，才能夠被發(fā)現(xiàn)。
另一方面，隱蔽缺陷通常更難被識別。經(jīng)歷ESD事件后，器件可能僅是部分地退化，但是其仍然可以繼續(xù)執(zhí)行其預(yù)期的功能。然而，這種退化通常會極大地縮短器件的使用壽命。采用具有這種隱蔽缺陷器件的產(chǎn)品或系統(tǒng)可能會在用戶使用后，過早的出現(xiàn)失效。修復(fù)這種失效通常需要花費很高的費用，并且在一些應(yīng)用場合還可能引起人身事故。
已開發(fā)了各種外部方法和流程以避免在加工和器件制造期間的ESD損傷。制造商經(jīng)常采用靜電保護區(qū)(EPA)。 EPA可以是小面積的工作位或者是大面積的制造區(qū)。EPA方法的主要原則是(l)在對ESD敏感的電子設(shè)備附近不存在高放電材料；(2 )所有傳導(dǎo)材料都接地；且(3)工人也與地連接。堅持這些原則可防止靜電積累在對ESD敏感的電子設(shè)備上。國際標準已經(jīng)用來對典型的EPA進行定義，例如，從國際電工委員會(IEC)或美國國家標準委員會(ANSI)中可以找到這些標準。
采用EPA進行防止ESD可包括采用合適的對ESD安全的封裝材料，在裝配工人身穿的工作服上設(shè)置導(dǎo)電的細絲，采用導(dǎo)電的腰帶和鞋帶以防止在工人身體上積聚高電壓，使用防靜電墊子或?qū)щ姷孛娌牧弦允褂泻Φ碾娮与姾蓪?dǎo)出工作區(qū)，及采用濕度控制。由于聚集在大部分表面的薄的濕氣層會驅(qū)散電子電荷，因此潮濕的環(huán)境可防止靜電電荷的產(chǎn)生。有時也會用離子發(fā)生器將離子射入到周圍的氣流中。離子化系統(tǒng)有助于中和在絕緣材料或電介質(zhì)材料上的帶電表面區(qū)域。
除了這些外部防ESD手段，芯片設(shè)計者還把ESD保護從內(nèi)部加入器件設(shè)計。已經(jīng)在具有源/漏(S/D)和柵的場效應(yīng)晶體管(FET)中采用了多種增加N+或P+摻雜區(qū)域的方法和構(gòu)造。 一種通用的方法是在各個接觸孔之間設(shè)置零間隙(zero-space )的N+ S/D注入?yún)^(qū)。
該零間隙的N+ S/D注入?yún)^(qū)及類似構(gòu)造的缺點是對于高壓應(yīng)用場合沒有典型地提供好的和合格的ESD保護。

發(fā)明內(nèi)容
本發(fā)明的優(yōu)選實施例采用分離的N+S/D島注入的構(gòu)圖加強在高壓應(yīng)用環(huán)境的ESD保護，通過本發(fā)明的優(yōu)選實施例總體上解決和克服了上述那些和其它問題，總體上取得了技術(shù)效果。本發(fā)明的典型實施例針對半導(dǎo)體器件，該半導(dǎo)體器件包括柵區(qū)和對應(yīng)的多個第一和第二源/漏接觸孔，他們的每個共同形成多個晶體管。所述半導(dǎo)體器件還具有多個載流子摻雜的注入?yún)^(qū)，這些載流子摻雜的注入?yún)^(qū)的每一個都環(huán)繞一個對應(yīng)的所述第一源/漏接觸孔；還有多個隔離區(qū)，該隔離區(qū)在每兩個連續(xù)的載流子摻雜的注入?yún)^(qū)之間。
本發(fā)明另外的典型實施例針對制造高壓半導(dǎo)體器件的方法。該方法包
括在半導(dǎo)體襯底上形成柵結(jié)構(gòu)；在所述半導(dǎo)體襯底上形成多個第一和第二源/漏區(qū)，他們中的每個共同形成多個晶體管；在環(huán)繞所述第一源/漏區(qū)處注入第一載流子類型；在所述第一源/漏區(qū)的四周注入氧化物，這樣所述氧化物在環(huán)繞所述第一源/漏區(qū)的島中產(chǎn)生第一載流子類型的摻雜。通過環(huán)繞的氧化物，使得這些島區(qū)域的每一個也與其相鄰的島區(qū)域和柵接觸孔隔離。在這些島區(qū)域的每一個中也形成有多個接觸孔。
本發(fā)明另外的典型實施例針對半導(dǎo)體器件，其由在襯底上的多個晶體管構(gòu)成。所述多個晶體管包括為所述多個晶體管中每個晶體管提供柵端和接觸孔的共用柵區(qū)。所述晶體管還包括多個與所述共用柵區(qū)相關(guān)的源端，每個源端具有源接觸孔并為所述多個晶體管提供獨立的源端。所述晶體管還包括多個與所述共用柵區(qū)相關(guān)的漏端，每個所述漏端具有漏接觸孔，每個所述漏端對應(yīng)于所述多個源端中相應(yīng)的一個源端。所述半導(dǎo)體器件也包括多個隔離區(qū)，每個所述漏端都環(huán)繞有隔離區(qū)。
成共用柵區(qū)，所述共用柵區(qū)具有電接觸孔；沿所述共用源區(qū)的第一邊在所述襯底中形成共用源區(qū)；沿所述共用源區(qū)的第二邊在所述襯底中形成多個漏區(qū)，其中每個漏區(qū)都環(huán)繞有隔離區(qū)，該隔離區(qū)將所述每個漏端與所述多個漏端中的其它漏端隔離；在所述多個漏端的每個漏端上構(gòu)造多個漏接觸孔；并在所述共用源區(qū)上生成多個源接觸孔，其中，所述多個漏端中的每個漏端、所述共用柵區(qū)和與所述多個源接觸孔中每個對應(yīng)的部分共用源區(qū)，他們的相對取位構(gòu)成了襯底上的多個晶體管。
本發(fā)明更典型的實施例針對半導(dǎo)體組件，其由在襯底上的多個半導(dǎo)體器件構(gòu)成。所述多個半導(dǎo)體器件包括多個晶體管，包括至少一個跨過所述襯底一部分的共用柵區(qū)，所述至少一個共用柵區(qū)具有柵電接觸孔；與所述至少一個共用柵區(qū)相關(guān)的多個第一 S/D端，所述多個第一 S/D端的每一個都具有第一端電接觸孔；與所述多個第一 S/D端中對應(yīng)的各第一 S/D端相關(guān)的多個第二S/D端，，所述多個第二 S/D端的每個都具有第二端電接觸孔，其中，多個第二S/D端、多個第一 S/D端中對應(yīng)的第一 S/D端，和至少一個共用柵區(qū)構(gòu)成多個晶體管。所述晶體管還包括多個端隔離區(qū)，其位于所述多個第二 S/D端中每個第二 S/D端的周圍。所述半導(dǎo)體器件進一步包括多個器件隔離區(qū)，其位于所述襯底上所述多個半導(dǎo)體器件中每個半導(dǎo)體器件的周圍。


下面結(jié)合附圖進行描述，以便更完整地理解本發(fā)明的實施例及其優(yōu)點，其中
圖i為具有零間隙N+S/D注入?yún)^(qū)的晶體管組平面視圖2為根據(jù)本發(fā)明一個實施例構(gòu)造的晶體管組的平面視圖3為具有零間隙N+ S/D注入?yún)^(qū)的另一示例的晶體管組的平面視
圖4為根據(jù)本發(fā)明另一實施例構(gòu)造的晶體管組的平面視圖5 A為根據(jù)本發(fā)明第 一 示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖2中所示的線#殳A-A，對應(yīng)；
圖5 B為根據(jù)本發(fā)明第 一 示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖2中所示的線段B-B，對應(yīng)；
圖6為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖2中所示的線段A-A，對應(yīng)；
圖7為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖2中所示的線段B-B，對應(yīng)；
圖8為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖2中所示的線段A-A，對應(yīng)；
圖9A為根據(jù)本發(fā)明第 一示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖4中所示的線段A-A，對應(yīng)；
圖9B為根據(jù)本發(fā)明第 一 示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖4中所示的線段B-B，對應(yīng)；
圖IO為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組的剖面視圖，其中該剖面與圖4中所示的線段A-A，對應(yīng)。
具體實施例方式
以下詳述目前優(yōu)選的實施方式的制造和利用。然而，可以理解的是本發(fā)明提供許多可應(yīng)用的發(fā)明概念，這些概念可實施于各種廣泛的特定情況。
用以限制本發(fā)明的范圍。
現(xiàn)在參照圖1，示出了具有零間隙N+摻雜的S/D區(qū)103的晶體管組10的平面視圖。晶體管組10包括S/D接觸孔100和101,和柵102。通過在S/D接觸孔100處設(shè)置N+摻雜區(qū)而為晶體管組10提供ESD保護。盡管零間隙N+摻雜區(qū)103減少了在高電壓運行時發(fā)生的擊穿，但在晶體管組10中仍然繼續(xù)經(jīng)歷著與ESD相關(guān)的橫向和其它擊穿電流泄露。
圖2為示出了根據(jù)本發(fā)明一個實施例構(gòu)造的晶體管組20的平面視圖。晶體管組20包括S/D接觸孔200 (漏)和201 (源)與柵(202 )，其與晶體管組10 (圖1 )類似。然而，晶體管組20提供了獨立的載流子摻雜的島以替代連續(xù)的摻雜區(qū)，如在S/D接觸孔200中每個接觸孔處的N+摻雜島203。間隙204提供了 S/D接觸孔200中的各個接觸孔及他們各自的N+摻雜島203之間的隔離。在高壓應(yīng)用環(huán)境時，該隔離極大地減少了晶體管組20中電流泄露的總量。
在N+摻雜島203中的N+摻雜與周圍襯底中的較輕摻雜之間有結(jié)，該結(jié)提供了針對于現(xiàn)有方法中連續(xù)的N+摻雜的電流來說更高的阻擋層。因此通過采用N+摻雜島203限制穿過S/D接觸孔200的電流，從而使得穿透S/D接觸孔200的電流更加均勻。這種均勻性阻止了在ESD事件期間經(jīng)常出現(xiàn)的非常高的電流通過。此外，由于穿過S/D接觸孔201的電流與穿過S/D接觸孔200的電流有關(guān)，因此這個限制還保護了晶體管免于被通常伴隨ESD事件的過電流損壞。
例如硅、砷化鎵、鍺等。不能限制本發(fā)明的實施例采用任何特殊類型的半導(dǎo)體材料。
圖3為示出了具有零間隙N+摻雜S/D區(qū)303的晶體管組30的平面視圖。晶體管組30包括S/D接觸孔300和301，多晶硅(poly)柵302。通過在S/D接觸孔300處設(shè)置N+摻雜區(qū)域303將ESD保護應(yīng)用于晶體管組30。盡管零間隙N+摻雜區(qū)303減少了發(fā)生在高壓工作時的擊穿，但在晶體管組30中仍然繼續(xù)經(jīng)歷著與ESD相關(guān)的橫向和其它擊穿電流泄露。
圖4為示出了根據(jù)本發(fā)明一個實施例構(gòu)造的晶體管組40的平面視圖。晶體管組40包括S/D接觸孔400 (漏)和401 (源)和柵402,其與晶體管組30 (圖3 )類似。然而，晶體管組40提供N+摻雜島403以替代連續(xù)的摻雜區(qū)，該N+摻雜島403是由單獨的游離氧化物(free oxide)雜質(zhì)或形貌(feature )生成的，例如環(huán)繞著S/D接觸孔400中每個接觸孔的游離氧化物405。間隙404以及游離氧化物405附加的隔離特性提供了S/D接觸孔400中各個接觸孔和多晶石圭4冊端402之間的隔離。在高電壓應(yīng)用時，該隔離大大地減少了晶體管組40中的電流泄漏量。
應(yīng)該注意，本發(fā)明的各個實施例可采用不同的各類的氧化物，例如二氧化硅，氮化硅等。本發(fā)明的實施例并不限于采用任何具體類型的氧化物。
圖5A為根據(jù)本發(fā)明第一示例實施例構(gòu)造的晶體管組50的剖面視圖，其中剖面與圖2所示的線段A-A，對應(yīng)。在該第一實施例中，采用場效氧化物500對器件進行隔離。在互補金屬氧化物半導(dǎo)體場效應(yīng)晶體管(CMOS)隔離技術(shù)中通常使用埋層502。其余實施例包括高壓襯底501，該高壓襯底501具有為源201提供有源區(qū)的P型基(P-base)區(qū)域503。參考圖2所示的平面視圖，晶體管組50包括柵202、 N+摻雜島203和漏200，雖然漏200在圖5A上未示出，但其位于N+摻雜島203的中間。如上所述，在高壓村底501中的較輕摻雜襯底和N+摻雜島203之間有阻擋層，該阻擋層對流過漏200的電流量和均勻性有限制性影響。圖5B為根據(jù)本發(fā)明第一示例實施例構(gòu)造的晶體管組50的剖面視圖，其中該剖面與圖2中所示的線段B-B，對應(yīng)。圖5B是對N+摻雜島203的指導(dǎo)說明。由于圖5B中示出的剖面與圖2中的線段B-B，相關(guān)，因此沒有示出N+摻雜島區(qū)。這是因為N^參雜島是不連續(xù)的。
圖6為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組60的剖面視圖，其中該剖面與圖2所示的線段A-A，對應(yīng)。在這個圖6示出的附加實施例中，沒有呈現(xiàn)在圖5A和圖5B中所描述的實施例中的埋層。晶體管組60包括用于隔離器件的場效氧化雜質(zhì)或構(gòu)造600,高壓襯底601,和用于形成源201的P型基區(qū)域602。還示出了柵202和N+摻雜島203，漏200將設(shè)在N+摻雜島203中。因此，通過在不同摻雜的高壓襯底601和N+摻雜島203之間的結(jié)實現(xiàn)對電流進行限制。
也應(yīng)該注意，正如圖5B所描述的那樣，晶體管組60在線l殳B-B，處也沒有顯示N+摻雜島203的剖面視圖。然而為了簡明的目的，對于圖6-8將不再示出該N+摻雜島203的剖面視圖。
圖7為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組70的剖面視圖，其中該剖面與圖2所示的線段A-A，對應(yīng)。在該實施例中，采用淺槽隔離(STI) 700對器件進行隔離。采用STI與先前圖示所采用的場效氧化雜質(zhì)或形貌通常應(yīng)用于不同尺寸的半導(dǎo)體技術(shù)。晶體管組70也包括埋層702，其通常作為CMOS技術(shù)中的隔離。其余實施例包括具有P型基區(qū)域703的高壓襯底701,該P型基區(qū)域703為源201提供有源區(qū)。參照圖2中所示的平面一見圖，晶體管組70包括4冊202， N+摻雜島203，和漏200，雖然未示出漏200，但其在N+摻雜島203的中部。如上所述，在高壓襯底中的較輕摻雜襯底與N+摻雜島203之間有結(jié)，該結(jié)對于流過漏200的電流量和均勻性有限制性影響。
圖8為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組的剖面圖，其中該剖面與圖2所示的線段A-A，對應(yīng)。在圖8中示出的這個另一實施例中，沒有呈現(xiàn)圖7中描述的實施例中所出現(xiàn)的埋層。晶體管組80包括用于隔離器件的STI800，襯底801，和源201的P型基區(qū)域802。還示出了柵202和N+摻雜島203，在N+摻雜島203中設(shè)置漏200。因此，通過在不同摻雜的高壓襯底601和N+摻雜島203之間的結(jié)實現(xiàn)對電流進行限制。
圖9A為才艮據(jù)本發(fā)明第一示例實施例構(gòu)造的晶體管組90的剖面圖，其中該剖面與圖4所示的線段A-A，對應(yīng)。在該實施例中，采用場效氧化物900隔離器件。其余實施例包括高壓襯底902,該高壓村底902具有為源401提供有源區(qū)的P型基區(qū)域903。參考圖4中所示的平面圖，晶體管組90包括多晶硅柵402、 N+摻雜島403，和漏400，雖然未示出漏400,但其在N+摻雜島403的中部。除這些組成外，晶體管組90包括游離氧化物405,其不^又生成N+摻雜島403,還提高了該構(gòu)造的隔離和限流效應(yīng)。
圖9B為根據(jù)本發(fā)明第一示例實施例構(gòu)造的晶體管組卯的剖面圖，其中該剖面與圖4所示的線段B-B，對應(yīng)。正如圖5B —樣，圖9B對于N+摻雜島403 (圖9A)是指導(dǎo)性的說明。由于圖9B中示出的剖面與圖4中的線段B-B，相關(guān)，其切穿了游離氧化物雜質(zhì)405的周圍。
圖10為根據(jù)本發(fā)明另一示例實施例構(gòu)造的晶體管組1000的剖面圖，其中該剖面與圖4所示的線段A-A，對應(yīng)。在這個另外的實施例中，晶體管組1000包括用于隔離器件的STIIOOI、襯底1003、和用于產(chǎn)生源401的P型基區(qū)域1004。還示出了柵402和N+摻雜島403，在N+摻雜島203中設(shè)置漏端200。如圖9A和9B，通過游離氧化物1002形成N+摻雜島403。因此，通過在襯底1003和游離氧化物1002之間的結(jié)對電流實現(xiàn)了限制。
在本發(fā)明各個實施例的工藝中，在形成這些晶體管組的標準工藝期間，生成這樣N+或P+摻雜的島，從而替代圍繞在每個晶體管漏的淀積的連續(xù)N+或P+摻雜區(qū)。因此，形成晶體管組的這些多晶體管的每個漏將都有環(huán)繞它的N+或P+摻雜隔離島。這可通過在環(huán)繞的村底中摻雜P或N型材料實現(xiàn)，或者通過用某種絕緣物或氧化物環(huán)繞摻雜的區(qū)域?qū)崿F(xiàn)，例如游離氧化物。由于得到的漏區(qū)的隔離能夠控制或限制通過它的電流量，因此通過這些晶體管生成的電流更加均勻。這有助于防止由ESD事件引起的晶體管損傷。
雖然，已經(jīng)詳細地描述了本發(fā)明及其優(yōu)點，但是應(yīng)該明白在不偏離由權(quán)利要求確定的本發(fā)明的思想和范圍情況下，能夠進行各種各樣的變化、替換、和變型。然而，本申請的范圍不是為了限定在說明書中所描述的工藝、器件、制造以及物質(zhì)的構(gòu)成、設(shè)備、方法和步驟。正如本領(lǐng)域技術(shù)人員能夠容易從本發(fā)明的公開內(nèi)容中理解的，根據(jù)本發(fā)明，可以利用與這里所描述的相應(yīng)實施方式發(fā)揮基本相同的功能或達到基本相同的結(jié)果的現(xiàn)有或以后開發(fā)的工藝、器件、制造以及物質(zhì)的構(gòu)成、設(shè)備、方法和步驟。因此，所附的權(quán)利要求的目的是在它們的范圍內(nèi)包括這些工藝、器件、制造、材料成分、設(shè)備、方法或步驟。
權(quán)利要求
1、一種半導(dǎo)體器件，包括在襯底上的多個晶體管，所述多個晶體管包括共用柵區(qū)，所述共用柵區(qū)為所述多個晶體管中每個晶體管提供柵端和接觸孔；與所述共用柵區(qū)相關(guān)的多個源端，所述多個源端中的每個源端具有源接觸孔，并為所述多個晶體管中的每個晶體管提供單獨的源端；與所述共用柵區(qū)相關(guān)的多個漏端，所述多個漏端中的每個漏端具有漏接觸孔，其中所述多個漏端的每個漏端都對應(yīng)于所述多個源端中相應(yīng)的一個；和環(huán)繞所述多個漏端中每個漏端的多個隔離區(qū)。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述多個漏端中的每個 漏端包括N+摻雜區(qū)，且其中所述多個隔離區(qū)中的每個隔離區(qū)包括構(gòu)成所述 襯底的輕T^^參雜區(qū)。
3、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述多個漏端中的每個 漏端包括N+摻雜區(qū)，且其中所述多個隔離區(qū)中的每個隔離區(qū)包括氧化層， 所述氧化層部分地位于所述襯底的表面之下，部分地位于所述表面之上。
4、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述多個漏端包括？+ 摻雜區(qū)，且其中所述多個隔離區(qū)包括構(gòu)成所述襯底的輕P摻雜區(qū)。
5、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述多個漏端中的每個 漏端包括P+摻雜區(qū)，且其中所述多個隔離區(qū)的每個隔離區(qū)包括氧化層，所 述氧化層部分地位于所述襯底表面之下，部分地位于所述表面之上。
6、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述村底包括高壓襯底。
7、 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中，所述高壓襯底包括埋層。
8、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，通過以下結(jié)構(gòu)之一將所 述半導(dǎo)體器件與另外的一個或更多半導(dǎo)體器件隔離一個或多個淺槽隔離(STI)構(gòu)造；和 一個或多個場效氧化物構(gòu)造。
9、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述柵區(qū)包括多晶硅。
10、 一種制造半導(dǎo)體器件的方法，包括 形成沿襯底的共用柵區(qū)，所述共用柵區(qū)具有電接觸孔； 形成在所述襯底中沿所述共用柵區(qū)第 一 邊的共用源區(qū)； 形成在所述襯底中沿所述共用柵區(qū)第二邊的多個漏端，其中所述多個漏端中的每個漏端為隔離區(qū)所環(huán)繞，所述隔離區(qū)將所述多個漏端中的每個 漏端與所述多個漏端中的其它漏端隔離；在所述多個漏端的每個漏端上構(gòu)造多個漏接觸孔；在所述共用源區(qū)上產(chǎn)生多個源接觸孔，其中所述多個漏端的每一個、 所述共用柵區(qū)和對應(yīng)于所述多個源接觸孔的每一個的部分所述共用源區(qū)的 取位關(guān)系構(gòu)成了所述襯底上的多個三極管。
11、 根據(jù)權(quán)利要求IO所述的方法，還包括 在所述多個漏端中每個漏端的四周刻蝕溝槽；和 在所述溝槽內(nèi)淀積氧化層，其中，所述淀積的氧化層包括所述隔離區(qū)。
12、 根據(jù)權(quán)利要求IO所述的方法，其中，所述形成所述多個漏端的步 驟包括摻雜所述襯底以得到所述多個漏端的N+摻雜，其中所述襯底為輕摻雜 的N型襯底。
13、 根據(jù)權(quán)利要求IO所述的方法，其中，所述形成所述多個漏端的步 驟包括摻雜所述襯底以得到所述多個漏端的P+摻雜，其中所述襯底為輕摻雜 的P型襯底。
14、 根據(jù)權(quán)利要求IO所述的方法，還包括在環(huán)繞所述半導(dǎo)體器件的所述襯底中刻蝕淺溝槽；和 用絕緣材料填充所述淺溝槽，其中所述絕緣材料將所述半導(dǎo)體器件與 在所述村底上其它的一個或多個半導(dǎo)體器件隔離。
15、 一種半導(dǎo)體組件，包括在襯底上的多個半導(dǎo)體器件，其中所述多個半導(dǎo)體器件中每個半導(dǎo)體 器件包括多個晶體管，所述多個晶體管包括至少一個跨過所述襯底一部分的共用柵區(qū)，所述至少一個共用柵區(qū)具有柵電接觸孔；與所述至少一個共用柵區(qū)相關(guān)的多個第一 S/D端，所述多個 第一 S/D端中的每個第一 S/D端具有第一端電接觸孔；與所述多個第一 S/D端中對應(yīng)的每個相關(guān)的多個第二 S/D 端，所述多個第二 S/D端中的每個具有第二端電接觸孔，其中所述多個第 二S/D端，所述第一 S/D端組中對應(yīng)的一個，和所述至少一個共用柵區(qū)構(gòu) 成所述晶體管組；和位于所述多個第二S/D端中每個周圍的多個端隔離區(qū)；和 位于在所述襯底上的所述多個半導(dǎo)體器件中的每個周圍的多個隔離區(qū)。
全文摘要
公開了一種用于高壓設(shè)備的靜電放電保護構(gòu)圖，通過生成環(huán)繞晶體管源或漏的隔離島，以提供所述源或漏之間增強的電流隔離。該隔離島是所述源/漏處較高摻雜的區(qū)域。這個較高摻雜的島區(qū)與環(huán)繞的襯底之間的結(jié)用于限制穿透所述源/漏的電流總量。另外，可采用氧化物特性以生成環(huán)繞所述源/漏接觸孔的島。并且該隔離效應(yīng)使通過所述器件的電流量更加均勻，從而保護器件不會受到ESD所引起的損傷。
文檔編號H01L27/02GK101599488SQ20091000156
公開日2009年12月9日 申請日期2009年1月12日 優(yōu)先權(quán)日2008年1月11日
發(fā)明者李建興, 歐東尼, 蔡泳田, 陳遂泓 申請人:臺灣積體電路制造股份有限公司