專利名稱：一種介電質(zhì)層結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種半導(dǎo)體器件結(jié)構(gòu)，特別是涉及一種介電質(zhì)層結(jié)構(gòu)。
背景技術(shù)：
隨著集成電路工藝的發(fā)展，多金屬層連線成為集成電路晶片上數(shù)量 級(jí)激增的電晶體連接的重要方式，同時(shí)，元件尺寸的縮小，對(duì)微影技術(shù)的 高解析度也提出了更高的要求，高清晰度顯影工藝的準(zhǔn)確性只能在基材本 身是完全的平坦化時(shí)才能達(dá)到，化學(xué)機(jī)械研磨作為一種全局平坦化方法，
目前已廣泛應(yīng)用于包括層間介電質(zhì)(Inter-LayerDielectric,簡(jiǎn)稱ILD)及 金屬層間介電質(zhì)(Inter-Metal Dielectric,簡(jiǎn)稱IMD)等的平坦化。
CMP工藝在實(shí)現(xiàn)表面平坦化的同時(shí)，能夠有效的降低缺陷密度，移 除晶片表面粗糙物以及外來的粒子，協(xié)助改進(jìn)產(chǎn)品的合格率。然而，CMP 本身也會(huì)引起缺陷，在與適當(dāng)?shù)腃MP后清洗(Post-CMP cleaning)技術(shù)
一同使用時(shí)，表面上的缺陷和雜質(zhì)一般都會(huì)被清除。
然而，大顆的外來粒子以及堅(jiān)硬的研磨墊則可能會(huì)導(dǎo)致晶片表面的刮 痕。氧化物表面若在化學(xué)機(jī)械研磨過程中造成刮痕，在后續(xù)的金屬化工藝 中，金屬就會(huì)填進(jìn)這些氧化物的刮痕中。如金屬鋁填進(jìn)刮痕中，可能造成 兩條平行的金屬線間的短路。鎢可能在鎢的化學(xué)機(jī)械研磨之后形成只有在 顯微鏡里才能看到的鎢金屬絲，這會(huì)導(dǎo)致短路或是交互影響而降低集成電 路的合格率。
通過上述方法制成的介電質(zhì)層結(jié)構(gòu)如圖1A-1B所示，半導(dǎo)體元件(未 圖示)形成于硅襯底10上，襯底10與金屬線12上的第一層介電質(zhì)層14為阻擋層， 一般為氧化物或氮化物，可由等離子增強(qiáng)型化學(xué)氣相沉積
(Plasma enhanced chemical vapor deposition,簡(jiǎn)禾爾PECVD)，低壓化學(xué)氣 相沉積(Low pressure chemical vapor deposition,簡(jiǎn)稱LPCVD)等設(shè)備沉 積而成，第二層介電質(zhì)層16為階梯覆蓋性比較好的氧化物(Un-doped Silicon Glass,簡(jiǎn)稱USG)或摻雜氧化物(Doped silicone Glass),可以用 APCVD， HDPCVD， LPCVD， SACVD等設(shè)備沉積，第三層介電質(zhì)層18 為PECVD沉積的氧化物，經(jīng)CMP研磨后，由于外在微粒的存在，可能 造成氧化物層表面刮痕20，在接下來的金屬沉積中，金屬可能沉積在刮 痕中，從而引起兩條獨(dú)立導(dǎo)線間的金屬線連線短路22。
另外，CMP的研磨厚度主要由研磨速率決定，主要由向下之力的壓 力、研磨墊的硬度以及所使用的研磨漿總量來決定，不同的薄膜有不同的 研磨速率，晶片內(nèi)(Wafer in Wafer)和晶片對(duì)晶片(Wafer to Wafer)的 均勻度都會(huì)受到研磨墊狀況、向下之力的壓力分布、晶片對(duì)研磨墊的相對(duì) 速度、固定環(huán)的位置以及晶片形狀的影響。由于CMP工藝的這種本質(zhì)和 特性，被研磨的介電質(zhì)層可能會(huì)呈現(xiàn)輕微的晶片與晶片之間的厚度差異， 同時(shí)，介電質(zhì)層的研磨后厚度與目標(biāo)值之間有一定的差異，體現(xiàn)為工藝能 力不足。
發(fā)明內(nèi)容
針對(duì)現(xiàn)有的CMP工藝存在的問題，本實(shí)用新型的目的是提出一種介 電質(zhì)層結(jié)構(gòu)，以解決在CMP研磨過程可能出現(xiàn)的刮痕問題而引起的金屬 連線問題，補(bǔ)償調(diào)整介電質(zhì)層的厚度，減少晶片與晶片之間的厚度差異。
為了達(dá)到本實(shí)用新型的上述及其他目的，本實(shí)用新型采用了如下的技 術(shù)方案
一種介電質(zhì)層結(jié)構(gòu)，包括-
襯底；
位于襯底之上的金屬線；
位于該襯底及該金屬線之上的第一層介電質(zhì)層，作為阻擋層；位于該第一層介電質(zhì)之上的第二層介電質(zhì)層；
位于該第二層介電質(zhì)層之上的第三層介電質(zhì)層，該第三層介電質(zhì)層的 表面通過化學(xué)機(jī)械研磨工藝達(dá)到表面的平坦化；以及
位于該第三層介電質(zhì)層之上的氧化物薄膜。
作為優(yōu)選，上述第一層介電質(zhì)層的材料為氧化物或氮化物。
作為優(yōu)選，上述第二層介電質(zhì)層的材料為未摻雜氧化硅(USG)或摻 雜氟、硼、磷的氧化硅(FSG， BPSG， PSG)。
作為優(yōu)選，上述第三層介電質(zhì)層為PECVD沉積的氧化物，其源材料 包括甲硅烷(SIH4)或正硅酸乙酯(TEOS)。
作為優(yōu)選，位于該第三層介電質(zhì)層之上的氧化物薄膜由PECVD設(shè)備 沉積，該氧化物薄膜的厚度根據(jù)介電質(zhì)層結(jié)構(gòu)的目標(biāo)厚度與CMP后的量 測(cè)厚度之差值決定。
作為優(yōu)選，上述氧化物薄膜的厚度為500A 3000A。
采用本實(shí)用新型的結(jié)構(gòu)，在經(jīng)過CMP研磨后的介電質(zhì)層表面重新補(bǔ) 沉積一層氧化物薄膜，有效地防止了因?yàn)镃MP刮痕而引起的金屬連線短 路問題；由于該層氧化物薄膜的厚度根據(jù)介電質(zhì)層的目標(biāo)厚度與CMP后 的量測(cè)厚度之差值決定，因此該層氧化物薄膜的沉積補(bǔ)償了介電質(zhì)層的厚 度，減少了晶片與晶片之間的厚度差異。


圖1A-1B為現(xiàn)有的CMP工藝制成的介電質(zhì)層結(jié)構(gòu)示意圖； 圖2為根據(jù)本實(shí)用新型的一種介電質(zhì)層結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步說明。
參見圖2， 一種介電質(zhì)層結(jié)構(gòu)，包括襯底30，該襯底30—般由硅 組成；位于襯底30之上的金屬線32;位于襯底30與金屬線32之上的第一層介電質(zhì)層34，該第一層介電質(zhì)層34作為阻擋層，其材料可為氧化物 或氮化物，可由PECVD、 LPCVD等設(shè)備沉積而成；位于該第一層介電 質(zhì)層34之上的第二層介電質(zhì)層36，其材料可為階梯覆蓋性較好的氧化物 例如未摻雜氧化硅(USG)或摻雜氟、硼、磷的氧化硅(FSG， BPSG， PSG)，可以用APCVD、 HDPCVD、 LPCVD、 SACVD等設(shè)備沉積；位 于該第二層介電質(zhì)層36之上的第三層介電質(zhì)層38，該第三層介電質(zhì)層38 可為PECVD沉積的氧化物，其源材料可以包括甲硅烷(SIH4)或正硅酸 乙酯(tetraethylorthosilicate，簡(jiǎn)稱TEOS)，該第三層介電質(zhì)層38的表面 可通過化學(xué)機(jī)械研磨工藝達(dá)到表面的平坦化；位于該第三層介電質(zhì)層38 之上的氧化物薄膜40，該氧化物薄膜40可由PECVD設(shè)備沉積，該氧化 物薄膜40的厚度根據(jù)晶片的目標(biāo)厚度與CMP后的量測(cè)厚度之差值決定， 其厚度一般為500A 3000A。
現(xiàn)有的介電質(zhì)層機(jī)構(gòu)，若在CMP前存在外在微粒，則在研磨的過程 中可能會(huì)形成刮痕，從而在后續(xù)的金屬化過程中，包括鋁的沉積以及鴇的 沉積中，可能造成兩條獨(dú)立的金屬線之間的短路及交互影響，同時(shí)由于 CMP研磨的特性，可能造成晶片與晶片之間的厚度差異，以及與目標(biāo)厚 度之間的差異。采用本實(shí)用新型的結(jié)構(gòu)之后，以上不足均得到有效的克服 和彌補(bǔ)。
當(dāng)然，本實(shí)用新型還可有其他實(shí)施例，在不背離本實(shí)用新型之精神及 實(shí)質(zhì)的情況下，所屬技術(shù)領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本實(shí)用新型作出各種相 應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實(shí)用新型權(quán)利要求 的保護(hù)范圍。
權(quán)利要求1.一種介電質(zhì)層結(jié)構(gòu)，其特征在于，包括襯底；位于襯底之上的金屬線；位于該襯底及該金屬線之上的第一層介電質(zhì)層，作為阻擋層；位于該第一層介電質(zhì)之上的第二層介電質(zhì)層；位于該第二層介電質(zhì)層之上的第三層介電質(zhì)層，該第三層介電質(zhì)層的表面通過化學(xué)機(jī)械研磨工藝達(dá)到表面的平坦化；以及位于該第三層介電質(zhì)層之上的氧化物薄膜。
2. 根據(jù)權(quán)利要求1所述的一種介電質(zhì)層結(jié)構(gòu)，其特征在于，上述第 一層介電質(zhì)層的材料為氧化物或氮化物。
3. 根據(jù)權(quán)利要求1所述的一種介電質(zhì)層結(jié)構(gòu)，其特征在于，上述第 二層介電質(zhì)層的材料為未摻雜氧化硅或摻雜氟、硼、磷的氧化硅。
4. 根據(jù)權(quán)利要求1所述的一種介電質(zhì)層結(jié)構(gòu)，其特征在于，上述第 三層介電質(zhì)層為PECVD沉積的氧化物，其源材料包括甲硅垸或正硅酸乙 酯。
5. 根據(jù)權(quán)利要求1 4中任一項(xiàng)所述的一種介電質(zhì)層結(jié)構(gòu)，其特征在 于，位于該第三層介電質(zhì)層之上的氧化物薄膜由PECVD設(shè)備沉積，該氧 化物薄膜的厚度根據(jù)介電質(zhì)層結(jié)構(gòu)的目標(biāo)厚度與CMP后的量測(cè)厚度之差 值決定。
6. 根據(jù)權(quán)利要求5所述的一種介電質(zhì)層結(jié)構(gòu)，其特征在于，上述氧 化物薄膜的厚度為500A 3000A。
專利摘要本實(shí)用新型涉及一種介電質(zhì)層結(jié)構(gòu)，其特征在于，包括襯底；位于襯底之上的金屬線；位于該襯底及該金屬線之上的第一層介電質(zhì)層，作為阻擋層；位于該第一層介電質(zhì)之上的第二層介電質(zhì)層；位于該第二層介電質(zhì)層之上的第三層介電質(zhì)層，該第三層介電質(zhì)層的表面通過化學(xué)機(jī)械研磨工藝達(dá)到表面的平坦化；以及位于該第三層介電質(zhì)層之上的氧化物薄膜。采用本實(shí)用新型的結(jié)構(gòu)，可以解決在CMP研磨過程可能出現(xiàn)的刮痕問題而引起的金屬連線問題，補(bǔ)償調(diào)整介電質(zhì)層的厚度，減少晶片與晶片之間的厚度差異。
文檔編號(hào)H01L23/52GK201278347SQ20082014030
公開日2009年7月22日 申請(qǐng)日期2008年10月13日 優(yōu)先權(quán)日2008年10月13日
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