專利名稱：環(huán)繞柵極型半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種提高電子和空穴的遷移率的環(huán)繞柵極型(all around gate type)半導(dǎo)體器件及其制造方法。
背景技術(shù)：
為了制造高集成度的電路，需要半導(dǎo)體更小。然而，若半導(dǎo)體 器件的集成度增加，則可能產(chǎn)生短溝道效應(yīng)。
因此，已經(jīng)開發(fā)出用于防止產(chǎn)生短溝道效應(yīng)以及用于縮小器件 尺寸的各種方法。
在設(shè)計(jì)成用于使半導(dǎo)體器件小型化并且用于防止產(chǎn)生短溝道效 應(yīng)的晶體管的理想實(shí)例中，環(huán)繞柵極型晶體管包括圍繞所有溝道的柵 極。
在傳統(tǒng)晶體管中，溝道寬度隨著器件區(qū)域的減小而縮短。然而， 在環(huán)繞柵極型晶體管中，可以將被柵電極圍繞的溝道的所有外圍區(qū)域 用作溝道，從而增加了溝道的寬度。因此，可以避免由于溝道寬度縮 短所造成的電流減小。
近來，已經(jīng)對(duì)具有豎直溝道的環(huán)繞柵極型半導(dǎo)體器件進(jìn)行了各 種研究。然而，在制造具有豎直溝道的環(huán)繞柵極型半導(dǎo)體器件時(shí)，需 要提高溝道中的電子和空穴的遷移率。

發(fā)明內(nèi)容
本發(fā)明的各個(gè)實(shí)施例旨在改善環(huán)繞柵極型半導(dǎo)體器件的豎直溝 道結(jié)構(gòu)，以增加溝道中的電子和空穴的遷移率。
根據(jù)本發(fā)明的一個(gè)實(shí)施例， 一種環(huán)繞柵極型半導(dǎo)體器件包括 豎直溝道柱，其在硅基板上形成并且包含鍺；硅層，其圍繞所述豎直溝道柱；以及柵電極，其圍繞所述硅層。
優(yōu)選的是，所述環(huán)繞柵極型半導(dǎo)體器件包括第一源極/漏極觸 點(diǎn)，其連接至所述豎直溝道柱的上表面；第二源極/漏極觸點(diǎn)，其連 接至所述硅層；以及柵極觸點(diǎn)，其連接至所述柵電極。
在所述環(huán)繞柵極型半導(dǎo)體器件中，所述豎直溝道柱是包含在1% 至99%范圍內(nèi)的鍺的硅鍺(SiGe)柱。在所述豎直溝道柱中摻入p 型或n型雜質(zhì)。所述豎直溝道柱的高度和寬度分在lnm至500nm和 lnm至300nm的范圍內(nèi)。
在所述環(huán)繞柵極型半導(dǎo)體器件中，所述硅層的厚度在lnm至 500nm的范圍內(nèi)。在所述硅層中慘入p型或n型雜質(zhì)。
優(yōu)選的是，所述環(huán)繞柵極型半導(dǎo)體器件包括在所述硅層和所述 柵電極之間形成的柵極氧化物膜。
根據(jù)本發(fā)明的一個(gè)實(shí)施例， 一種制造環(huán)繞柵極型半導(dǎo)體器件的
方法包括在硅基板上形成包含鍺的豎直溝道柱；形成圍繞所述豎直 溝道柱的硅層；形成圍繞所述硅層的柵電極；以及形成分別與所述豎 直溝道柱、所述硅層和所述柵電極連接的漏極觸點(diǎn)、源極觸點(diǎn)和柵極 觸點(diǎn)。
優(yōu)選自勺是，形成所述豎直溝道柱的步驟包括在所述硅基板上 形成限定豎直溝道柱區(qū)域的光阻圖案；利用所述硅基板作為晶種通過 外延工序在所述豎直溝道柱區(qū)域中形成SiGe層；對(duì)所述SiGe層進(jìn)行 蝕刻和平坦化；以及移除所述光阻圖案。所述外延工序是利用硅前體 (precursor)和鍺前體的化學(xué)氣相的氣相外延工序。
優(yōu)選的是，形成所述SiGe層的步驟還包括利用原位(in-situ) 法來摻入摻雜物。雜質(zhì)的濃度在lE10/cn^至lE20/cm"的范圍內(nèi)。
優(yōu)選的是，在形成所述SiGe層的步驟中鍺的比例在1至99%的 范圍內(nèi)。
優(yōu)選的是，所述硅層的厚度在lnm至500nm的范圍內(nèi)。形成所 述硅層的步驟還包括利用原位法在所述硅層中摻入摻雜物。


圖1是示出根據(jù)本發(fā)明實(shí)施例的環(huán)繞柵極型半導(dǎo)體器件的平面圖。
圖2a與圖2b是沿著圖1的線A-A'和B-B'所截取的剖視圖。 圖3至圖12是示出制造根據(jù)本發(fā)明實(shí)施例的環(huán)繞柵極型半導(dǎo)體 器件的方法的視圖。
具體實(shí)施例方式
圖1是示出根據(jù)本發(fā)明實(shí)施例的環(huán)繞柵極型半導(dǎo)體器件的平面 圖。圖2a與圖2b是沿著圖1的線A-A'以及B-B'所截取的剖視圖。
在該環(huán)繞柵極型半導(dǎo)體器件中，漏極觸點(diǎn)21、源極觸點(diǎn)22以及 柵極觸點(diǎn)23形成為在絕緣膜20上突出，并且布置成"L"形的構(gòu)造。 例如，柵極觸點(diǎn)23構(gòu)造成沿著一個(gè)方向與漏極觸點(diǎn)21以預(yù)定間隔間 隔開，并且源極觸點(diǎn)22構(gòu)造成沿著垂直方向與漏極觸點(diǎn)21以預(yù)定間 隔間隔開。
漏極觸點(diǎn)21達(dá)接至硅鍺(SiGe)柱13 (當(dāng)用作pMOSFET時(shí))、 或連接至SiGe柱13和硅層14 (當(dāng)用作nMOSFET時(shí))。在該實(shí)施 例中，漏極觸點(diǎn)21連接至SiGe柱13和硅層14。利用外延(epitaxy) 法形成SiGe柱13和硅層14，并且將SiGe柱13和硅層14用作豎直 溝道以提高空穴或電子在環(huán)繞柵極型半導(dǎo)體器件中的遷移率。
SiGe柱13依次地由硅層14、柵極氧化物(Si02)膜15和柵電 極19圍繞。也就是說，如圖2a所示，豎直溝道形成有包括柵電極/ 柵極氧化物膜/硅層/硅鍺柱/硅層/柵極氧化物膜/柵電極的橫截面結(jié) 構(gòu)。SiGe柱13包含在1%至99%范圍內(nèi)的鍺。根據(jù)晶體管的類型， 可以通過原位法將p型或n型雜質(zhì)摻雜到SiGe柱13和硅層14中。 摻雜的濃度在1E10/cmS至1E20/cm3的范圍內(nèi)。SiGe柱13的高度和 寬度分別在lnm至500nm和lnm至300nm的范圍內(nèi)。硅層14的厚 度在lnm至500nm的范圍內(nèi)。
通過蝕刻絕緣膜20和16來將源極觸點(diǎn)22形成為與硅層14接 觸，并且該源極觸點(diǎn)22通過絕緣膜16而與柵電極19間隔開。
如圖2b所示，柵極觸點(diǎn)23連接至柵電極19，該柵電極19沿著豎直方向延伸并且圍繞包括SiGe柱13的豎直溝道。
圖3至圖12是示出制造根據(jù)本發(fā)明實(shí)施例的環(huán)繞柵極型半導(dǎo)體 器件的方法的視圖。在圖3至圖12中，(a)示出剖視圖，而(b) 示出平面圖。
參照?qǐng)D3，在硅基板30上形成光阻膜(未示出)。 在利用限定SiGe柱將要形成的區(qū)域的掩模來對(duì)光阻膜曝光之
后，使曝光過的光阻膜顯影以獲得光阻圖案31。
參照?qǐng)D4 ，在從光阻圖案31露出的用作晶種層的硅基板3 0上形
成SiGe層32。
該SiGe-層32可以利用外延工序形成，該外延工序包括這樣一 種氣相外延工序該工序利用作為硅前體的丙硅烷(Si3H3)和作為 鍺前體的GeHU的化學(xué)氣相。SiGe層32包含在1%至99%范圍內(nèi)的鍺。
在形成SiGe層32時(shí)，根據(jù)晶體管類型，利用原位法摻入所需 的摻雜物。也就是說，在SiGe層32中摻入雜質(zhì)，從而使得可以將由 后續(xù)工序形成的SiGe柱用作溝道。當(dāng)該晶體管是nMOSFET時(shí)，摻 入p型雜質(zhì)，而當(dāng)該晶體管是pMOSFET時(shí)，摻入n型雜質(zhì)。p型或 n型雜質(zhì)的摻雜濃度在1E10/cn^至1E20/cm3的范圍內(nèi)。
參照?qǐng)D5，在SiGe層32上執(zhí)行CMP工序，以露出光阻圖案31。 然后，移除光阻圖案31以獲得具有預(yù)定高度的SiGe柱33。
SiGe柱33的高度和寬度分別在lnm至500nm禾卩l(xiāng)nm至500nm 的范圍內(nèi)變化。
參照?qǐng)D6，在SiGe柱33和硅基板30上依次地形成Si層34和 柵極氧化物(Si02)膜35。也就是說，通過外延工序，將Si層34 沉積在SiGe柱33和硅基板30上，并且將Si02膜形成在Si層34上。 Si層34的厚度在lnm至500nm的范圍內(nèi)。柵極氧化物膜35的厚度 在lnm至100nm的范圍內(nèi)。
在形成Si層34時(shí)，根據(jù)晶體管類型，可以以與形成SiGe柱33 相同的方式，利用原位法摻入所需的摻雜物，從而使得可以將Si層 34用作溝道。例如，當(dāng)形成nMOSFET時(shí)，將p型雜質(zhì)摻入Si層34 中，而當(dāng)形成pMOSFET時(shí)，將n型雜質(zhì)摻入Si層34中。下面，描述在SiGe柱33上形成Si層34的理由。 首先，SiGe的特性不及Si02的特性良好，這是因?yàn)殒N會(huì)造成器 件性能降低。在形成柵極氧化物膜35之前，通過外延工序在SiGe 柱33上形成Si層34，從而改善界面特性。
其次，由于SiGe而產(chǎn)生應(yīng)變(strained)的Si層34因?yàn)殡娮舆w 移率的增加而改善晶體管的電流供應(yīng)能力(current supply capacity)。 也就是說，由于Si的晶格常數(shù)比SiGe的晶格常數(shù)小，因此如果在 SiGe柱33上形成薄的Si層34，貝ij Si層由于SiGe與Si之間的晶格 常數(shù)的差異而產(chǎn)生應(yīng)變。以這樣的方式，若Si層34產(chǎn)生應(yīng)變，則 Si層34中的電載流子遷移率會(huì)增加。因此，當(dāng)根據(jù)本發(fā)明實(shí)施例的 半導(dǎo)體器件作為nMOSFET使用時(shí)，通過Si層34的電子遷移率可以 進(jìn)一步增加。
參照?qǐng)D7，在將第一絕緣膜36形成在柵極氧化物膜35上之后， 依次蝕刻第一絕緣膜36、柵極氧化物膜35和Si層34，直到露出SiGe 柱33的上表面為止。
參照?qǐng)D8，在圖7的所得結(jié)構(gòu)上形成光阻膜(未示出)。在利用 限定柵電極所形成的區(qū)域的柵極掩模(未示出)對(duì)光阻膜進(jìn)行曝光之 后，對(duì)曝光后的光阻膜進(jìn)行顯影以獲得光阻圖案37。
參照?qǐng)D9,用光阻圖案37作為蝕刻掩模選擇性地蝕刻第一絕緣 膜36，直到露出柵極氧化物膜35為止，從而獲得溝槽T。
參照?qǐng)D10，在圖9的所得結(jié)構(gòu)上形成柵電極材料38，以填充溝槽T。
參照?qǐng)D11 ，依次蝕刻?hào)烹姌O材料38和光阻圖案37直到露出SiGe 柱33的上表面為止，從而獲得柵電極39。
參照?qǐng)D12a和圖12b，在圖11的所得結(jié)構(gòu)上形成第二絕緣膜40。 利用對(duì)漏極觸點(diǎn)孔(未示出)、源極觸點(diǎn)孔(未示出)和柵極觸點(diǎn)孔 (未示出)進(jìn)行限定的觸點(diǎn)孔掩模(未示出)在第二絕緣膜40上形 成觸點(diǎn)孔圖案(未示出)。
根據(jù)觸點(diǎn)孔區(qū)域，使用觸點(diǎn)孔圖案(未示出)作為蝕刻掩模， 對(duì)第二絕緣膜40進(jìn)行選擇性地蝕刻、或?qū)Φ诙^緣膜40、第一絕緣
9膜36和柵極氧化物膜35進(jìn)行選擇性地蝕刻。也就是說，在形成漏極觸點(diǎn)孔和柵極觸點(diǎn)孔的區(qū)域中，對(duì)第二絕緣膜40進(jìn)行選擇性地蝕刻，直到露出SiGe柱33和柵電極39為止。在形成源極觸點(diǎn)孔的區(qū)域中，對(duì)第二絕緣膜40、第一絕緣膜36和柵極氧化物膜35進(jìn)行選擇性地蝕刻直到露出Si層34為止。
通過填充蝕刻出的區(qū)域來形成連接插塞多晶硅(未示出)。利用對(duì)漏極觸點(diǎn)41、源極觸點(diǎn)42和柵極觸點(diǎn)43進(jìn)行限定的觸點(diǎn)掩模(未示出)使連接插塞多晶硅圖案化，從而獲得漏極觸點(diǎn)41、源極觸點(diǎn)42和柵極觸點(diǎn)43。
如上所述，根據(jù)本發(fā)明的一個(gè)實(shí)施例，豎直溝道形成為具有Si層35圍繞SiGe柱33的結(jié)構(gòu)，并且柵電極形成為圍繞該豎直溝道，由此增加電載流子遷移率。
也就是說，當(dāng)將根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件用作nMOSFET時(shí)，將由于SiGe而產(chǎn)生應(yīng)變的Si層34用作溝道以增加電子遷移率。此外，當(dāng)將半導(dǎo)體器件用作pMOSFET時(shí)，將SiGe柱33用作溝道以增加空穴遷移率。以這樣的方式，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件可以改善電子和空穴的遷移率，從而無論晶體管為何種類型都能增強(qiáng)電流供應(yīng)能力。
盡管在實(shí)施例中將SiGe柱作為豎直溝道柱的實(shí)例，但是可以用Ge柱取代SiGe柱。本領(lǐng)域的技術(shù)人員可以參照上述方法容易地執(zhí)行利用氣相外延工序?qū)㈡N在硅基板上沉積至預(yù)定高度的方法。
本發(fā)明的上述實(shí)施例是示例性的而非限制性的。各種替代及等同的方式都是可行的。本發(fā)明并不限于本文所述的沉積、蝕刻、拋光和圖案化步驟的類型。本發(fā)明也不限于任何特定類型的半導(dǎo)體器件。舉例來說，本發(fā)明可以用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)器件或非易失性存儲(chǔ)器件。對(duì)本發(fā)明內(nèi)容所作的其它增加、刪減或修改是顯而易見的并且落入所附權(quán)利要求書的范圍內(nèi)。
本發(fā)明要求2008年7月25日提交的韓國專利申請(qǐng)No.10-2008-0072824的優(yōu)先權(quán)，該韓國專利申請(qǐng)的全部內(nèi)容以引用方式并入本文。
權(quán)利要求
1.一種環(huán)繞柵極型半導(dǎo)體器件，包括豎直溝道柱，其在硅基板上形成并且包含鍺；硅層，其圍繞所述豎直溝道柱；以及柵電極，其圍繞所述硅層。
2. 根據(jù)權(quán)利要求所述的環(huán)繞柵極型半導(dǎo)體器件，還包括: 第一源極/漏極觸點(diǎn)，其連接至所述豎直溝道柱的上表面； 第二源極/漏極觸點(diǎn)，其連接至所述硅層；以及 柵極觸點(diǎn)，其連接至所述柵電極。
3. 根據(jù)權(quán)利要求l所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述豎直溝道柱是硅鍺(SiGe)柱。
4. 根據(jù)權(quán)利要求3所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述SiGe柱包含在1%至99%范圍內(nèi)的鍺。
5. 根據(jù)權(quán)利要求3所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 在所述豎直溝道柱中摻入有p型或n型雜質(zhì)。
6. 根據(jù)權(quán)利要求3所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述豎直溝道柱的高度在lnm至500nm的范圍內(nèi)。
7. 根據(jù)權(quán)利要求3所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述豎直溝道柱的寬度在lnm至300nm的范圍內(nèi)。
8. 根據(jù)權(quán)利要求l所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述豎直溝道柱僅包含鍺。
9. 根據(jù)權(quán)利要求1所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 所述硅層的厚度在lnm至500nm的范圍內(nèi)。
10. 根據(jù)權(quán)利要求l所述的環(huán)繞柵極型半導(dǎo)體器件，其中， 在所述硅層中摻入有p型或n型雜質(zhì)。
11. 根據(jù)權(quán)利要求l所述的環(huán)繞柵極型半導(dǎo)體器件，還包括 在所述硅層和所述柵電極之間形成的柵極氧化物膜。
12. —種制造環(huán)繞柵極型半導(dǎo)體器件的方法，所述方法包括 在硅基板上形成包含鍺的豎直溝道柱； 形成圍繞所述豎直溝道柱的硅層； 形成圍繞所述硅層的柵電極；以及形成分別與所述豎直溝道柱、所述硅層和所述柵電極連接的漏極 觸點(diǎn)、源極觸點(diǎn)和柵極觸點(diǎn)。
13. 根據(jù)權(quán)利要求12所述的方法，其中， 形成所述豎直溝道柱的步寧包括在所述硅基板上形成限定豎直溝道柱區(qū)域的光阻圖案； 利用所述硅基板作為晶種通過外延工序在所述豎直溝道柱區(qū)域中 形成SiGe層；對(duì)所述SiGe層進(jìn)行蝕刻和平坦化；以及移除所述光阻圖案。
14. 根據(jù)權(quán)利要求13所述的方法，其中，所述外延工序是利用硅前體和鍺前體的化學(xué)氣相的氣相外延工序。
15. 根據(jù)權(quán)利要求13所述的方法，其中，形成所述SiGe層的步驟還包括利用原位法摻入摻雜物。
16. 根據(jù)權(quán)利要求13所述的方法，其中，在所述SiGe層中，鍺相對(duì)于硅的量在1%至99%的范圍內(nèi)。
17. 根據(jù)權(quán)利要求12所述的方法，其中， 形成所述豎直溝道柱的步驟包括在所述硅基板上形成限定豎直溝道柱區(qū)域的光阻圖案； 在所述豎直溝道柱區(qū)域中通過外延工序來形成鍺層； 對(duì)所述鍺層進(jìn)行蝕刻和平坦化；以及 移除所述光阻圖案。
18. 根據(jù)權(quán)利要求12所述的方法，其中， 所述硅層是通過外延工序來形成的。
19. 根據(jù)權(quán)利要求19所述的方法，其中， 所述硅層的厚度在lnm至500nm的范圍內(nèi)。
20. 根據(jù)權(quán)利要求J9所述的方法，其中，形成所述硅層的步驟還包括利用原位法在所述硅層中摻入摻雜物。
全文摘要
本發(fā)明公開一種環(huán)繞柵極型半導(dǎo)體器件及其制造方法。通過將硅鍺柱和圍繞硅鍺柱的硅層用作豎直溝道，該環(huán)繞柵極型半導(dǎo)體器件提高了電子和空穴的遷移率。柵電極形成為圍繞豎直溝道。當(dāng)將半導(dǎo)體器件用作nMOSFET時(shí)，由于硅鍺柱而產(chǎn)生應(yīng)變的硅層用作溝道以增加電子遷移率。當(dāng)將半導(dǎo)體器件用作pMOSFET時(shí)，硅鍺柱用作溝道以增加空穴遷移率。由此，無論晶體管為何種類型，半導(dǎo)體器件都可以增強(qiáng)電流供應(yīng)能力。
文檔編號(hào)H01L29/78GK101635309SQ20081017754
公開日2010年1月27日 申請(qǐng)日期2008年11月21日 優(yōu)先權(quán)日2008年7月25日
發(fā)明者張?zhí)?申請(qǐng)人:海力士半導(dǎo)體有限公司