專利名稱：包括第一溝道和第二溝道的集成電路的制作方法
技術(shù)領域：
本發(fā)明涉及包括第一溝道和第二溝道的集成電路。
背景技術(shù)：
一般，電子系統(tǒng)包括多個集成電路芯片，該多個集成電路芯片加工數(shù)據(jù)并
相互通信用于執(zhí)行系統(tǒng)應用。這些集成電路芯片包括器件，例如n溝道金屬氧 化物半導體(NMOS)晶體管和p溝道金屬氧化物半導體(PMOS)晶體管。通 常，在互補型金屬氧化物半導體(CMOS)結(jié)構(gòu)中，集成電路芯片包括NMOS 和PMOS晶體管。半導體制 不斷增加器件密度和速度，用于滿足系纟ffi用 的需要。
半導體制造者使用應力設計(stress engineering)來增強器件性能。應力被 引入到器件的溝道中，用于增強穿過溝道的空穴或者電子的遷移率并由此增強 電導率。應力影響硅中的帶隙和載流子遷移率，并且施加適當?shù)膽Φ綔系滥?夠顯著提高器件在Ion/Ioff比值方面的性能。應力設計技術(shù)已經(jīng)被應用到深亞微 米工藝技術(shù)中，例如90nrn工藝和65nrn工藝。
PMOS和NMOS器件對不同，的應力響應不同。PMOS器件的性能通過 施加壓應力到溝道而增強，并且畫OS器件的性能艦施加張應力至購道而增 強。另外，應力可以在局部產(chǎn)生，它允許PMOS和NMOS器件被獨立增強。
一般，PMOS和NMOS器件通過增加溝道寬度來按比例縮放。然而，應力 設計弓l入了寬度與器件性能的依賴關系，以至于在寬度增加時由于應力作用而 使得單位寬度電流的最大值降低。
由于這些和其它的原因而需要本發(fā)明。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例，提供一種集成電路，包括第一應力設計區(qū)，其被 配置鵬具有第一寬度的第一溝道中提供增強的遷移率；以及第二應力設計區(qū)， 其被配置成在具有第二寬度的第二溝道中提供增強的遷移率，其中第一溝道和 第二溝道提供比單電流大的組合電流，所述單電流是由具有基本上等于第一寬 度和第二寬度的總和的單寬度的單溝道提供的。
根據(jù)本發(fā)明的實施例，提供一種集成電路，包括具有第一寬度并被配置 成提供第一電流的第一溝道；以及具有第二寬度并被配置成提供第二電流的第 二溝道，其中第一溝道和第二溝道由至多為45納米的工藝來提供，并且第一電 流和第二電流被相加以提供總電流，該總電流與第一寬度和第二寬度的總和成 正比。
根據(jù)本發(fā)明的實施例，提供一種集成電路的按比例調(diào)整方法，包括通過 應力設計在具有第一寬度的第一溝道中增強遷移率；通過應力設計在具有第二 寬度的第二溝道中增強遷移率；以及將來自第一溝道和第二溝道的電流組合以 提供組合電流，該組合電流比通過單溝道所提供的單電流大，所述單溝道具有 基本上等于第一寬度和第二寬度的總和的單寬度。
根據(jù)本發(fā)明的實施例，提供一種集成電路的按比例調(diào)整方法，包括通過 至多為45納米的工藝來提供第一溝道和第二溝道；通過具有第一寬度的第一溝 道傳導第一電流；通過具有第二寬度的第二溝道傳導第二電流；以及將第一電 流和第二電流相加以提供總電流，該總電流與第一寬度和第二寬度的總和成正 比。


附圖被包括用以提供對本發(fā)明的進一步的理解并且被并入和構(gòu)成該說明書 的一部分。這些圖示出本發(fā)明的實施例并且與描述一起用來解釋本發(fā)明的原理。 將容易領會本發(fā)明的其它實施例和本發(fā)明的多個預期的優(yōu)點，同時參考以下詳 細描述它們將變得更好理解。這些圖的元件不一定相對于彼此按比例繪制。相 似的參考數(shù)字表示相應的相似部分。
圖1是示出了根據(jù)本發(fā)明的集成電路的一個實施例的圖。 圖2 ^出了金屬氧化物半導體場^i^晶體管(MOSFET)的一個實施例 的圖。
圖3是示出了 MOSFET的一個實施例的截面圖。
圖4 ^出了按比例調(diào)整為比圖2的MOSFET更大的晶體管的M0SFET
的一個實施例的圖。
圖5 ^出了包括第一有源區(qū)和第二有源區(qū)的MOSFET的一個實施例的圖。
圖6 ^出了包括第一有源區(qū)和第二有源區(qū)的MOSFET的另一個實施例的圖。
具體實施例方式
在下面的詳細描述中，參考附圖，這些附圖構(gòu)成了說明書的一部分，在這 些圖中借助圖示示出了可以實施本發(fā)明的特定實施例。在這方面，方向性的術(shù) 語，例如"頂部"、"底部"、"前"、"后"、"超前"、"拖尾"等等，是參考所描 述的圖的方向來使用的。由于本發(fā)明的實施例的部件可被定位在許多不同的方 向上，因此方向性的術(shù)語僅用于說明的目的，并且決不是用于限制。應當理解 也可以利用其它實施例，并且可以在不脫離本發(fā)明的范圍的情況下做出結(jié)構(gòu)或 邏輯改變。因此，下面的詳細描述不是在限制的意義上進行的，并且本發(fā)明的 范圍將由所附權(quán)利要求來限定。
圖1 ^出根據(jù)本發(fā)明的集成電路20的一個實施例的圖。集成電路20由 深亞 工藝技術(shù)制造。在一個實施例中，集成電路20艦45納米(腦)工 藝技術(shù)制造。在一個實施例中，集成電路20由低于或等于45nm的工藝技術(shù)(即， 至多為45nm的工藝)制造。
集成電路20包括器件22，它可以是任何適當?shù)钠骷?。在一個實施例中，器 件22是CMOS器件。在一個實施例中，器件22是NMOS晶體管。在一個實 施例中，器件22是PMOS晶體管。
器件22包括多個有源區(qū)，每個有源區(qū)包括提供相應電流并具有相應寬度的 溝道。相應電流被相加以提供組合電流，該組合電流大于通過單溝道所提供的 單電流，該單溝道具有基本上等于相應寬度之和的單寬度。組合電流或者總電 流與相應寬度的總和成正比。在一個實施例中，有源區(qū)由一個或多個淺溝槽隔 離區(qū)隔開。
在一個實施例中，每個有源區(qū)被應力設計以增強溝道中的遷移率。較小的 溝道寬度比較大的溝道寬度從應力設計中得到更多好處。由于應力作用，具有 較大溝道寬度的單溝道的性能退化。由于應力作用導致的較小溝道和較大溝道
之間的性會瞎異變得更加明顯，并且在小于或者等于45nm的技術(shù)節(jié)點的工藝技 術(shù)中成為一個問題。
在一個實施例中，器件22是NMOS器件，并且所述多個有源區(qū)被應力設 計以M沿著溝道的張應力來提供溝道中增強的遷移率。在一個實施例中，器 件22是PMOS器件，并且所述多個溝道被應力設計以3I31、 W溝道的壓應力來 提供溝道中增強的遷移率。
在一個實施例中，每個有源區(qū)與每個其它有源區(qū)基本上是相似的，并且相 應的溝道寬度基本上是彼此相等的。另外，相應電流基本上是彼此相等的，以 至于組合電流是相應電流之一的整數(shù)倍。在一個實施例中，每個有源區(qū)和溝道 是lx器件的尺寸。
在一個實施例中，器件22包括第一有源區(qū)和第二有源區(qū)。第一有源區(qū)包括 具有第一寬度的第一溝道，并且第二有源區(qū)包括具有第二寬度的第二溝道。第 一溝道提供第一電流，并且第二溝道提供第二電流。第一和第二電流被相加以 提供組合電流，該組合電流比通過單溝道所提供的單電流大，該單溝道具有基 本上等于第一寬度和第二寬度之和的單寬度。
在一個實施例中，第一有源區(qū)被應力設計以增強第一溝道中的載流子遷移 率，并且第二有源區(qū)被應力設計以增強第二溝道中的載流子遷移率。第一溝道 和第二溝道的較小溝道寬度比單溝道的^C溝道寬度從應力設計中得到更多的 好處，以至于單溝道的性能由于應力作用而退化，并且組合電流大于來自單溝 道的單電流。另外，組合電流與第一寬度和第二寬度的總和成正比。
在一個實施例中，第一有源區(qū)基本上類似于第二有源區(qū)，并且第一寬度基 本上等于第二寬度。另外，第一電流基本上等于第二電流，以至于組合電流是
第一電流的兩倍。如果第一有源區(qū)和第二有源區(qū)針都是lx器件的尺寸，另I3么 僅包括第一有源區(qū)和第二有源區(qū)的器件是2x器件。另外，包摘個都是lx器 件尺寸的n個有源區(qū)的器件被按比例調(diào)整成nx器件。
圖2是示出了具有溝道寬度W1的金屬氧化物場效應晶體管(MOSFET) 30的一個實施例的圖。在一個實施例中，MOSFET30由45nm工藝制造。在一 個實施例中，MOSFET30由至多為45nm的工藝制造。在一個實施例，MOSFET30 是NMOS晶體管。在一個實施例中，MOSFET30是PMOS晶體管。
MOSFET30包括有源區(qū)32和柵34。有源區(qū)32是三維體，其包括柵34的
一部分、在柵34的一側(cè)的漏/源區(qū)36、在柵34的另一側(cè)的源漏區(qū)38、以及在 柵34下方并/^漏/源區(qū)36和源J漏區(qū)38之間的溝道。有源區(qū)32和溝道具有寬 度Wl 。在一個實施例中，包括寬度Wl的MOSFET30被定尺寸成制造工藝的 lx器件。
漏/源區(qū)36包括漏/源接觸40，并且源7漏區(qū)38包括源7漏接觸42。柵34延 伸以包括柵接觸44。在一個實施例中，柵34包括多晶硅柵結(jié)構(gòu)。
在一個實施例中，有源區(qū)32被應力設計以增強溝道中的遷移率。具有較小 溝道寬度的溝道比具有較大溝道寬度的溝道從應力設計中得至l便多的好處。由 于應力作用，具有較大溝道寬度的溝道的性能退化。由于應力作用導致的具有 較小溝道寬度的溝道與具有較大溝道寬度的溝道之間的溝度性能差異變得更加 明顯，并且成為小于或者等于45nm的技術(shù)節(jié)點的工藝技術(shù)的一個問題。
在一個實施例中，MOSFET30是畫OS器件，并且有源區(qū)32被應力設計 以通過沿著溝道的張應力來提供溝道中增強的遷移率。在一個實施例中， MOSFET30是PMOS器件，并且有源區(qū)32被應力設計以M31沿著溝道的壓應 力來提供溝道中增強的遷移率。在一個實施例中，漏/源區(qū)36和源7漏區(qū)38是硅 -鍺區(qū)。在一個實施例中，有源區(qū)32包括應變誘發(fā)帽層(strain-inducing capping layer)。
在操作中，有源柵電壓ffi31接觸44施加到柵34，并且MOSFET30在漏/ 源區(qū)36和源漏38之間傳導電流。電流可以fflil漏/源接觸40和源7漏接觸42 提供給其它電路。電流的量值與溝道寬度Wl相對應，較大的溝道寬度相應于 較大的電流，較小的溝道寬度相應于較小的電流。如果有源區(qū)32被應力設計， 則電流的量艦給定的溝道寬度W1來說更大。
圖3是示出了 MOSFET50的一個實施例的截面圖。MOSFET50包括在虛線 間示出的有源區(qū)52，其中有源區(qū)52是在x、 y禾n z方向上延伸的三維體。 MOSFET50類似于圖2的MOSFET30。在一個實施例中，MOSFET50是NMOS 晶體管。在一個實施例中MOSFET50是PMOS晶體管。
MOSFET50由深亞微米工藝技術(shù)制造。在一個實施例中，MOSFET50由 45nm工藝制造。在一個實施例中，MOSFET50由至多為45nm的工藝制造。
有源區(qū)52包括柵54、漏/源區(qū)56、源/漏區(qū)58、以及在襯底62中的溝道60。 溝道60在柵54下方并介于漏/源區(qū)56和澱漏區(qū)58之間。溝道60具有髓溝
道60并且在漏/源區(qū)56和源7漏區(qū)58之間在x方向上延伸的溝道長度Ll 。另外， 溝道60具有在z方向上的溝道寬度，其類似于溝道MOSFET30的溝道寬度Wl 。 另外，溝道60從柵54在y方向上垂EE伸。在一個實施例中，包括溝道長度 Ll和溝道寬度的MOSFET50被定尺寸成制造工藝的lx器件。
有源區(qū)52包括隔離物64a、隔離物64b、以，變誘發(fā)帽層68。有源區(qū)52 被隔離有源區(qū)52與其它器件的淺溝槽隔離區(qū)66a和66b所限制。隔離物64a在 柵54的一側(cè)，并且隔離物64b在柵54的另一側(cè)。淺溝槽隔離區(qū)66a在有源區(qū) 52的一側(cè)，并且淺溝槽隔離區(qū)66b在有源區(qū)52的另一側(cè)。在淺溝槽隔離區(qū)66a 和66b、柵54、隔離物64a和64b、漏/源區(qū)56和源7漏區(qū)58上方施加帽層68。 標準的光亥購圖技術(shù)可被用于有選擇地沉積帽層68。
有源區(qū)52被應力設計以增強溝道60中的遷移率。在一個實施例中， MOSFET50是NMOS晶體管，并且有源區(qū)52被應力設計以通過沿著溝道60 的溝道長度Ll的張應力來提供溝道60中增強的遷移率。在一個實施例中， MOSFET50是PMOS晶體管，并且有源區(qū)52被應力設計以通過髓溝道60的 溝道長度L1的壓應力來提供在溝道60中增強的遷移率。
在一個實施例中，漏/源區(qū)56和源7漏區(qū)58是硅-鍺區(qū)，其提供髓溝道60 的溝道長度L1的壓應力。在一個實施例中，施加帽層68以提供沿著溝道60的 溝道長度L1的壓應力。在一個實施例中，施加帽層68以提供沿著溝道60的溝 道長度L1的張應力。在一個實施例中，標準構(gòu)圖和光亥啦術(shù)被用來有選擇地沉 積NMOS器件上方的拉伸帽層以及PMOS器件上方的壓縮帽層。
在操作中，有源柵電壓施加到柵54，并且MOSFET50沿著溝道長度L1傳 導電流，在激源區(qū)56和源y漏區(qū)58之間沿x方向M溝道60。傳導電流的量值 相應于z方向上的溝道60的溝道寬度，較大的溝道寬度相應于較大的電流并且 較小的溝道寬度相應于較小的電流。被應力設計的有源區(qū)52為給定的溝道寬度 提供了更大的電流。
圖4 ^出了按比例調(diào)整為比MOSFET30更大的晶體管的MOSFET70的 一個實施例的圖。除了 MOSFET70的溝道寬度W2比MOSFET30的溝道寬度 Wl更大之外，MOSFET70類似于圖2的MOSFET30。在一個實施例中，溝道 寬度W2是溝道寬度Wl的兩倍大。
MOSFET70包括有源區(qū)72禾口柵74。有源區(qū)72是三維體，其包括柵74的
一部分、在柵74的一側(cè)的漏/源區(qū)76、在柵74的另一側(cè)的源7漏區(qū)78、以及在 柵74下方并介于漏/源區(qū)76和源7漏區(qū)78之間的溝道。有源區(qū)72和溝道具有寬 度W2。
漏/源區(qū)76包括漏/源接觸80a和80b，并且源7漏區(qū)78包括源7漏接觸82a和 82b。柵74延伸以包括柵接觸84。在一個實施例中，柵74包括多晶硅柵結(jié)構(gòu)。
有源區(qū)72被應力設計以增強溝道中的遷移率。在一個實施例中，MOSFET70 是NMOS器件，并且有源區(qū)72被應力設計以 ^#溝道的張應力來提供溝 道中增強的遷移率。在一個實施例中，MOSFET70是PMOS器件，并且有源區(qū)
72被應力設計以M;沿著溝道的壓應力來提供溝道中增強的遷移率。在一個實
施例中，漏/源區(qū)76和源7漏區(qū)78是硅-鍺區(qū)。在一個實施例中，有源區(qū)72包括 應變誘發(fā)帽層。
在操作中，有源柵電壓Mil接觸84施加到柵74，并且MOSFET70在漏/ 源區(qū)76和激漏區(qū)78之間傳導電流。電流能夠ffi31漏/源接觸80a和80b以及源 /漏接觸82a和82b被提供給其它電路。電流的量值相應于溝道寬度W2， 的溝道寬度相應于較大的電流并且較小的溝道寬度相應于較小的電流。
具有較小溝道寬度的溝道比具有較大溝道寬度的溝道從應力設計中得到更 多的好處。具有較大溝道寬度的溝道的性能由于應力作用而退化。具有較小溝 道寬度的溝道和具有較大溝道寬度的溝道之間的溝道性能的差異更加明顯，并 且在小于或者等于45nm的技術(shù)節(jié)點的工藝技術(shù)中成為一個問題。
如果MOSFET30和MOSFET70被應力設計并且以至多為45nm的工藝制 造，那么MOSFET30比MOSFET70 AA^力設計中得到更多的好處，因為溝道 寬度W1比溝道寬度W2小。這導致MOSFET30提供的每單位溝道寬度的電流 比MOSFET70更多。由MOSFET70提供的電流的增加不與從溝道寬度Wl到 溝道寬度W2的溝道寬度的增加成正比。例如，如果MOSFET70被按比例調(diào)整 為具有是溝道寬度W1的兩倍大的溝道寬度W2，那么MOSFET70并不提供是 由MOSFET30所提供的電流的兩倍大的電流。而是，MOSFET70提供小于由 MOSFET30所提供的電流的兩倍的電流。
圖5是示出了按比例調(diào)整為比圖2的MOSFET30更大的晶體管的 MOSFET100的一個實施例的圖。MOSFET100包括第一有源區(qū)102、第二有源 區(qū)104和柵106。有源區(qū)102和104的每個與有源區(qū)32 (在圖2中示出)相似
并且與有源區(qū)52 (在圖3中示出)相似。
第一有源區(qū)102包括具有溝道寬度W3的第一溝道，并且第二有源區(qū)104 包括具有溝道寬度W4的第二溝道。由MOSFET100的第一和第二溝道提供的 組合電流與溝道寬度W3和溝道寬度W4的總和成正比。在一個實施例中，溝 道寬度W3和W4中的至少一個基本上等于MOSFET30的溝道寬度Wl 。在一 個實施例中，溝道寬度W3和W4中的每一個基本上等于MOSFET30的溝道寬 度Wl ，并且MOSFET100提供基本上是MOSFET30的電流的兩倍大的電流。 在一個實施例中，MOSFET30是lx器件，并且溝道寬度W3和W4中的每一個 基本上等于MOSFET30的溝道寬度Wl ，以至于MOSFET100是2x器件。
第一有源區(qū)102是三維體，其包括柵106的一部分、在柵106的一側(cè)的黴 源區(qū)108、在柵106的另一側(cè)的激漏區(qū)110、以及在柵106下方并介于漏/源區(qū) 108和激漏區(qū)110之間的第一溝道。第一有源區(qū)102和第一溝道具有寬度W3。 在一個實施例中，溝道寬度W3基本上等于溝道寬度W1。在其它實施例中，溝 道寬度W3可以是任何適當?shù)膶挾龋ū萂OSFET30的溝道寬度Wl大或者 小的寬度。
第二有源區(qū)104是三維體，其包括柵廳的一部分、在柵106的一側(cè)的漏/ 源區(qū)112、在柵106的另一側(cè)的源7漏區(qū)114、以及在柵106下方并且/^漏/源 區(qū)112和源/漏區(qū)114之間的第二溝道。第二有源區(qū)104和第二溝道具有寬度 W4。在一個實施例中，溝道寬度W4基本上等于溝道寬度W1。在其它實施例 中，溝道寬度W4可以是任何適當?shù)膶挾龋ū萂OSFET30的溝道寬度W1 大或者小的寬度。
漏/源區(qū)108包括漏/源接觸116，并且源7漏區(qū)110包括,漏接觸118。漏/ 源區(qū)112包括漏/源接觸120，并且激漏區(qū)114包括源s/漏接觸122。柵106延伸 以包括柵接觸124。淺溝槽隔離區(qū)126在第一有源區(qū)102和第二有源區(qū)104之間 延伸并包圍第一有源區(qū)102和第二有源區(qū)104。淺溝槽隔離區(qū)126隔離第一有源 區(qū)102與第二有源區(qū)104。在一個實施例中，柵106包括多晶硅柵結(jié)構(gòu)。
第一有源區(qū)102被應力設計以增強第一溝道中的遷移率，并且第二有源區(qū) 104被應力設計以增強第二溝道中的遷移率。在一個實施例中，MOSFET100是
nmos晶體管，并且第一有源區(qū)102被應力設計以M:沿著第一溝道的te力
^f共第一溝道中增強的遷移率，以及第二有源區(qū)104被應力設計以M31^第
二溝道的張應力提供第二溝道中增強的遷移率。在一個實施例中，MOSFET濯 是PMOS晶體管，并且第一有源區(qū)102被應力設計以M目第一溝道的壓應 力提供第一溝道中增強的遷移率，以及第二有源區(qū)104被應力設計以通過沿著 第二溝道的壓應力提供第二溝道中增強的遷移率。在一個實施例中，澱源區(qū)108 和112以及源7漏區(qū)110和114是硅-鍺區(qū)。在一個實施例中，第一有源區(qū)102和 第二有源區(qū)104包括應變誘發(fā)帽層。
在操作中，有源柵電壓M31撤蟲124施加到柵106。第一有源區(qū)102在漏/ 源區(qū)108和激漏區(qū)110之間傳導電流 供第一電流，并且第二有源區(qū)104在 漏/源區(qū)112和激漏區(qū)114之間傳導電流并提供第二電流。第一電流和第二電流 被組合以提供總電流或者組合電流。該組合電M5i漏/源接觸116和120以及 源4扁接觸118和122提供給其它電路。該組合電流的量值相應于溝道寬度W3 和W4的總和。
在MOSFETIOO中，如果有源區(qū)102在尺寸上基本上等于有源區(qū)32并且有 源區(qū)104在尺寸上基本上等于有源區(qū)32，使得溝道寬度Wl基本上等于溝道寬 度W3并且溝道寬度Wl基本上等于溝道寬度W4，那么MOSFETIOO提供基本 上是由MOSFET30所提供的電流的兩倍大的電流。這種ffl31 MOSFETIOO的電 流的加倍與從溝道寬度Wl至U溝道寬度W3和W4的總和的溝道寬度的加倍成 正比。由于溝道寬度Wl基本上等于溝道寬度W3并且溝道寬度Wl基本上等 于溝道寬度W4，因此旨溝道從應力設計中得到相同的好處，并且一個溝道性 育沐會比任何其它溝道性能退化得更多。由MOSFETIOO提供的電流與溝道寬 度W3和W4的總和成正比。
圖6是示出了按比例調(diào)整為比圖2的MOSFET30更大的晶體管的 MOSFET200的另一實施例的圖。MOSFET200包括第一有源區(qū)202、第二有源 區(qū)204和柵206。有源區(qū)202和204的*類似于有源區(qū)32 (在圖2中示出) 并且類似于有源區(qū)52 (在圖3中示出)。
第一有源區(qū)202包括具有溝道寬度W5的第一溝道，并且第二有源區(qū)204 包括具有溝道寬度W6的第二溝道。柵206被分叉以越過第一有源區(qū)202和第 二有源區(qū)204。第一溝道在溝道長度和溝道深度的其它尺寸上基本上等于第二溝 道。
在MOSFET200中由第一和第二溝道所提供的組合電流與溝道寬度W5和
溝道寬度W6的總和成正比。在一個實施例中，溝道寬度W5和W6中的至少 一個基本上等于MOSFET30的溝道寬度W1。在一個實施例中，溝道寬度W5 和W6的^基本上等于MOSFET30的溝道寬度Wl ，并且MOSFET200提供 基本上是MOSFET30的電流的兩倍大的電流。在一個實施例中，MOSFET30 是lx器件，并且溝道寬度W5和W6中的每一個基本上等于MOSFET30的溝 道寬度W1，以至于MOSFET200是2x器件。
第一有源區(qū)202是三維體，其包括柵206的一部分、在柵206的一側(cè)的漏/ 源區(qū)208、在柵206的另一側(cè)的源7漏區(qū)210、以及在柵206下方并/^漏/源區(qū) 208和激漏區(qū)210之間的第一溝道。第一有源區(qū)202和第一溝道具有寬度W5。 在一個實施例中，溝道寬度W5基本上等于溝道寬度W1。在其它實施例中，溝 道寬度W5可以是任何適當?shù)膶挾?，包括比MOSFET30的溝道寬度W1大或者 小的寬度。
第二有源區(qū)204是三維體，其包括柵206的一部分、在柵206的一側(cè)的澱 源區(qū)212、在柵206的另一側(cè)的源7漏區(qū)214、以及在柵206下方并介于漏/源區(qū) 212和源7漏區(qū)214之間的第二溝道。第二有源區(qū)204和第二溝道具有寬度W6。 在一個實施例中，溝道寬度W6基本上等于溝道寬度W1。在其它實施例中，溝 道寬度W6可以是任何適當?shù)膶挾龋ū萂OSFET30的溝道寬度Wl大或者 小的寬度。
漏/源區(qū)208包括漏/源接觸216，并且源7漏區(qū)210包括源7漏接觸218。漏/ 源區(qū)212包括漏/源接觸220，并且源7漏區(qū)214包括激漏接觸222。柵206延伸 以包括柵接觸224。淺溝槽隔離區(qū)226在第一有源區(qū)202和第二有源區(qū)204之間 延伸并包圍第一有源區(qū)202和第二有源區(qū)204。淺溝槽隔離區(qū)226隔離第一有源 區(qū)202與第二有源區(qū)204。在一個實施例中，柵206包括多晶硅柵結(jié)構(gòu)。
第一有源區(qū)202被應力設計以增纟麟一溝道中的遷移率，并且第二有源區(qū) 204被應力設計以增3錢二溝道中的遷移率。在一個實施例中，MOSFET200是 NMOS晶體管，第一有源區(qū)202被應力設計以M31沿著第一溝道的張應力提供 第一溝道中增強的遷移率，并且第二有源區(qū)204被應力設計以M沿著第二溝 道的張應力提供第二溝道中增強的遷移率。在一個實施例中，MOSFET200是 PMOS晶體管，第一有源區(qū)202被應力設計以Mg第一溝道的壓應力提供 第一溝道中增強的遷移率，并且第二有源區(qū)204被應力設計以Mil沿著第二溝
道的壓應力提供第二溝道中增強的遷移率。在一個實施例中，漏/源區(qū)208和212 以及源V漏區(qū)210和214是硅-鍺區(qū)。在一個實施例中，第一有源區(qū)202和第二有 源區(qū)204包括應變誘發(fā)帽層。
在操作中，有源柵電壓M3i接觸224施加到柵206。第一有源區(qū)202在漏/ 源區(qū)208和源7漏區(qū)210之間傳導電流 供第一電流，以及第二有源區(qū)204在 漏/源區(qū)212和源7漏區(qū)214之間傳導電流并提供第二電流。第一電流和第二電流 被組合以提供總電流或者組合電流。該組合電^UM漏/源接觸216和220以及 源7漏接觸218和222提供給其它電路。該組合電流的量值與溝道寬度W5和 W6的總和相對應。
在MOSFET200中，如果有源區(qū)202在尺寸上基本上等于有源區(qū)32，并且 有源區(qū)204在尺寸上基本上等于有源區(qū)32，使得溝道寬度Wl基本上等于溝道 寬度W5，并且溝道寬度W1基本上等于溝道寬度W6，那么MOSFET200提供 基本上是由MOSFET30提供的電流的兩倍大的電流。通過MOSFET200的電流 的這種加倍與從溝道寬度Wl至購道寬度W5和W6的總和的溝道寬度的加倍 成正比。因為溝道寬度W1基本上等于溝道寬度W5，并且溝道寬度W1基本上 等于溝道寬度W6，所以旨溝道從應力設計中得到相同的好處，并且一個溝道 性能不會比任何其它溝遒性能退化得更多。由MOSFET200提供的電流與溝道 寬度W5和W6的總和成正比。
因此，在以至多為45nm的工藝制造并被應力設計的MOSFET中，該 MOSFET能被按比例調(diào)整以M提供尺寸上基本上等于一個有源區(qū)(例如有源 區(qū)32)的多個有源區(qū)來提供 倍的電流。例如，如果MOSFET30是lx器件， 那么包括在尺寸上均基本上等于有源區(qū)32的兩個有源區(qū)的MOSFET是2x器件， 并且包括在尺寸上均基本上等于有源區(qū)32的三個有源區(qū)的MOSFET器件是3x 器件，等等。
盡管在這里已經(jīng)示出并描述了具體的實施例，但本領域技術(shù)人員將意識到 多種改變和/或等價實施方式可以#(，出和描述的具體實施例而不脫離本發(fā)明 的范圍。本申請旨在覆蓋在這里討論的具體實施例的任何改編或M。因此， 本發(fā)明旨在僅由權(quán)利要求及其割介物來限制。
權(quán)利要求
1.一種集成電路，包括第一應力設計區(qū)，其被配置成在具有第一寬度的第一溝道中提供增強的遷移率；以及第二應力設計區(qū)，其被配置成在具有第二寬度的第二溝道中提供增強的遷移率，其中第一溝道和第二溝道提供比單電流大的組合電流，所述單電流是由具有基本上等于第一寬度和第二寬度的總和的單寬度的單溝道提供的。
2. 根據(jù)權(quán)利要求1的集成電路，其中由于使單溝道性能退化的應力作用， 所述組合電流比所述單電流大。
3. 根據(jù)權(quán)利要求1的集成電路，其中由于將第一溝道禾瞎二溝道中的遷移 率增強更多的應力作用，所述組合電流比所述單電流大。
4. 根據(jù)權(quán)利要求1的集成電路，其中第一應力設計區(qū)基本上對以于第二應 力設計區(qū)。
5. 根據(jù)權(quán)利要求1的集成電路，其中第一溝道提供第一電流，以及第二溝 道提供第二電流，并且所述組合電流基本上是第一電流的兩倍。
6. 根據(jù)權(quán)利要求l的集成電路，其中M淺溝槽隔離區(qū)將第一應力設計區(qū) 與第二應力設計區(qū)隔開。
7. 根據(jù)權(quán)利要求1的集成電路，其中第一應力設計區(qū)和第二應力設計區(qū)在金屬氧化物半導體場效應晶體管中。
8. 根據(jù)權(quán)利要求1的集成電路，其中第一應力設計區(qū)被配置 過沿著n溝道金屬氧化物半導皿件中的第一溝道的張應力來提供第一溝道中增強的遷移率o
9. 根據(jù)權(quán)禾腰求1的集成電路，其中第一應力設計區(qū)被配置鵬過沿著p 溝道金屬氧化物半導皿件中的第一溝道的壓應力來提供第一溝道中增強的遷 移率。
10. —種集成電路，包括具有第一寬度并被配置成提供第一電流的第一溝道；以及 具有第二寬度并被配置成提供第二電流的第二溝道，其中第一溝道和第二 溝道由至多為45納米的工藝來提供，并且第一電流和第二電流被相加以提供總 電流，該總電流與第一寬度和第二寬度的總和成正比。
11. 根據(jù)權(quán)利要求10的集成電路，其中第一溝道和第二溝道在金屬氧化物半導體場效應晶體管中。
12. 根據(jù)權(quán)利要求10的集成電路，包括包括第一溝道的第一區(qū)；以及 包括第二溝道的第二區(qū)。
13. 根據(jù)權(quán)利要求12的集成電路，其中通過淺溝槽隔離區(qū)將第一區(qū)與第二 區(qū)隔開。
14. 根據(jù)權(quán)利要求12的集成電路，其中第一區(qū)被應力設計以在第一溝道中 提供增強的遷移率，并且第二區(qū)!鵬力設計以在第二溝道中提供增強的遷移率。
15. 根據(jù)權(quán)利要求10的集成電路，其中第一寬度基本上等于第二寬度。
16. —種集成電路的按比例調(diào)整方法，包括 fflil應力設計在具有第一寬度的第一溝道中增強遷移率； M31應力設計在具有第二寬度的第二溝道中增弓紐移率；以及將來自第一溝道和第二溝道的電流組合以提供組合電流，該組合電流比通 過單溝道所提供的單電流大，所述單溝道具有基本上等于第一寬度和第二寬度 的總和的單寬度。
17. 根據(jù)權(quán)利要求16的方法，包括由于使具有較大寬度的溝道的性能退化的應力作用，較小地增強具有較大 寬度的溝道中的遷移率。
18. 根據(jù)權(quán)利要求16的方法，包括由于較大地增強具有較小寬度的溝道中的遷移率的應力作用，較大地增強 具有較小寬度的溝道中的遷移率。
19. 根據(jù)權(quán)利要求16的方法，其中增強第一溝道中的遷移率包括 ffiil沿著n溝道金屬氧化物半導體器件中的第一溝道的張應力增強第一溝道中的遷移率。
20. 根據(jù)權(quán)利要求16的方法，其中增強第一溝道中的遷移率包括ffiii沿著P溝道金屬氧化物半導mi件中的第一溝道的壓應力增強第一溝道中的遷移率。
21. 根據(jù)權(quán)利要求16的方法，包括 M51第一溝道提供第一電流；以及 M第二溝道提供基本上等于第一電流的第二電流。
22. 根據(jù)權(quán)利要求16的方法，包括提供包括第一溝道的第一區(qū)； 提供包括第二溝道的第二區(qū)；以及 艦淺溝槽隔離區(qū)將第一區(qū)與第二區(qū)隔開。
23. —種集成電路的按比例調(diào)整方法，包括 Mil至多為45納米的工藝來提供第一溝道和第二溝道； Mil具有第一寬度的第一溝道傳導第一電流； ffi31具有第二寬度的第二溝道傳導第二電流；以及將第一電流和第二電流相加以提供總電流，該總電流與第一寬度和第二寬 度的總和成正比。
24. 根據(jù)權(quán)利要求23的方法，其中傳導第二電流包括 Mt第二溝道傳導基本上等于第一電流的第二電流。
25. 根據(jù)權(quán)利要求23的方法，包括 提供包括第一溝道的第一區(qū)； 提供包括第二溝道的第二區(qū)；以及 fflil淺溝槽隔離區(qū)將第一區(qū)與第二區(qū)隔開。
26. 根據(jù)權(quán)利要求23的方法，包括 ita應力設計增纟線一溝道中的遷移率；以及 M:應力設計增5麟二溝道中的遷移率。
全文摘要
披露了一種集成電路。在一個實施例中，集成電路包括第一區(qū)和第二區(qū)。第一區(qū)被應力設計以在具有第一寬度的第一溝道中提供增強的遷移率。第二區(qū)被應力設計以在具有第二寬度的第二溝道中提供增強的遷移率。第一溝道和第二溝道提供組合電流，該組合電流大于由單溝道提供的單電流，所述單溝道具有基本上等于第一寬度和第二寬度的總和的單寬度。
文檔編號H01L27/092GK101373771SQ20081016118
公開日2009年2月25日 申請日期2008年8月22日 優(yōu)先權(quán)日2007年8月23日
發(fā)明者F·庫特納, G·克諾布林格 申請人:英飛凌科技股份公司