專利名稱：：靜電放電保護(hù)電路元件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導(dǎo)體元件，更特別涉及一種用于靜電放電保護(hù)電路的橫向擴散金屬氧化物半導(dǎo)體(lateraldoublediffusedmetaloxidesemiconductor;LDMOS)元件。
背景技術(shù)：
：靜電放電(ElectrostaticDischarge;ESD)是造成大多數(shù)的電子元件或電子系統(tǒng)受到過度電性應(yīng)力(ElectricalOverstress;EOS)破壞的主要因素。這種破壞會導(dǎo)致半導(dǎo)體元件以及電腦系統(tǒng)永久性的毀壞，因而影響集成電路(IntegratedCircuits;ICs)的電路功能，使得電子產(chǎn)品工作不正常。在深次微米半導(dǎo)體工藝中，由于元件尺寸微縮，元件的靜電放電(ElectrostaticDischarge;ESD)耐受度相對變差，因此，l爭電力欠電防護(hù)i殳計在IC設(shè)計時即必需加以考量。通常商用IC的靜電放電耐受度必需通過人體放電模式(HumanBodyModel;HBM)2kV與機器放電模式(MachineModel;MM)200V的測試。為了能夠承受如此高電壓的靜電放電測試，IC上的靜電放電防護(hù)元件常具有大元件尺寸的設(shè)計。為了盡可能節(jié)省管芯面積，在布局(layout)上，這種大尺寸的元件通常以指狀(multi-fmger)的方式來實現(xiàn)。然而，對于目前廣泛-使用于電源管理的LDMOS元件來iJi,指狀的LDMOS元件目前仍無法通過人體放電模式(HBM)2kV與機器放電模式(MM)200V的測試，因此，亟需一種具有足夠的靜電放電耐受度的LDMOS元件來作為靜電放電保護(hù)電路的元件。
發(fā)明內(nèi)容本發(fā)明提供一種用于靜電放電保護(hù)電路的LDMOS元件，其具有較高的靜電放電耐受度。本發(fā)明提出一種靜電放電保護(hù)電路元件，其包括至少一個橫向擴散金屬4氧化物半導(dǎo)體(LDMOS)元件。該LDMOS元件包括具有第一導(dǎo)電型的基底、具有第二導(dǎo)電型的深井區(qū)?；装ǖ谝粎^(qū)域與第二區(qū)域。深井區(qū)位于基底的第一區(qū)域與第二區(qū)域之內(nèi)。該LDMOS元件還包括柵極、具有第一導(dǎo)電型的注入?yún)^(qū)、具有第二導(dǎo)電型的階區(qū)、具有第二導(dǎo)電型的第一摻雜區(qū)、具有第一導(dǎo)電型的基體區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)以及具有第一導(dǎo)電型的摻雜區(qū)。柵極位于第一區(qū)域區(qū)與第二區(qū)域之間的基底上。注入?yún)^(qū)位于基底的第一區(qū)域內(nèi)。階區(qū)位于第一區(qū)域的深井區(qū)中。第一摻雜區(qū)位于階區(qū)中?；w區(qū)位于第二區(qū)域的深井區(qū)中。第二摻雜區(qū)位于基體區(qū)中。摻雜區(qū)位于基體區(qū)中，且與第二摻雜區(qū)相鄰。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述注入?yún)^(qū)位于第一摻雜區(qū)與階區(qū)之間。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述注入?yún)^(qū)位于第一摻雜區(qū)下方。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述注入?yún)^(qū)位于階區(qū)之中。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述注入?yún)^(qū)位于階區(qū)與深井區(qū)之間。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述注入?yún)^(qū)位于深井區(qū)之中。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述第一導(dǎo)電型為P型，上述第二導(dǎo)電型為N型。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述第一導(dǎo)電型為N型，上述第二導(dǎo)電型為P型。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件還包括第二導(dǎo)電型輕摻雜區(qū)，位于柵極與第二摻雜區(qū)之間的基體區(qū)中。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件還包括具有第一導(dǎo)電型的井區(qū)，位于深井區(qū)的外圍；以及防護(hù)環(huán)，位于井區(qū)中。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件還包括隔離結(jié)構(gòu)，位于防護(hù)環(huán)與第二摻雜區(qū)之間。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述隔離結(jié)構(gòu)包括場氧化層結(jié)構(gòu)或淺溝槽隔離結(jié)構(gòu)。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件包括多個上述的LDMOS元件。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述那些LDMOS元件的多個柵極彼此連接。依照本發(fā)明的實施例所述，上述的用于靜電放電保護(hù)電路元件中，上述那些LDMOS元件的多個柵極連接呈多指狀。本發(fā)明的用于靜電放電保護(hù)電路的LDMOS元件，其作為漏極的摻雜區(qū)下方形成注入?yún)^(qū)確實可以達(dá)到提升耐受度的目的。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例，并配合所附圖，作詳細(xì)說明如下。圖1為依照本發(fā)明的實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的剖面示意圖。圖1A為依照本發(fā)明的實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的俯碎見圖。圖2為依照本發(fā)明的另一實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的剖面示意圖。圖3為依照本發(fā)明的又一實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的剖面示意圖。圖4為依照本發(fā)明的再一實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的剖面示意圖。圖5分別為依照本發(fā)明實-險例所形成的LDNMOS在進(jìn)行封裝之前所測量的電性關(guān)系圖。附圖標(biāo)記說明10、20:LDNMOS元件100:P型基底101a、101b:隔離結(jié)構(gòu)102:N型深井區(qū)104a、104b:P型基體區(qū)106、108a、108b:N型4參雜區(qū)110a、110b:柵極116a、116b:P型井區(qū)134a、134b:P型摻雜區(qū)118a、118b:防護(hù)環(huán)130:N型階區(qū)132:P型注入?yún)^(qū)136a、136b:N型輕摻雜區(qū)140:第一區(qū)域150a、150b:第二區(qū)域具體實施例方式本發(fā)明的用于靜電放電保護(hù)電路的LDMOS元件可以是LDNMOS元件或LDPMOS元件。以下是以LDNMOS元件來說明，其中以P型來表示第一導(dǎo)電型，而以N型來表示第二導(dǎo)電型，但本發(fā)明并不以此為限。本領(lǐng)域一般技術(shù)人員應(yīng)了解，本發(fā)明亦可以將第一導(dǎo)電型置換成N型，將第二導(dǎo)電型置換成P型以形成LDPMOS元件。以下，將以兩個LDNMOS元件所構(gòu)成的靜電放電保護(hù)電路元件為例來做詳細(xì)說明，但并非用以限定本發(fā)明，本發(fā)明并不對LDMOS元件的數(shù)量做特別的限制。圖1為依照本發(fā)明的實施例所繪示的用于靜電放電保護(hù)電路的LDNMOS元件的剖面示意圖。請參考圖1,靜電放電保護(hù)電路元件包括LDNMOS元件10、20，其包括P型基底100與N型深井區(qū)102。P型基底100分為第一區(qū)域140、第二區(qū)域150a與第二區(qū)域150b。第一區(qū)域140在第二區(qū)域150a與第二區(qū)域150b之間。N型深井區(qū)102位于基底100的第一區(qū)域140、第二區(qū)域150a與第二區(qū)域150b之中。在實施例中，形成N型深井區(qū)102的能量例如是16002000KeV;劑量例如是10u~3x1012/cm2。用于靜電放電保護(hù)電路的LDNMOS元件10還包括柵極110a、N型第一摻雜區(qū)106、N型階區(qū)(graderegion)130、兩個N型第二摻雜區(qū)108a、P型摻雜區(qū)134a及P型基體區(qū)104a。LDNMOS元件20還包括柵極、N型第一摻雜區(qū)106、N型階區(qū)130、兩個N型第二摻雜區(qū)108b、P型摻雜區(qū)134b及P型基體區(qū)104b。N型階區(qū)130,其位于第一區(qū)域140內(nèi)的深井區(qū)102中。在實施例中，形成N型階區(qū)130的能量例如是50150KeV;劑量例如是10"5x10l2/cm2。N型第一摻雜區(qū)106例如為N+4參雜區(qū)，其位于同導(dǎo)電型的階區(qū)130中，作為用于靜電放電保護(hù)電路的LDNMOS元件10、20的共同漏極區(qū)，通過接觸窗與焊墊電性連接。在實施例中，形成N型第一摻雜區(qū)106的能量例如是60~100KeV;劑量例如是10142x1015/cm2。P型基體區(qū)104a、104b分別位于第二區(qū)域150a、150b內(nèi)的N型深井區(qū)102中。在實施例中，形成P型基體區(qū)104a、104b的能量例如是160200KeV;劑量例如是1012~4x1013/cm2。N型第二摻雜區(qū)108a、108b例如為N+摻雜區(qū)，分別位于基體區(qū)104a、104b中，作為用于靜電放電保護(hù)電路的LDNMOS元件10、20的源極區(qū)。在實施例中，形成N型第二4參雜區(qū)108a、108b的能量例如是60100KeV;劑量例如是1014~2x1015/cm2。P型摻雜區(qū)134a、134b例如為P+4參雜區(qū)，其分別位于P型基體區(qū)104a、104b中，且夾于兩個N型第二摻雜區(qū)108a以及兩個N型第二摻雜區(qū)108b之間。在實施例中，形成P型摻雜區(qū)134a、134b的能量例如是3575KeV;劑量例如是1014~3x1015/cm2。P型摻雜區(qū)134a、134b分別與N型第二摻雜區(qū)108a、108b透過接觸窗與源極電性連接。柵極110a位于第一區(qū)域140與第二區(qū)域150a之間的深井區(qū)102上，并且延伸至第一區(qū)域140內(nèi)的N型階區(qū)130上方，且延伸至第二區(qū)域150a內(nèi)的部分的P型基體區(qū)104a上方。柵極110b位于第一區(qū)域140與第二區(qū)域150b之間的深井區(qū)102上，并且延伸至第一區(qū)域140內(nèi)的N型階區(qū)130上方，且延伸至第二區(qū)域150b內(nèi)的部分的P型基體區(qū)104b上方。柵極110a、110b是由柵極導(dǎo)電層以及柵介電層所構(gòu)成，柵極導(dǎo)電層以及柵介電層的側(cè)壁還可以形成間隙壁。在實施例中，柵極110a、110b彼此電性連接，呈兩指狀。當(dāng)然，靜電放電保護(hù)電路元件可以是由多個LDNMOS元件構(gòu)成，且各LDNMOS元件的柵極可以彼此連接，而呈多指狀，如圖1A所示。在實施例中，用于靜電放電保護(hù)電路的LDNMOS元件10、20還分別包括N型輕摻雜區(qū)136a、136b。N型輕摻雜區(qū)136a位于柵極110a與N型第二摻雜區(qū)108a之間；N型輕摻雜區(qū)136b位于柵極110b與N型第二摻雜區(qū)8108b之間。本發(fā)明的用于靜電放電保護(hù)電路的LDNMOS元件10、20還可以包括P型井區(qū)116a與116b及防護(hù)環(huán)118a與U8b。P型井區(qū)116a、116b分別位于N型深井區(qū)102的外圍。防護(hù)環(huán)118a、118b分別位于N型井區(qū)116a、116b中。在實施例中，防護(hù)環(huán)118a、118b分別以隔離結(jié)構(gòu)101a、101b與N型第二摻雜區(qū)108a、108b隔絕。隔離結(jié)構(gòu)101a、101b可以是淺溝槽隔離(STI)結(jié)構(gòu)或是場氧化層(FOX)結(jié)構(gòu)。值得注意的是，在本發(fā)明中，用于靜電放電保護(hù)電路的LDMOS元件10、20還包括P型注入?yún)^(qū)132,其位于基底100的第一區(qū)域140內(nèi)。P型注入?yún)^(qū)132中的摻質(zhì)例如是硼。P型注入?yún)^(qū)132的面積大于N型第一摻雜區(qū)106的面積，且小于N型階區(qū)130的面積。P型注入?yún)^(qū)132可與現(xiàn)有的CDMOS工藝整合，僅需通過注入掩模的形成以及離子注入工藝的施行即可形成。P型注入?yún)^(qū)132的形成時機并無特別的限制。P型注入?yún)^(qū)132的注入的深度與其注入的能量有關(guān)，其注入的能量約為10250KeV。在實施例中，P型注入?yún)^(qū)132的劑量為N型階區(qū)130的劑量的0.5~1.5倍。在又一實施例中，P型注入?yún)^(qū)132的劑量為N型階區(qū)130的劑量的0.7~1.3倍。在另一實施例中，P型注入?yún)^(qū)132的劑量為N型階區(qū)130的劑量的0.9-1.1倍。請參照圖1,在實施例中，P型注入?yún)^(qū)132位于N型第一摻雜區(qū)106與N型階區(qū)130之間。形成P型注入?yún)^(qū)132的能量例如是1015KeV;劑量例如是2x10|3~8x10l3/cm2。在另一實施例中，請參照圖2，P型注入?yún)^(qū)132位于N型階區(qū)130之中。形成P型注入?yún)^(qū)132的能量例如是1525KeV;劑量例如是2x10'38xio13/cm2。在又一實施例中，請參照圖3，P型注入?yún)^(qū)132位于N型階區(qū)130與N型深井區(qū)102之間。形成P型注入?yún)^(qū)132的能量例如是2535KeV;劑量例如是2x10l3~8xI013/cm2。在又一實施例中，請參照圖4，P型注入?yún)^(qū)132位于N型深井區(qū)102之中。形成P型注入?yún)^(qū)132的能量例如是100~200KeV;劑量例如是2x10138x1013/cm2。以圖4所示的本發(fā)明的用于靜電放電保護(hù)電路的LDNMOS元件10來說，當(dāng)所施加的ESD電壓值大于LDNMOS元件10的N型深井區(qū)102以及P型基體區(qū)104a、P型注入?yún)^(qū)132的接面的崩潰電壓時，透過累增崩潰機制(avalanchebreakdownmechanism),將產(chǎn)生電子流與空穴流?？昭鲄`夸流經(jīng)P型基體區(qū)104a而到達(dá)與源極線連接的P型摻雜區(qū)134a,使得P型基體區(qū)104a、P型注入?yún)^(qū)132的電壓準(zhǔn)位增加。詳而言之，當(dāng)^爭壓于P型基體區(qū)104a電阻上的壓降大于側(cè)向npnBJT的切入電壓(cut-involtage),由N型深井區(qū)102、P型基體區(qū)104a以及N型第二4參雜區(qū)108a所構(gòu)成的側(cè)向npnBJT將被觸發(fā)。當(dāng)側(cè)向npnBJT的被開啟之后，空穴流將注入經(jīng)由P型注入?yún)^(qū)132而被注入于P型摻雜區(qū)134a，以增加P型注入?yún)^(qū)132的電壓準(zhǔn)位。然后，當(dāng)所注入的空穴流大于臨界值時，由N型第一4^雜區(qū)106、P型注入?yún)^(qū)132以及N型深井區(qū)102所構(gòu)成的垂直叩nBJT將被開啟。一旦側(cè)向npnBJT以及垂直npnBJT同時被開啟，在N型第一摻雜區(qū)106、P型注入?yún)^(qū)l32、N型深井區(qū)102以及P型摻雜區(qū)134a形成低阻抗路徑，以有效釋放ESD電流。同樣地，對于圖1~3的用于靜電放電保護(hù)電路的LDNMOS元件10來說，在N型第一摻雜區(qū)106與N型階區(qū)130之間所形成的P型注入?yún)^(qū)132,或是在N型階區(qū)130之中所形成的P型注入?yún)^(qū)132,抑或是在N型階區(qū)130與N型深井區(qū)102之間所形成的P型注入?yún)^(qū)132，均可以與N型第一摻雜區(qū)106、N型深井區(qū)102構(gòu)成垂直叩nBJT，而與N型深井區(qū)102、P型基體區(qū)104a、N型第二摻雜區(qū)108a組成的側(cè)向叩nBJT形成低阻抗路徑，以有效釋》丈ESD電流。在以上的實施例中，均是以單一且位于N型第一摻雜區(qū)1(^正下方的P型注入?yún)^(qū)132來說明的。然而，本發(fā)明并不以此為限，P型注入?yún)^(qū)132可以是由多個分離的小區(qū)域所構(gòu)成。例如是，P型注入?yún)^(qū)132是由多個與基底表面平行的小區(qū)域所構(gòu)成。抑或是，由縱向排列的多個小區(qū)域所構(gòu)成，例如，P型注入?yún)^(qū)132可以選擇性地同時位在圖1至圖4所示的任意兩個、三個區(qū)域或同時位在這四個區(qū)域之中。P型注入?yún)^(qū)132也不限于在N型第一摻雜區(qū)106的正下方，其可以略微偏離N型第一#^雜區(qū)106的正下方而較靠近柵極110a或110b。此外，P型注入?yún)^(qū)132的濃度并不限于均勾分布，也可以成梯度分布。實驗例是以本發(fā)明的18伏特的LDNMOS元件來作為用于ESD靜電放電保護(hù)電路元件。實驗例所形成的LDNMOS元件在進(jìn)行封裝之前，經(jīng)測量之后的電性關(guān)系圖如圖5所示。實驗例所形成的LDNMOS元件及傳統(tǒng)的LDNMOS元件在進(jìn)行封裝之后，經(jīng)人體放電模式(HBM)與機器放電模式(MM)測量之后的結(jié)果分別如表1與表2所示。表1<table>tableseeoriginaldocumentpage11</column></row><table>由圖5的結(jié)果顯示實驗例的LDNMOS元件可以耐受8安培以上的電流且其觸發(fā)電壓可維持在23伏特左右。由表1、2的結(jié)果顯示實驗例的人體放電模式(HBM)測試的結(jié)果大于8.0kV;機器放電模式(MM)測試的結(jié)果大于800V。綜合以上所述，本發(fā)明的用于靜電放電保護(hù)電路的LDMOS元件可以在作為漏極的摻雜區(qū)下方增加不同導(dǎo)電型的注入?yún)^(qū)確實可以達(dá)到提升用于高壓元件的ESD保護(hù)元件的效能，使其可以通過商用IC的靜電放電耐受度必需通過人體放電模式(HBM)2kV與機器放電模式(MM)200V的測試。另夕卜，本發(fā)明的用于靜電放電保護(hù)電路的LDMOS元件可以應(yīng)用在所有電源管理的半導(dǎo)體元件(powermanagementIC)上，工藝簡單且可與現(xiàn)有的CDMOS工藝整合，且成本低，極具竟?fàn)幜?。雖然本發(fā)明已以實施例披露如上，然其并非用以限定本發(fā)明，任何所屬
技術(shù)領(lǐng)域：
中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍以權(quán)利要求所界定者為準(zhǔn)。權(quán)利要求1.一種靜電放電保護(hù)電路元件，其包括至少一個橫向擴散金屬氧化物半導(dǎo)體元件，該橫向擴散金屬氧化物半導(dǎo)體元件包括具有第一導(dǎo)電型的基底，該基底包括第一區(qū)域與第二區(qū)域；具有第二導(dǎo)電型的深井區(qū)，位于該基底的該第一區(qū)域與該第二區(qū)域之內(nèi)；柵極，位于該第一區(qū)域與該第二區(qū)域之間的該基底上；具有第一導(dǎo)電型的注入?yún)^(qū)，位于該基底的該第一區(qū)域內(nèi)；具有第二導(dǎo)電型的階區(qū)，位于該第一區(qū)域的該深井區(qū)中；具有該第二導(dǎo)電型的第一摻雜區(qū)，位于該階區(qū)中；具有該第一導(dǎo)電型的基體區(qū)，位于該第二區(qū)域的該深井區(qū)中；具有該第二導(dǎo)電型的第二摻雜區(qū)，位于該基體區(qū)中；以及具有該第一導(dǎo)電型的摻雜區(qū)，位于該基體區(qū)中，與該第二摻雜區(qū)相鄰。2.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該注入?yún)^(qū)位于該第一摻雜區(qū)與該階區(qū)之間。3.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該注入?yún)^(qū)位于該第一摻雜區(qū)下方。4.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該注入?yún)^(qū)位于該階區(qū)之中。5.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該注入?yún)^(qū)位于該階區(qū)與該深井區(qū)之間。6.如權(quán)利要求1所迷的靜電放電保護(hù)電路元件，其中該注入?yún)^(qū)位于該深井區(qū)之中。7.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該第一導(dǎo)電型為P型，該第二導(dǎo)電型為N型。8.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其中該第一導(dǎo)電型為N型，該第二導(dǎo)電型為P型。9.如權(quán)利要求1所述的靜電放電保護(hù)電路元件還包括第二導(dǎo)電型輕摻雜區(qū)，位于該柵極與該第二摻雜區(qū)之間的該基體區(qū)中。10.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，還包括具有該第一導(dǎo)電型的井區(qū)，位于該深井區(qū)的外圍；以及防護(hù)環(huán)，位于該井區(qū)中。11.如權(quán)利要求IO所述的靜電放電保護(hù)電路元件，還包括隔離結(jié)構(gòu)，位于該防護(hù)環(huán)與該第二#^雜區(qū)之間。12.如權(quán)利要求11所述的靜電放電保護(hù)電路元件，其中該隔離結(jié)構(gòu)包括場氧化層結(jié)構(gòu)或淺溝槽隔離結(jié)構(gòu)。13.如權(quán)利要求1所述的靜電放電保護(hù)電路元件，其包括多個該橫向擴散金屬氧化物半導(dǎo)體元件。14.如權(quán)利要求13所述的靜電放電保護(hù)電路元件，其中該多個橫向擴散金屬氧化物半導(dǎo)體元件的多個柵極彼此連接。15.如權(quán)利要求14所述的靜電放電保護(hù)電路元件，其中該多個橫向擴散金屬氧化物半導(dǎo)體元件的多個柵極連接呈多指狀。全文摘要一種靜電放電保護(hù)電路元件，其包括N型橫向擴散金屬氧化物半導(dǎo)體(LDNMOS)元件，該LDNMOS元件包括P型基底以及N型深井區(qū)。P型基底包括第一區(qū)域與第二區(qū)域。N型深井區(qū)位于P型基底的第一區(qū)域與第二區(qū)域之內(nèi)。該LDNMOS元件還包括位于第一區(qū)域區(qū)與第二區(qū)域之間的P型基底上的柵極；位于第一區(qū)域內(nèi)的P型注入?yún)^(qū)；位于第一區(qū)域的N型深井區(qū)中的N型階區(qū)；位于N型階區(qū)中的N型第一摻雜區(qū)；位于第二區(qū)域內(nèi)的P型基體區(qū)；位于P型基體區(qū)中的N型第二摻雜區(qū)；以及位于P型基體區(qū)中與N型第二摻雜區(qū)相鄰的P型摻雜區(qū)。文檔編號H01L27/04GK101645447SQ20081014610公開日2010年2月10日申請日期2008年8月6日優(yōu)先權(quán)日2008年8月6日發(fā)明者唐天浩,賴泰翔,趙美玲,陳家蕓申請人:聯(lián)華電子股份有限公司